CN117395114A - Btm接收解调系统及其自适应解调方法 - Google Patents

Abstract

本发明属于轨道交通技术领域，具体涉及BTM接收解调系统及其自适应解调方法。系统包括低通滤波器，用于对上行链路信号滤波；带通滤波器，用于滤除除上行链路FSK信号以外的噪声；射频信号放大电路，用于将上行链路FSK信号放大，根据上行链路FSK信号的强度输出对应的强度信号；强度信号生成电路，用于判决强度信号是否有效，将有效的强度信号输出给FPGA芯片；波形整形电路，用于将模拟FSK信号转换成方波FSK信号，再将方波FSK信号输出给FPGA芯片进行解调；FPGA芯片，用于对方波FSK信号进行解调。本发明具有能够降低误码率、提高信号传输可靠性以及降低FSK解调复杂度、减小对上行链路信号特性指标依赖的特点。

Description

BTM接收解调系统及其自适应解调方法

技术领域

本发明属于轨道交通技术领域，具体涉及BTM接收解调系统及其自适应解调方法。

背景技术

目前，各类轨道交通中广泛使用应答器传输系统作为安全点式信息传输系统，其中BTM与天线单元共同组成车载设备，车载设备和地面应答器组成一个点式通信系统，通过地面应答器向车载设备传输信息。BTM和天线单元发送无线能量信号激活地面应答器，同时接收地面应答器发送的FSK信号并恢复和提取其中的报文信息，实现地面向车上的信息传输。

BTM是处理应答器发送的上行链路数据的车载主机，对应答器报文进行接收、解调和解码，并传送给车载主机单元。BTM接收和解调上行链路数据的性能直接决定了系统传输误码率和车地信号传输可靠性，进而影响列车运行效率。

目前，FSK的解调方法主要有相干和非相干解、过零检测以及差分检波法等几种，虽然相干解调抗干扰性能好，但是设备复杂化；非相干解调虽然设备简单成本低，但是其性能较差；过零检测以及差分检波法也过于复杂。

因此，设计一种能够降低误码率、提高信号传输可靠性以及降低FSK解调复杂度、减小对上行链路信号特性指标依赖的BTM接收解调系统及其自适应解调方法，就显得十分重要。

发明内容

本发明是为了克服现有技术中，现有的FSK的解调方法存在设备复杂化，解调过程复杂化以及解调性能差的问题，提供了一种能够降低误码率、提高信号传输可靠性以及降低FSK解调复杂度、减小对上行链路信号特性指标依赖的BTM接收解调系统及其自适应解调方法。

为了达到上述发明目的，本发明采用以下技术方案：

BTM接收解调系统，包括：

低通滤波器，用于对上行链路信号进行滤波；

带通滤波器，用于滤除除上行链路FSK信号以外的噪声；

射频信号放大电路，用于将输入的上行链路FSK信号进行放大，同时根据上行链路FSK信号的强度输出对应的强度信号；

强度信号生成电路，用于判决所述强度信号是否有效，并将有效的强度信号输出给FPGA芯片；

波形整形电路，用于将模拟FSK信号转换成方波FSK信号，然后将所述方波FSK信号输出给FPGA芯片进行解调；

FPGA芯片，用于对方波FSK信号进行解调。

作为优选，所述低通滤波器用于滤除下传的27.095MHz能量信号。

作为优选，所述带通滤波器只允许满足2M-6M带内频率的信号通过。

作为优选，所述射频信号放大电路包括阻抗匹配模块和信号放大模块。

作为优选，所述FPGA芯片内部包括数字化组件、自适应组件和解调组件；所述方波FSK信号经过数字化组件完成数字化转化后输出计数结果，并由自适应组件对计数结果进行计算和分析得到载波分析结果，最后解调组件根据载波分析结果完成数字解调，输出解调后的数据。

作为优选，所述数字化组件包括高频计数单元、载频与低频时钟同步处理单元和载频与高频时钟同步处理单元；

所述数字化组件将输入的方波FSK信号分别与组件内部的高频时钟和低频时钟同步处理，同时利用高频计数单元将同步后的方波FSK信号进行数字化处理，记录每一个FSK载波周期内的高频时钟数量，再将每个FSK载波周期内记录的数值输出至载频与低频时钟同步处理单元，在载频与低频时钟同步处理单元内完成跨时域计数结果输出。

作为优选，所述自适应组件包括计数分析单元、三个频率状态移位寄存器和中心频率调整单元；

所述自适应组件通过计数分析单元，将输入的计数结果结合中心频率、中心频率范围以及载波频率范围分析出与FSK载波频率相关的三种状态，并将所述三种状态分别存入三个频率状态移位寄存器，再根据计数结果和所述三种状态，通过中心频率调整单元修正中心频率，最后输出中心频率和载波分析结果至解调组件。

作为优选，所述解调组件包括逻辑处理单元、ROM单元和数据移位寄存器；

所述解调组件接收载波分析结果，并通过逻辑处理单元将载波分析结果缓存至数据移位寄存器；将数据移位寄存器中的8位数据作为ROM的地址，ROM单元将数据移位寄存器输入的地址所对应的操作信息输出至逻辑处理单元；逻辑处理单元根据ROM单元输出的操作信息和中心频率进行码元解调和输出。

本发明还提供了BTM接收解调系统的自适应解调方法，包括如下步骤：

S1，通过低通滤波器和带通滤波器，对上行链路信号进行滤波；

S2，通过射频信号放大电路将经过两级滤波后的上行链路信号进行放大和强度信号提取；

S3，通过强度信号生成电路，对步骤S2提取的强度信号的有效性进行判决，若有效则将所述强度信号输出给FPGA芯片；

S4，通过波形整形电路，将模拟FSK信号转换成方波FSK信号，并将所述方波FSK信号输出给FPGA芯片进行解调；

S5，FPGA芯片根据强度信号，使FPGA芯片内部组件对方波FSK信号进行解调；所述内部组件包括数字化组件、自适应组件和解调组件。

本发明与现有技术相比，有益效果是：(1)本发明不需要复杂的载波恢复电路、同步电路以及ADC采样电路就可以实现良好的抗干扰性能，可以有效降低系统传输误码率，提高车地信号传输可靠性，提升列车运行效率；(2)本发明可以根据输入信号的载频特性自动调整解调参数，提升了系统的容噪能力，降低了对上行链路信号特性的指标要求，进而降低了对地面设备的指标要求和工作环境要求；(3)本发明通过简单的模拟电路结合数字处理技术，有效的提高了BTM接收和解调性能，具有结构简单，成本低，可靠性高的优点。

附图说明

图1为本发明中BTM接收解调系统的一种原理框图；

图2为本发明中FPGA芯片内部各组件的一种示意图；

图3为本发明中数字化组件的一种构架示意图；

图4为本发明中自适应组件的一种构架示意图；

图5为本发明中解调组件的一种构架示意图。

具体实施方式

为了更清楚地说明本发明实施例，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

实施例：

如图1所示，本发明提供了BTM接收解调系统，包括：

低通滤波器，用于对上行链路信号进行滤波；

带通滤波器，用于滤除除上行链路FSK信号以外的噪声；

射频信号放大电路，用于将输入的上行链路FSK信号进行放大，同时根据上行链路FSK信号的强度输出对应的强度信号；

强度信号生成电路，用于判决所述强度信号是否有效，并将有效的强度信号输出给FPGA芯片；

波形整形电路，用于将模拟FSK信号转换成方波FSK信号，然后将所述方波FSK信号输出给FPGA芯片进行解调；

FPGA芯片，用于对方波FSK信号进行解调。

其中，低通滤波器主要用来滤除下传的27.095MHz能量信号和其他大能量高频信号，防止27.095MHz能量信号和其他大能量高频信号对电路造成的影响和危害。

带通滤波器进一步滤除上行链路FSK信号以外的噪声，只允许满足2M-6M带内频率通过，进一步降低带外干扰对解调造成的影响。

射频信号放大电路通过阻抗匹配和信号放大两部分组成，将输入的上行链路FSK信号进行放大，同时根据上行链路FSK信号的强度输出对应的强度信号。

强度信号生成电路将射频信号放大电路生成的强度信号进行放大和整理，然后通过比较器进行判决并输出有效的强度信号给FPGA。该强度信号也可以作为车载设备经过应答器的过点提示信号。

波形整形电路将射频放大电路放大后的模拟信号进行整形和变换，将模拟FSK信号转换成方波FSK信号，然后将该方波信号输出给FPGA进行解调。

强度信号和方波FSK信号共同输入到FPGA中，方波FSK信号经过数字化组件完成数字化转化后输出计数结果，然后由自适应组件进行计算和分析得到载波分析结果，最后在解调组件中完成数字解调，输出解调后的数据。强度信号作为使能条件控制上述各组件工作或停止。

如图2所示，FPGA芯片内部包括数字化组件、自适应组件和解调组件；所述方波FSK信号经过数字化组件完成数字化转化后输出计数结果，并由自适应组件对计数结果进行计算和分析得到载波分析结果，最后解调组件根据载波分析结果完成数字解调，输出解调后的数据。

如图3所示，数字化组件包括高频计数单元、载频与低频时钟同步处理单元和载频与高频时钟同步处理单元。数字化组件将输入的FSK信号分别与组件内部的高频时钟和低频时钟同步处理，防止亚稳态产生。利用高频计数单元将同步后的方波FSK信号进行数字化处理，记录每一个FSK载波周期内的高频时钟数量，将每个FSK载波周期内记录的数值输出至载频与低频时钟同步处理单元，在载频与低频时钟同步处理单元内完成跨时域计数结果输出。

具体过程是：高频计数单元在每个FSK载波上升沿开始计算高频时钟周期数量，直至下一个上升沿到来停止增加，并将计算的高频时钟周期数量存入寄存器中，依此类推计算输入的每个FSK载波周期内的高频时钟数量；载频与低频时钟处理单元在每个FSK载波上升沿读取高频计数单元寄存器中存储的计数结果，并将该计数结果输出至自适应组件进行自适应分析。

如图4所示，自适应组件包括计数分析单元、三个频率状态移位寄存器和中心频率调整单元。

自适应组件将输入的计数结果结合中心频率和中心频率范围以及载波频率范围分析出与FSK载波频率相关的三种状态，并将三种状态分别存入三个频率状态移位寄存器，同时根据计数结果和载频频率相关的三种状态修正中心频率，最后输出中心频率和载波分析结果至解调组件。

计数分析过程共3步：

第一步、根据计数结果还原载波频率，将该频率与《TB/T 3485-2017应答器传输系统技术条件》规定的中心频率的中心4.234MHz进行比较或者与后续中心频率调整单元输出的自适应中心频率进行比较，若高于4.234MHz或自适应中心频率，则缓存‘1’，否则缓存‘0’，将此结果缓存至频率状态移位寄存器1；

第二步，判断步骤一中还原的载波频率是否在4.014MHz-4.423MHz范围内，若在此范围内，则缓存‘1’，否则缓存‘0’，将此结果缓存至频率状态移位寄存器2；

第三步，判断步骤一中还原的载波频率是否在3.387MHz-5.041MHz范围内，若再此范围内则缓存‘1’，否则缓存‘0’，将此结果缓存至频率状态移位寄存器3；

第四步，将频率状态移位寄存器1中的载波分析结果输出至解调组件用于数字解调。

中心频率调整单元通过分析三个频率状态移位寄存器状态并结合计数结果得出FSK的上边频和下边频，然后找出上、下边频中最大和最小频率的载波频率，用于计算中心频率，使中心频率适应FSK载波频率，进而提高解调数据正确性，降低系统误码率。具体分析逻辑为：

第一步、当频率状态移位寄存器1内的结果全为‘0’，且频率状态移位寄存器3全为‘1’，则表示频率状态移位寄存器所对应的计数结果为FSK下边频，选取频率最低的载波计数结果用于计算中心频率；

第二步、当频率状态移位寄存器1内的结果全为‘1’，且频率状态移位寄存器3全为‘1’，则表示频率状态移位寄存器所对应的计数结果为FSK上边频，选取频率最高的载波计数结果用于计算中心频率；

第三步、通过频率状态移位寄存器1和频率状态移位寄存器3的组合结果来判断FSK的上、下边频，可以增加抗干扰性，保证中心频率的计算结果更接近输入FSK信号的中心频率，此过程实现载波中心频率的自适应；

第四步、当频率状态移位寄存器1内的结果不全为‘0’或不全为‘1’，并且频率状态移位寄存器3的结果全为‘1’，通过频率状态移位寄存器2的状态来调整中心频率，达到自适应的目的。频率状态移位寄存器2内的结果中出现全为‘1’，则中心频率调整为4.234MHz，若频率状态移位寄存器2内的结果中有1位为‘0’，则保持当前自适应的中心频率不变，将调整后的中心频率反馈至计数分析单元使用，同时输出至解调组件参与数字解调。

如图5所示，解调组件包括逻辑处理单元、ROM单元和数据移位寄存器。解调组件接收载波分析结果通过逻辑处理单元缓存至8位数据移位寄存器；将数据移位寄存器中的8位数据作为ROM的地址，ROM单元将数据移位寄存器输入的地址所对应的操作信息输出至逻辑处理单元；逻辑处理单元根据ROM输出的操作信息和中心频率进行码元解调和输出。ROM也可以用逻辑门设计，但是复杂程度更高，对FPGA要求更高。

依据8位数据移位寄存器建立256个随机数据状态模型，实现对数据移位寄存器全状态覆盖，创建ROM将此模型保存。状态模型建立方法：

a.当数据移位寄存器的最高位为‘1’时，且数据移位寄存器中‘0’bit数量大于等于4，生成再移入一位载波分析结果至数据移位寄存器，将最高位的‘1’移出，且不输出码元数据的操作信息；

b.当数据移位寄存器的最高位为‘1’时，且数据移位寄存器中‘0’bit数量小于4，同时数据移位寄存器从低位到高位无连续‘0’，生成再移入八位载波分析结果至数据移位寄存器，将原八位全部移除，并输出码元数据‘1’的操作信息；

c.当数据移位寄存器的最高位为‘1’时，且数据移位寄存器中‘0’bit数量小于4，同时数据移位寄存器从低位到高位有连续‘0’，生成移入载波分析结果至数据移位寄存器，移入位数＝8-连续‘0’的数量，将高位移出，连续的‘0’移入高位并输出码元数据‘1’的操作信息；

d.当数据移位寄存器的最高位为‘0’时，若数据移位寄存器中‘0’bit数量小于4时，生成再移入一位载波分析结果至数据移位寄存器，将最高位的‘0’移出，且不输出码元数据的操作信息；

e.当数据移位寄存器的最高位为‘0’时，且数据移位寄存器中‘0’bit数量大于等于4，同时数据移位寄存器从低位到高位无连续‘1’，生成再移入七位载波分析结果至数据移位寄存器，将原高七位移出，并输出码元数据‘0’的操作信息；

f.当数据移位寄存器的最高位为‘0’时，且数据移位寄存器中‘0’bit数量大于等于4，同时数据移位寄存器从低位到高位有连续‘1’，生成移入载波分析结果至数据移位寄存器，移入位数＝8-连续‘1’的数量，将高位移出，连续的‘1’移入高位并输出码元数据‘0’的操作信息；

逻辑处理单元接收载波分析结果和中心频率，并将载波分析结果缓存至数据移位寄存器；逻辑处理单元根据ROM输出的操作信息完成对码元数据的输出，同时确定对数据移位寄存器的下一步操作；当中心频率大于4.234MHz时，每连续4个码元数据输出，将载波分析结果移入数据移位寄存器时丢弃一位后继续移入；当中心频率小于4.234MHz时，每连续4个码元数据输出，将载波分析结果移入数据移位寄存器时补充一位后继续移入。通过上述主动的丢位或补位，实现对数据速率的自适应，降低对输入FSK信号的指标要求。

另外，本发明还提供了BTM接收解调系统的自适应解调方法，包括如下步骤：

S1，通过低通滤波器和带通滤波器，对上行链路信号进行滤波；

S2，通过射频信号放大电路将经过两级滤波后的上行链路信号进行放大和强度信号提取；

S3，通过强度信号生成电路，对步骤S2提取的强度信号的有效性进行判决，若有效则将所述强度信号输出给FPGA芯片；

S4，通过波形整形电路，将模拟FSK信号转换成方波FSK信号，并将所述方波FSK信号输出给FPGA芯片进行解调；

S5，FPGA芯片根据强度信号，使FPGA芯片内部组件对方波FSK信号进行解调。

本发明方法降低了上行链路信号特性指标要求，提升了系统的容噪能力，降低传输误码率，提高车地信号传输可靠性，提升列车运行效率；同时本发明系统具有结构简单，成本低，可靠性高的优点。

以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。

Claims (9)

1.BTM接收解调系统，其特征在于，包括：

低通滤波器，用于对上行链路信号进行滤波；

带通滤波器，用于滤除除上行链路FSK信号以外的噪声；

射频信号放大电路，用于将输入的上行链路FSK信号进行放大，同时根据上行链路FSK信号的强度输出对应的强度信号；

强度信号生成电路，用于判决所述强度信号是否有效，并将有效的强度信号输出给FPGA芯片；

波形整形电路，用于将模拟FSK信号转换成方波FSK信号，然后将所述方波FSK信号输出给FPGA芯片进行解调；

FPGA芯片，用于对方波FSK信号进行解调。

2.根据权利要求1所述的BTM接收解调系统，其特征在于，所述低通滤波器用于滤除下传的27.095MHz能量信号。

3.根据权利要求1所述的BTM接收解调系统，其特征在于，所述带通滤波器只允许满足2M-6M带内频率的信号通过。

4.根据权利要求1所述的BTM接收解调系统，其特征在于，所述射频信号放大电路包括阻抗匹配模块和信号放大模块。

5.根据权利要求1所述的BTM接收解调系统，其特征在于，所述FPGA芯片内部包括数字化组件、自适应组件和解调组件；所述方波FSK信号经过数字化组件完成数字化转化后输出计数结果，并由自适应组件对计数结果进行计算和分析得到载波分析结果，最后解调组件根据载波分析结果完成数字解调，输出解调后的数据。

6.根据权利要求5所述的BTM接收解调系统，其特征在于，所述数字化组件包括高频计数单元、载频与低频时钟同步处理单元和载频与高频时钟同步处理单元；

所述数字化组件将输入的方波FSK信号分别与组件内部的高频时钟和低频时钟同步处理，同时利用高频计数单元将同步后的方波FSK信号进行数字化处理，记录每一个FSK载波周期内的高频时钟数量，再将每个FSK载波周期内记录的数值输出至载频与低频时钟同步处理单元，在载频与低频时钟同步处理单元内完成跨时域计数结果输出。

7.根据权利要求5所述的BTM接收解调系统，其特征在于，所述自适应组件包括计数分析单元、三个频率状态移位寄存器和中心频率调整单元；

所述自适应组件通过计数分析单元，将输入的计数结果结合中心频率、中心频率范围以及载波频率范围分析出与FSK载波频率相关的三种状态，并将所述三种状态分别存入三个频率状态移位寄存器，再根据计数结果和所述三种状态，通过中心频率调整单元修正中心频率，最后输出中心频率和载波分析结果至解调组件。

8.根据权利要求5所述的BTM接收解调系统，其特征在于，所述解调组件包括逻辑处理单元、ROM单元和数据移位寄存器；

所述解调组件接收载波分析结果，并通过逻辑处理单元将载波分析结果缓存至数据移位寄存器；将数据移位寄存器中的8位数据作为ROM的地址，ROM单元将数据移位寄存器输入的地址所对应的操作信息输出至逻辑处理单元；逻辑处理单元根据ROM单元输出的操作信息和中心频率进行码元解调和输出。

9.BTM接收解调系统的自适应解调方法，基于根据权利要求1-8任一项所述的BTM接收解调系统，其特征在于，所述BTM接收解调系统的自适应解调方法包括如下步骤：

S1，通过低通滤波器和带通滤波器，对上行链路信号进行滤波；

S2，通过射频信号放大电路将经过两级滤波后的上行链路信号进行放大和强度信号提取；

S3，通过强度信号生成电路，对步骤S2提取的强度信号的有效性进行判决，若有效则将所述强度信号输出给FPGA芯片；

S4，通过波形整形电路，将模拟FSK信号转换成方波FSK信号，并将所述方波FSK信号输出给FPGA芯片进行解调；

S5，FPGA芯片根据强度信号，使FPGA芯片内部组件对方波FSK信号进行解调；所述内部组件包括数字化组件、自适应组件和解调组件。