CN117389869B - 毫米波雷达soc芯片的asic算法测试方法、装置、介质 - Google Patents

毫米波雷达soc芯片的asic算法测试方法、装置、介质 Download PDF

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Abstract

本申请公开了毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质，方法包括：ADC数据采集模块采集的第一待测ADC数据通过SOC外设接口转成第二待测ADC数据并传至PC，PC保存并分析得到第一处理结果，并将第二待测ADC数据通过FPGA模块、ADC数据格式转换模块转换成第三待测ADC数据；ASIC算法处理模块分析第三待测ADC数据得到第二处理结果并传至PC，PC比较两个处理结果得到ASIC算法测试结果。本申请将SOC芯片采集的ADC数据发送并保存在PC，测试ASIC算法处理模块的数据源从PC获取，使得PC用于分析的数据源与评估ASIC算法处理模块算法性能的数据源相同，保障测试结果的可靠性。

Description

毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质
技术领域
本申请涉及但不限于芯片测试技术领域，尤其涉及一种毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质。
背景技术
为了测试SOC芯片中的算法部分功能，通常采用环境不变等效处理方法，通常利用毫米波雷达SOC采集工作环境的ADC数据，利用MATLAB软件，将同样的ADC数据进行处理，将MATLAB软件中的算法处理结果与毫米波雷达SOC芯片的处理结果进行比较，从而判断算法实现的功能与性能正确性。但是，这种方法在出现处理结果不一致时，只能通过不断的采集相同工作环境的ADC数据进行反复验证，虽然尽量确保了工作环境不变，但实际的ADC数据每次都是不同的，无法做到完全一致，导致SOC芯片测试结果的准确性无法保障。
发明内容
本申请实施例提供了一种毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质，能够提升毫米波雷达SOC芯片的ASIC算法测试结果的可靠性。
第一方面，本申请实施例提供了一种毫米波雷达SOC芯片的ASIC算法测试方法，应用于ASIC算法测试装置，所述ASIC算法测试装置包括毫米波雷达SOC芯片、个人电脑PC和FPGA模块，所述毫米波雷达SOC芯片包括模数转换ADC数据采集模块、ASIC算法处理模块、ADC数据格式转换模块和SOC外设接口，所述ASIC算法处理模块部署有毫米波雷达算法，所述PC部署有应用程序，所述应用程序预置有所述毫米波雷达算法，所述方法包括：
所述ADC数据采集模块采集第一待测ADC数据，并将所述第一待测ADC数据发送至所述SOC外设接口；
所述SOC外设接口对所述第一待测ADC数据进行格式转换得到第二待测ADC数据，并将所述第二待测ADC数据上传至所述PC，以使所述PC将所述第二待测ADC数据保存于本地，并对所述第二待测ADC数据进行数据分析处理，得到第一处理结果；
所述PC将所述第二待测ADC数据下发至所述FPGA模块，所述FPGA模块将所述第二待测ADC数据发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，所述第三待测ADC数据与所述第一待测ADC数据的数据格式相同；
所述ADC数据格式转换模块将所述第三待测ADC数据输入至所述ASIC算法处理模块，以使所述ASIC算法处理模块对所述第三待测ADC数据进行数据分析处理，得到第二处理结果；
所述ASIC算法处理模块将所述第二处理结果通过所述SOC外设接口上传至所述PC，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果。
在一些实施例中，在所述PC利用所述应用程序对所述第二待测ADC数据进行数据分析处理之后，所述方法还包括：
所述PC确定目标寄存器值，所述目标寄存器值为在所述PC对所述第二待测ADC数据进行数据分析处理的线程下对应的寄存器值；
所述PC将所述目标寄存器值发送至所述毫米波雷达SOC芯片的MCU上；
所述MCU将所述目标寄存器值写入所述ASIC算法处理模块，以使所述ASIC算法处理模块与所述应用程序处于相同的算法模式。
在一些实施例中，所述算法模式至少包括第一算法模式和第二算法模式，所述方法还包括：
当所述毫米波雷达SOC芯片接收到的所述目标寄存器值对应所述第一算法模式，所述ASIC算法处理模块基于所述第一算法模式对所述第三待测ADC数据进行数据分析处理，得到所述第二处理结果，并将所述第二处理结果通过所述SOC外设接口上传至所述PC；
当所述PC检测到所述ASIC算法测试结果表征所述第一处理结果与所述第二处理结果比对正确，所述PC重新确定新的目标寄存器值，将所述新的目标寄存器值发送至所述毫米波雷达SOC芯片，并且重新将所述第二待测ADC数据通过所述FPGA模块发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第四待测ADC数据，其中，所述第四待测ADC数据与所述第一待测ADC数据的数据格式相同，所述新的目标寄存器值对应所述第二算法模式；
当所述毫米波雷达SOC芯片检测到当前的目标寄存器值对应所述第二算法模式，所述ASIC算法处理模块基于所述第二算法模式对所述第四待测ADC数据进行数据分析处理，得到新的第二处理结果，并将所述新的第二处理结果通过所述SOC外设接口上传至所述PC，以使所述PC对新的第一处理结果和所述新的第二处理结果进行数据比较处理，得到新的ASIC算法测试结果，其中，所述新的第一处理结果为所述PC基于所述第二算法模式对所述第二待测ADC数据进行数据分析处理得到的处理结果。
在一些实施例中，毫米波雷达SOC芯片的ASIC算法测试方法还包括：
当所述PC检测到所述ASIC算法测试结果表征所述第一处理结果与所述第二处理结果比对错误，所述PC重新确定所述目标寄存器值；
所述PC重新将所述目标寄存器值发送至所述毫米波雷达SOC芯片，并重新将所述第二待测ADC数据下发至所述FPGA模块。
在一些实施例中，所述PC还部署有图形用户界面GUI模块，所述ASIC算法测试结果的数量为多个，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果之后，所述方法还包括：
获取分析需求信息，根据所述分析需求信息从各个所述ASIC算法测试结果中获取各个目标数据；
将各个所述目标数据在所述GUI模块中显示。
在一些实施例中，毫米波雷达SOC芯片的ASIC算法测试方法还包括：
在所述ADC数据采集模块采集第一待测ADC数据之前，初始化所述毫米波雷达SOC芯片；
在所述PC对所述第二待测ADC数据进行数据分析处理，得到第一处理结果之后，重新初始化所述毫米波雷达SOC芯片。
在一些实施例中，所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，包括：
所述ADC数据格式转换模块获取芯片PAD资源；
所述ADC数据格式转换模块基于所述芯片PAD资源，对所述第二待测ADC数据进行串并转换和异步处理，得到所述第三待测ADC数据。
第二方面，本申请实施例提供了一种ASIC算法测试装置，包括至少一个控制处理器和用于与所述至少一个控制处理器通信连接的存储器；所述存储器存储有可被所述至少一个控制处理器执行的指令，所述指令被所述至少一个控制处理器执行，以使所述至少一个控制处理器能够执行如第一方面所述的毫米波雷达SOC芯片的ASIC算法测试方法。
第三方面，本申请实施例还提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行如第一方面所述的毫米波雷达SOC芯片的ASIC算法测试方法。
本申请实施例提供了一种毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质，方法应用于ASIC算法测试装置，所述ASIC算法测试装置包括毫米波雷达SOC芯片、个人电脑PC和FPGA模块，所述毫米波雷达SOC芯片包括模数转换ADC数据采集模块、ASIC算法处理模块、ADC数据格式转换模块和SOC外设接口，所述ASIC算法处理模块部署有毫米波雷达算法，所述PC部署有应用程序，所述应用程序预置有所述毫米波雷达算法，方法包括：所述ADC数据采集模块采集第一待测ADC数据，并将所述第一待测ADC数据发送至所述SOC外设接口；所述SOC外设接口对所述第一待测ADC数据进行格式转换得到第二待测ADC数据，并将所述第二待测ADC数据上传至所述PC，以使所述PC将所述第二待测ADC数据保存于本地，并对所述第二待测ADC数据进行数据分析处理，得到第一处理结果；所述PC将所述第二待测ADC数据下发至所述FPGA模块，所述FPGA模块将所述第二待测ADC数据发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，所述第三待测ADC数据与所述第一待测ADC数据的数据格式相同；所述ADC数据格式转换模块将所述第三待测ADC数据输入至所述ASIC算法处理模块，以使所述ASIC算法处理模块对所述第三待测ADC数据进行数据分析处理，得到第二处理结果；所述ASIC算法处理模块将所述第二处理结果通过所述SOC外设接口上传至所述PC，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果。根据本申请实施例提供的方案，首先将SOC芯片采集的ADC数据发送并保存在PC端，对ASIC算法处理模块进行算法性能评估的数据源从PC端获取，能够保障PC端用于数据分析的数据源与ASIC算法处理模块进行评估算法性能的数据源完全一致，从而能够保障ASIC算法测试结果的可靠性。
附图说明
图1是本申请一个实施例提供的毫米波雷达SOC芯片的ASIC算法测试方法的步骤流程图；
图2是本申请另一个实施例提供的控制PC与毫米波雷达SOC芯片的均处于相同的算法模式的步骤流程图；
图3是本申请另一个实施例提供的毫米波雷达SOC芯片的ASIC算法测试方法的步骤流程图；
图4是本申请另一个实施例提供的毫米波雷达SOC芯片的ASIC算法测试方法的步骤流程图；
图5是本申请另一个实施例提供的在GUI模块中显示ASIC算法测试结果的步骤流程图；
图6是本申请另一个实施例提供的初始化毫米波雷达SOC芯片的步骤流程图；
图7是本申请另一个实施例提供的得到第三待测ADC数据的步骤流程图；
图8是本申请一个实施例提供的ASIC算法测试装置的模块示意图；
图9是本申请另一个实施例提供的ASIC算法测试装置的结构图；
图10是本申请另一个实施例提供的ADC数据格式转换模块的4线PAD模式数据转换时序图；
图11是本申请另一个实施例提供的ADC数据格式转换模块的8线PAD模式数据转换时序图；
图12是本申请另一个实施例提供的ADC数据格式转换模块的12线PAD模式数据转换时序图；
图13是本申请另一个实施例提供的ADC数据格式转换模块的12线PAD模式数据转换时序图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
可以理解的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书、权利要求书或上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
为了测试SOC芯片中的算法部分功能，通常采用环境不变等效处理方法，通常利用毫米波雷达SOC采集工作环境的ADC数据，利用MATLAB软件，将同样的ADC数据进行处理，将MATLAB软件中的算法处理结果与毫米波雷达SOC芯片的处理结果进行比较，从而判断算法实现的功能与性能正确性。但是，这种方法在出现处理结果不一致时，只能通过不断的采集相同工作环境的ADC数据进行反复验证，虽然尽量确保了工作环境不变，但实际的ADC数据每次都是不同的，无法做到完全一致，导致SOC芯片测试结果的准确性无法保障。
为解决上述存在的问题，本申请实施例提供了一种毫米波雷达SOC芯片的ASIC算法测试方法、装置、介质，方法应用于ASIC算法测试装置，所述ASIC算法测试装置包括毫米波雷达SOC芯片、PC和FPGA模块，所述毫米波雷达SOC芯片包括模数转换ADC数据采集模块、ASIC算法处理模块、ADC数据格式转换模块和SOC外设接口，所述ASIC算法处理模块部署有毫米波雷达算法，所述PC部署有应用程序，所述应用程序预置有所述毫米波雷达算法，方法包括：所述ADC数据采集模块采集第一待测ADC数据，并将所述第一待测ADC数据发送至所述SOC外设接口；所述SOC外设接口对所述第一待测ADC数据进行格式转换得到第二待测ADC数据，并将所述第二待测ADC数据上传至所述PC，以使所述PC将所述第二待测ADC数据保存于本地，并对所述第二待测ADC数据进行数据分析处理，得到第一处理结果；所述PC将所述第二待测ADC数据下发至所述FPGA模块，所述FPGA模块将所述第二待测ADC数据发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，所述第三待测ADC数据与所述第一待测ADC数据的数据格式相同；所述ADC数据格式转换模块将所述第三待测ADC数据输入至所述ASIC算法处理模块，以使所述ASIC算法处理模块对所述第三待测ADC数据进行数据分析处理，得到第二处理结果；所述ASIC算法处理模块将所述第二处理结果通过所述SOC外设接口上传至所述PC，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果。根据本申请实施例提供的方案，首先将SOC芯片采集的ADC数据发送并保存在PC端，对ASIC算法处理模块进行算法性能评估的数据源从PC端获取，能够保障PC端用于数据分析的数据源与ASIC算法处理模块进行评估算法性能的数据源完全一致，从而能够保障ASIC算法测试结果的可靠性。
下面结合附图，对本申请实施例作进一步阐述。
参考图8，图8是本申请一个实施例提供的ASIC算法测试装置的模块示意图，本实施例附图中所示的结构仅为能够实现技术方案的一个示例，并非对ASIC算法测试装置的具体结构进行限定。本实施例的ASIC算法测试装置包括毫米波雷达SOC芯片810、PC820和FPGA模块830，毫米波雷达SOC芯片810包括ADC数据采集模块811、ASIC算法处理模块812、ADC数据格式转换模块813和SOC外设接口814，ASIC算法处理模块812部署有毫米波雷达算法，PC820部署有应用程序，应用程序预置有上述的毫米波雷达算法。
下面基于图8所示的实施环境，对本申请实施例的ASIC算法测试方法作进一步阐述。
参考图1，图1是本申请实施例提供了一种毫米波雷达SOC芯片810的ASIC算法测试方法，该方法应用于如图8所示的ASIC算法测试装置，该方法包括但不限于有以下步骤：
步骤S110，ADC数据采集模块811采集第一待测ADC数据，并将第一待测ADC数据发送至SOC外设接口814；
步骤S120，SOC外设接口814对第一待测ADC数据进行格式转换得到第二待测ADC数据，并将第二待测ADC数据上传至PC820，以使PC820将第二待测ADC数据保存于本地，并利用应用程序对第二待测ADC数据进行数据分析处理，得到第一处理结果；
步骤S130，PC820将第二待测ADC数据下发至FPGA模块830，FPGA模块830将第二待测ADC数据发送至ADC数据格式转换模块813，以使ADC数据格式转换模块813对第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，第三待测ADC数据与第一待测ADC数据的数据格式相同；
步骤S140，ADC数据格式转换模块813将第三待测ADC数据输入至ASIC算法处理模块812，以使ASIC算法处理模块812对第三待测ADC数据进行数据分析处理，得到第二处理结果；
步骤S150，ASIC算法处理模块812将第二处理结果通过SOC外设接口814上传至PC820，PC820对第一处理结果和第二处理结果进行数据比较处理，得到ASIC算法测试结果。
需要说明的是，本申请实施例并不限制与ASIC算法处理模块812的算法逻辑相同的具体的应用程序，可以如图8所示，应用程序为MATLAB软件821。
需要说明的是，本申请实施例并不限制ADC数据采集模块811的具体结构，可以如图8所示，ADC数据采集模块811由射频发射子系统和射频接收子系统组成，能够采集待测ADC数据即可。
需要说明的是，参考图8，本实施例的ASIC算法测试装置810还包括ADC数据降采样模块816，可以理解的是，ADC数据采集模块811的ADC数据样率固定为50MHz或25MHz，在需要较低ADC数据采样率的情况下，可以通过ADC数据降采样模块816对ADC数据采集模块811获取到的ADC数据经过ADC数据降采样模块816进行数字降采样操作。
可以理解的是，ASIC算法处理模块812中的部署的算法为毫米波雷达ASIC算法，该算法的主要功能是利用采集到的毫米波雷达ADC数据，计算得到当前环境中是否有物体，以及计算被检测到的物体相对于毫米波雷达SOC平台的距离、运动速度、运动角度和高度等信息。在实现ASIC算法处理模块812中的毫米波雷达ASIC算法之前，需要用PC820端的MATLAB软件821先实现毫米波雷达算法，用MATLAB软件821实现的毫米波雷达算法，运行速度快，易于仿真确认算法实现的正确性，待MATLAB软件821实现的毫米波雷达算法经过充分的仿真验证后，再将MATLAB软件821实现的毫米波雷达算法转换为毫米波雷达ASIC算法电路，形成本实施例的ASIC算法处理模块812。在毫米波雷达SOC芯片810量产后，还需要测试ASIC算法处理模块812的算法性能，因此，需要保障ASIC算法处理模块812对应的算法性能测试结果的可靠性，才能有效保障毫米波雷达SOC芯片810的可靠性能。
但是，现有技术中，为了测试SOC芯片中的算法部分功能，通常采用环境不变等效处理方法，通常利用毫米波雷达SOC采集工作环境的ADC数据，利用MATLAB软件821，将同样的ADC数据进行处理，将MATLAB软件821中的算法处理结果与毫米波雷达SOC芯片810的处理结果进行比较，从而判断算法实现的功能与性能正确性。但是，这种方法在出现处理结果不一致时，只能通过不断的采集相同工作环境的ADC数据进行反复验证，虽然尽量确保了工作环境不变，但实际的ADC数据每次都是不同的，无法做到完全一致，例如采集的ADC用PC820上的MATLAB软件821计算出的距离是6.19米，但在相应环境下，通过SOC芯片的ASIC算法处理模块812进行计算，可能得到的结果是6.18米，这时需要依据系统设计的误差范围定性判断正确性，使得算法的功能与性能测试的正确性难以有明确的评定标准，导致ASIC算法处理模块812对应的算法性能测试结果的可靠性较低。
基于此，本实施例先利用毫米波雷达SOC芯片810的ADC数据采集模块811采集待测环境下的ADC数据，即第一待测ADC数据，并将第一待测ADC数据转换成适配PC820端的第二待测ADC数据，将第二待测ADC数据发送至PC820，并存储于PC820中，再利用PC820的MATLAB软件821根据第二待测ADC数据完成当前环境下，毫米波雷达算法的算法分析得到第一处理结果；MATLAB软件821分析完第一待测ADC数据后，将第一处理结果存储于PC820中；接着，PC820将第二待测ADC数据下发至FPGA模块830，由FPGA模块830暂存数据，直至FPGA接收完所有第二待测ADC数据后，FPGA按照预设的硬件设计协议，将第二待测ADC数据写入到毫米波雷达SOC芯片810中，即通过FPGA模块830将第二待测ADC数据发送至ADC数据格式转换模块813，以使ADC数据格式转换模块813对第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，第三待测ADC数据与第一待测ADC数据的数据格式相同，接着，通过ASIC算法处理模块812对第三待测ADC数据进行分析处理得到第二处理结果，并通过SOC外设接口814将第二处理结果发送至PC820，至此，PC820上分别存储有MATLAB软件821计算得到的第一处理结果，以及ASIC算法处理模块812计算得到的第二处理结果，参考上述实施例描述，将第一处理结果作为真实有效的参考结果，对第一处理结果和第二处理结果进行比较处理，得到ASIC算法测试结果。由于，对ASIC算法处理模块812进行算法性能评估的数据源从PC820端获取，从而能够保障PC820端的MATLAB软件821用于计算第一处理结果的数据源与ASIC算法处理模块812用于计算第二处理结果的数据源完全一致，并且，由于MATLAB软件821与ASIC算法处理模块812的算法逻辑相同，因此只需判断第一处理结果与第二处理结果对应的数值是否一致，即可判断出ASIC算法计算是否正确，例如，若MATLAB软件821计算出的距离是6.82米，ASIC算法处理模块812计算出的距离也需要是6.82米，否则都被判断为ASIC算法计算不正确，从而使得ASIC算法的功能与性能测试的正确性有了明确的评定标准，能够保障ASIC算法测试结果的可靠性。
需要说明的是，本实施例并不限制具体的SOC外设接口814，可以是UART接口或SPI接口，本领域技术人员根据实际需求选用即可。
另外，参照图2，在一些实施例中，在执行图1所示的步骤S120之后，本实施例的毫米波雷达SOC芯片810的ASIC算法测试方法还包括但不限于有以下步骤：
步骤S210，PC820确定目标寄存器值，目标寄存器值为在PC820对第二待测ADC数据进行数据分析处理的线程下对应的寄存器值；
步骤S220，PC820将目标寄存器值发送至毫米波雷达SOC芯片810的MCU上；
步骤S230，MCU将目标寄存器值写入ASIC算法处理模块812，以使ASIC算法处理模块812与应用程序处于相同的算法模式。
可以理解的是，本实施例实现毫米波雷达SOC芯片810对应的ASIC算法处理模块812与PC820的应用程序处于相同的算法模式的方法如下：PC820确定PC820对第二待测ADC数据进行数据分析处理的线程下对应的寄存器值，即目标寄存器值；PC820将目标寄存器值发送至毫米波雷达SOC芯片810的MCU上，MCU将目标寄存器值写入ASIC算法处理模块812，从而使得ASIC算法处理模块812与应用程序处于相同的算法模式。需要保证在应用程序，即MATLAB软件821对应的算法模式与ASIC算法处理模块812对应的算法模式相同的情况下，才能进一步对各自算法计算得到处理结果进行比较处理，才能保证ASIC算法测试结果的可用性。
另外，在一些实施例中，算法模式至少包括第一算法模式和第二算法模式，参照图3，本实施例的毫米波雷达SOC芯片810的ASIC算法测试方法还包括但不限于有以下步骤：
步骤S310，当毫米波雷达SOC芯片810接收到的目标寄存器值对应第一算法模式，ASIC算法处理模块812基于第一算法模式对第三待测ADC数据进行数据分析处理，得到第二处理结果，并将第二处理结果通过SOC外设接口814上传至PC820；
步骤S320，当PC820检测到ASIC算法测试结果表征第一处理结果与第二处理结果比对正确，PC820重新确定新的目标寄存器值，将新的目标寄存器值发送至毫米波雷达SOC芯片810，并且重新将第二待测ADC数据通过FPGA模块830发送至ADC数据格式转换模块813，以使ADC数据格式转换模块813对第二待测ADC数据进行格式转换，得到第四待测ADC数据，其中，第四待测ADC数据与第一待测ADC数据的数据格式相同，新的目标寄存器值对应第二算法模式；
步骤S330，当毫米波雷达SOC芯片810检测到当前的目标寄存器值对应第二算法模式，ASIC算法处理模块812基于第二算法模式对第四待测ADC数据进行数据分析处理，得到新的第二处理结果，并将新的第二处理结果通过SOC外设接口814上传至PC820，以使PC820对新的第一处理结果和新的第二处理结果进行数据比较处理，得到新的ASIC算法测试结果，其中，新的第一处理结果为利用应用程序基于第二算法模式对第二待测ADC数据进行数据分析处理得到的处理结果。
另外，参照图4，在一些实施例中，本实施例的毫米波雷达SOC芯片810的ASIC算法测试方法还包括但不限于有以下步骤：
步骤S410，当PC820检测到ASIC算法测试结果表征第一处理结果与第二处理结果比对错误，PC820重新确定目标寄存器值；
步骤S420，PC820重新将目标寄存器值发送至毫米波雷达SOC芯片810，并重新将第二待测ADC数据下发至FPGA模块830。
可以理解的是，本实施例的算法模式表示毫米波雷达算法中不同的算法处理过程，本实施例的算法模式的数量为两个以上，例如，当算法模式包括第一算法模式和第二算法模式，即针对ASIC算法处理模块812的算法调试任务有2项，参考上述实施例的描述，首先，调整毫米波雷达SOC芯片810当前的目标寄存器值对应第一算法模式，并将该目标寄存器写入ASIC算法处理模块812，使得ASIC算法处理模块812基于第一算法模式对第三待测ADC数据进行数据分析处理，得到第二处理结果，并将第二处理结果通过SOC外设接口814上传至PC820，PC820比较第一处理结果和第二处理结果，当比对错误，通过对比PC820端和ASIC算法处理模块812的寄存器，确认算法模式的方式进行调试，直至比对正确；当对比正确即两个处理结果数值相同，PC820重新确定对应第二算法模式的新的目标寄存器，并调整ASIC算法处理模块812当前的目标寄存器对应第二算法模式，并且重新将第二待测ADC数据通过FPGA模块830发送至ADC数据格式转换模块813，以使ADC数据格式转换模块813对第二待测ADC数据进行格式转换，得到第四待测ADC数据，使得ASIC算法处理模块812基于第二算法模式对第三待测ADC数据进行数据分析处理，得到新的第二处理结果，并将其发送至PC820，PC820再对基于第二算法模式对应得到的两个处结果进行比较，得到新的ASIC算法测试结果，至此完成对ASIC算法处理模块812的算法调试。
以下以一个示例对测试ASIC算法处理模块812的算法性能的步骤进行说明，假设ASIC算法处理模块812对应的算法调试任务包括一维加窗、一维FFT、距离校准、二维加窗、二维FFT、速度角模糊、极值检测、目标检测、三维FFT、超分辨角度计算、三维目标检测等算法模块。
示例一，在实际测试时可按如下步骤对ASIC算法处理模块812进行调试：
步骤A，将ASIC算法处理模块812通过寄存器设置到工作在检测“一维加窗”算法模式下，将用于测试的ADC数据下发到SOC芯片上，SOC芯片的ASIC算法处理模块812完成“一维加窗”计算后，将计算结果上传到PC820上与MATLAB软件821在检测“一维加窗”算法模式下的计算结果进行比对进行比对，如比对不正确，则通过对比寄存器，确认算法模式等方式进行调试，直到数据完全一致后，再执行步骤B；
步骤B，将ASIC算法处理模块812通过寄存器设置到工作在检测“一维FFT”算法模式下，将用于测试的ADC数据下发到SOC芯片上，SOC芯片的ASIC算法处理模块812完成“一维FFT”计算后将计算结果上传到PC820上与MATLAB软件821在检测“一维FFT”算法模式下的计算结果进行比对进行比对，如比对不正确，则通过对比寄存器，确认算法模式等方式进行调试，直到数据完全一致后，再执行步骤C；
步骤C，将ASIC算法处理模块812通过寄存器设置到工作在检测“距离校准”算法模式下，将用于测试的ADC数据下发到SOC芯片上，SOC芯片的ASIC算法处理模块812完成“距离校准”计算后将计算结果上传到PC820上与MATLAB软件821在检测“距离校准”算法模式下的计算结果进行比对进行比对，如比对不正确，则通过对比寄存器，确认算法模式等方式进行调试，直到数据完全一致后，再执行步骤D；
步骤D，将ASIC算法处理模块812通过寄存器设置到工作在检测“二维加窗”算法模式下，将用于测试的ADC数据下发到SOC芯片上，SOC芯片的ASIC算法处理模块812完成“二维加窗”计算后将计算结果上传到PC820上与MATLAB软件821在检测“二维加窗”算法模式下的计算结果进行比对，如比对不正确，则通过对比寄存器，确认算法模式等方式进行调试，直到数据完全一致后，再执行步骤E；
步骤E，将ASIC算法处理模块812通过寄存器设置到工作在检测“二维FFT”算法模式下，将用于测试的ADC数据下发到SOC芯片上，SOC芯片的ASIC算法处理模块812完成“二维FFT”计算后将计算结果上传到PC820上与MATLAB软件821在检测“二维FFT”算法模式下的计算结果进行比对，如比对不正确，则通过对比寄存器，确认算法模式等方式进行调试，直到数据完全一致后，再执行步骤F；
步骤F，直到所有算法模块的计算结果都对比一致后，则调试过程完成。
另外，在一些实施例中，PC820还部署有图形用户界面GUI模块822，ASIC算法测试结果的数量为多个，参照图5，在执行图1步骤S150之后，本实施例的毫米波雷达SOC芯片810的ASIC算法测试方法还包括但不限于有以下步骤：
步骤S510，获取分析需求信息，根据分析需求信息从各个ASIC算法测试结果中获取各个目标数据；
步骤S520，将各个目标数据在GUI模块822中显示。
可以理解的是，随着PC820下发ADC数据至毫米波雷达SOC芯片810，毫米波雷达SOC芯片810将根据每次下发的ADC数据通过ASIC算法处理模块812进行计算，并将每一次的计算结果周期性或实时的显示在GUI模块822上，从而实现毫米波检测到的运动目标的动态运动轨迹成像，需要说明的是，本领域技术人员可知，可以根据不同的分析需求信息使得GUI模块822呈现不同种类的动态轨迹分布，例如当分析需求为距离，从ASIC算法测试结果中获取距离信息，将每次计算得到的距离信息显示在GUI模块822上，还可以根据不同的比较结果对应在GUI模块822上显示不同的颜色，例如比对错误情况下，距离信息在GUI模块822上显示红色，比对正确情况下，距离信息在GUI模块822上显示绿色。
另外，参照图6，在一些实施例中，本实施例的毫米波雷达SOC芯片810的ASIC算法测试方法还包括但不限于有以下步骤：
步骤S610，在ADC数据采集模块811采集第一待测ADC数据之前，初始化毫米波雷达SOC芯片810；
步骤S620，在PC820对第二待测ADC数据进行数据分析处理，得到第一处理结果之后，重新初始化毫米波雷达SOC芯片810。
可以理解的是，毫米波雷达SOC芯片810上电复位后，芯片中所有的寄存器值与状态，都是固定的或者不确定的，在ADC数据采集模块811采集第一待测ADC数据之前以及在PC820对第二待测ADC数据进行数据分析处理，得到第一处理结果之后，均对毫米波雷达SOC芯片810进行初始化，能够保障ADC数据采集模块811采集第一待测ADC数据时芯片中所有的寄存器值满足ADC数据采集需求，以及保障后续ASIC算法处理模块812处理第三待测ADC数据时芯片中所有的寄存器值满足ASIC算法运算需求，初始化毫米波雷达SOC芯片810为本领域技术人员所熟知，在此不多做限制。
另外，参照图7，在一些实施例中，图1步骤S130包括但不限于有以下步骤：
步骤S710，ADC数据格式转换模块813获取芯片PAD资源；
步骤S720，ADC数据格式转换模块813基于芯片PAD资源，对第二待测ADC数据进行串并转换和异步处理，得到第三待测ADC数据。
需要说明的是，本申请实施例并不限制具体的芯片PAD资源，可以是4线、8线、12线或/和16线的PAD接口，并且本实施例不限制ADC数据格式转换模块813对第二待测ADC数据进行格式转换，得到第三待测ADC数据的具体方法，可以是将FPGA中存储的第二待测ADC数据通过4线、8线、12线或/和16线的PAD接口，实现将第二待测ADC数据在毫米波雷达SOC芯片810内串并转换，将串并转换后的第二待测ADC数据输入至ASIC TEST IP模块，即ADC数据格式转换模块813，使得ADC数据格式转换模块813将接收到的数据，经过串并转换和异步处理，得到第三待测ADC数据，该第三待测ADC数据的数据格式与ADC数据采集模块811初始采集的数据格式相同，将第三待测ADC数据存储于ADC缓存器815中，由ADC缓存器815将第三待测ADC数据提供给ASIC算法处理模块812进行运算。ADC数据格式转换模块813可以根据芯片PAD资源调节毫米波雷达SOC芯片810上用于传输测试数据的PAD数，实现数据和芯片PAD资源的灵活调节，从而以可接受的逻辑资源，实现ASIC TEST IP模块，即ADC数据格式转换模块813辅助ASIC算法处理模块812中的毫米波算法的测试与验证。
以下结合图10至图13对利用芯片PAD资源，即4线、8线、12线和16线的PAD接口进行数据传输与转换的过程进行说明。
如图10所示，图10是4线PAD模式数据转换过程，图10中的信号TEST_BUS_CLK,TEST_BUS_VLD、TEST_BUS_4BIT_DATA(TEST_BUS_DATA0、TEST_BUS_DATA1、TEST_BUS_DATA2和TEST_BUS_DATA3)是所需的PAD资源，在4线PAD模式下，需要6bit的PAD做为数据传输使用，在开始测试前SOC MCU依据软件程序，将ASIC TEST IP，即ADC数据格式转换模块813设置到4线PAD模式，从而开始接收数据。如图10所示，从TEST_BUS_CLK时钟周期的第18个脉冲到第30个脉冲对应的区间看出，在TEST_BUS_4BIT_DATA上，每12个TEST_BUS_CLK时钟周期，完成四路12bit ADC数据传输，从而在SOC芯片内，产生一次有效的ADC数据，如图10中的CH0_ADC_VLD，CH1_ADC_VLD，CH2_ADC_VLD，CH3_ADC_VLD各产生一次有效数据指示，即产生一次脉冲，对应通道的数据为有效的测试ADC数据。
如图11所示，图11是8线PAD模式数据转换过程，图11中的信号TEST_BUS_CLK,TEST_BUS_VLD、TEST_BUS_8BIT_DATA(TEST_BUS_DATA0,TEST_BUS_DATA1、TEST_BUS_DATA2、TEST_BUS_DATA3,TEST_BUS_DATA4、TEST_BUS_DATA5、TEST_BUS_DATA6和TEST_BUS_DATA7)是所需的PAD资源，在8线PAD模式下，需要10bit的PAD做为数据传输使用。在开始测试前SOC上的MCU依据软件程序，将ASIC TEST IP，即ADC数据格式转换模块813设置到8线PAD模式，从而开始接收数据。如图11所示，从TEST_BUS_CLK时钟周期的第10个脉冲到第16个脉冲对应的区间看出，在TEST_BUS_8BIT_DATA上，每6个TEST_BUS_CLK时钟周期，完成四路12bitADC数据传输，从而在SOC芯片内，产生一次有效的ADC数据，如图11中的CH0_ADC_VLD，CH1_ADC_VLD，CH2_ADC_VLD，CH3_ADC_VLD各产生一次有效数据指示，即产生一次脉冲，对应通道的数据为有效的测试ADC数据。
如图12所示，图12是12线PAD模式数据转换过程，图12中的信号TEST_BUS_CLK,TEST_BUS_VLD、TEST_BUS_12BIT_DATA(TEST_BUS_DATA0,TEST_BUS_DATA1、TEST_BUS_DATA2,TEST_BUS_DATA3,TEST_BUS_DATA4、TEST_BUS_DATA5、TEST_BUS_DATA6、TEST_BUS_DATA7、TEST_BUS_DATA8、TEST_BUS_DATA9、TEST_BUS_DATA10和TEST_BUS_DATA11)是所需的PAD资源，在12线PAD模式下，需要14bit的PAD做为数据传输使用。在开始测试前SOC上的MCU依据软件程序，将ASIC TEST IP，即ADC数据格式转换模块813设置到12线PAD模式，从而开始接收数据。如图12所示，从TEST_BUS_CLK时钟周期的第8个脉冲到第12个脉冲对应的区间看出，在TEST_BUS_12BIT_DATA上，每4个TEST_BUS_CLK时钟周期，完成四路12bit ADC数据传输，从而在SOC芯片内，产生一次有效的ADC数据，如图12中的CH0_ADC_VLD，CH1_ADC_VLD，CH2_ADC_VLD，CH3_ADC_VLD各产生一次有效数据指示，即产生一次脉冲，对应通道的数据为有效的测试ADC数据。
如图13所示，图13是16线PAD模式数据转换过程，图13中的信号TEST_BUS_CLK,TEST_BUS_VLD、TEST_BUS_16BIT_DATA(TEST_BUS_DATA0,TEST_BUS_DATA1、TEST_BUS_DATA2、TEST_BUS_DATA3,TEST_BUS_DATA4、TEST_BUS_DATA5、TEST_BUS_DATA6、TEST_BUS_DATA7、TEST_BUS_DATA8、TEST_BUS_DATA9、TEST_BUS_DATA10、TEST_BUS_DATA11、TEST_BUS_DATA12、TEST_BUS_DATA13、TEST_BUS_DATA14和TEST_BUS_DATA15)是所需的PAD资源，在16线PAD模式下，需要18bit的PAD做为数据传输使用。在开始测试前SOC上的MCU依据软件程序，将ASIC TEST IP，即ADC数据格式转换模块813设置到16线PAD模式，从而开始接收数据。如图13所示，从TEST_BUS_CLK时钟周期的第8个脉冲到第14个脉冲对应的区间看出，在TEST_BUS_16BIT_DATA上，每6个TEST_BUS_CLK时钟周期，完成四路12bit ADC数据的两次传输，从而在SOC芯片内，产生两次有效的ADC数据，如图13中的CH0_ADC_VLD，CH1_ADC_VLD，CH2_ADC_VLD，CH3_ADC_VLD各产生两次有效数据指示，即产生一次脉冲，对应通道的数据为有效的测试ADC数据。
如图9所示，图9是本申请一个实施例提供的ASIC算法测试装置的结构图。本发明还提供了一种ASIC算法测试装置900，包括：
处理器910，可以采用通用的中央处理器(Central Processing Unit，CPU)、微处理器、应用专用集成电路(Application Specific Integrated Circuit，ASIC)、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请实施例所提供的技术方案；
存储器920，可以采用只读存储器(Read Only Memory，ROM)、静态存储设备、动态存储设备或者随机存取存储器(Random Access Memory，RAM)等形式实现。存储器920可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器920中，并由处理器910来调用执行本申请实施例的毫米波雷达SOC芯片的ASIC算法测试方法，例如，执行以上描述的图1中的方法步骤S110至步骤S150、图2中的方法步骤S210至步骤S220、图3中的方法步骤S310至步骤S330、图4中的方法步骤S410至步骤S420、图5中的方法步骤S510至步骤S520、图6中的方法步骤S610至步骤S620和图7中的方法步骤S710至步骤S720；
输入/输出接口930，用于实现信息输入及输出；
通信接口940，用于实现本装置与其他设备的通信交互，可以通过有线方式(例如USB、网线等)实现通信，也可以通过无线方式(例如移动网络、WIFI、蓝牙等)实现通信；
总线950，在设备的各个组件(例如处理器910、存储器920、输入/输出接口930和通信接口940)之间传输信息；
其中处理器910、存储器920、输入/输出接口930和通信接口940通过总线950实现彼此之间在设备内部的通信连接。
本申请实施例还提供了一种存储介质，存储介质为计算机可读存储介质，该存储介质存储有计算机程序，该计算机程序被处理器执行时实现上述的毫米波雷达SOC芯片的ASIC算法测试方法，例如，执行以上描述的图1中的方法步骤S110至步骤S150、图2中的方法步骤S210至步骤S220、图3中的方法步骤S310至步骤S330、图4中的方法步骤S410至步骤S420、图5中的方法步骤S510至步骤S520、图6中的方法步骤S610至步骤S620和图7中的方法步骤S710至步骤S720。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序以及非暂态性计算机可执行程序。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施方式中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该处理器。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，实现了以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包括计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的共享条件下还可作出种种等同的变形或替换，这些等同的变形或替换均包括在本发明权利要求所限定的范围内。

Claims (9)

1.一种毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，应用于ASIC算法测试装置，所述ASIC算法测试装置包括毫米波雷达SOC芯片、个人电脑PC和FPGA模块，所述毫米波雷达SOC芯片包括模数转换ADC数据采集模块、ASIC算法处理模块、ADC数据格式转换模块和SOC外设接口，所述ASIC算法处理模块部署有毫米波雷达算法，所述PC部署有应用程序，所述应用程序预置有所述毫米波雷达算法，所述方法包括：
所述ADC数据采集模块采集第一待测ADC数据，并将所述第一待测ADC数据发送至所述SOC外设接口；
所述SOC外设接口对所述第一待测ADC数据进行格式转换得到第二待测ADC数据，并将所述第二待测ADC数据上传至所述PC，以使所述PC将所述第二待测ADC数据保存于本地，并利用所述应用程序对所述第二待测ADC数据进行数据分析处理，得到第一处理结果；
所述PC将所述第二待测ADC数据下发至所述FPGA模块，所述FPGA模块将所述第二待测ADC数据发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，其中，所述第三待测ADC数据与所述第一待测ADC数据的数据格式相同；
所述ADC数据格式转换模块将所述第三待测ADC数据输入至所述ASIC算法处理模块，以使所述ASIC算法处理模块对所述第三待测ADC数据进行数据分析处理，得到第二处理结果；
所述ASIC算法处理模块将所述第二处理结果通过所述SOC外设接口上传至所述PC，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果。
2.根据权利要求1所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，在所述PC利用所述应用程序对所述第二待测ADC数据进行数据分析处理，得到第一处理结果之后，所述方法还包括：
所述PC确定目标寄存器值，所述目标寄存器值为在所述PC对所述第二待测ADC数据进行数据分析处理的线程下对应的寄存器值；
所述PC将所述目标寄存器值发送至所述毫米波雷达SOC芯片的MCU上；
所述MCU将所述目标寄存器值写入所述ASIC算法处理模块，以使所述ASIC算法处理模块与所述应用程序处于相同的算法模式。
3.根据权利要求2所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，所述算法模式至少包括第一算法模式和第二算法模式，所述方法还包括：
当所述毫米波雷达SOC芯片接收到的所述目标寄存器值对应所述第一算法模式，所述ASIC算法处理模块基于所述第一算法模式对所述第三待测ADC数据进行数据分析处理，得到所述第二处理结果，并将所述第二处理结果通过所述SOC外设接口上传至所述PC；
当所述PC检测到所述ASIC算法测试结果表征所述第一处理结果与所述第二处理结果比对正确，所述PC重新确定新的目标寄存器值，将所述新的目标寄存器值发送至所述毫米波雷达SOC芯片，并且重新将所述第二待测ADC数据通过所述FPGA模块发送至所述ADC数据格式转换模块，以使所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第四待测ADC数据，其中，所述第四待测ADC数据与所述第一待测ADC数据的数据格式相同，所述新的目标寄存器值对应所述第二算法模式；
当所述毫米波雷达SOC芯片检测到当前的目标寄存器值对应所述第二算法模式，所述ASIC算法处理模块基于所述第二算法模式对所述第四待测ADC数据进行数据分析处理，得到新的第二处理结果，并将所述新的第二处理结果通过所述SOC外设接口上传至所述PC，以使所述PC对新的第一处理结果和所述新的第二处理结果进行数据比较处理，得到新的ASIC算法测试结果，其中，所述新的第一处理结果为利用所述应用程序基于所述第二算法模式对所述第二待测ADC数据进行数据分析处理得到的处理结果。
4.根据权利要求3所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，所述方法还包括：
当所述PC检测到所述ASIC算法测试结果表征所述第一处理结果与所述第二处理结果比对错误，所述PC重新确定所述目标寄存器值；
所述PC重新将所述目标寄存器值发送至所述毫米波雷达SOC芯片，并重新将所述第二待测ADC数据下发至所述FPGA模块。
5.根据权利要求1所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，所述PC还部署有图形用户界面GUI模块，所述ASIC算法测试结果的数量为多个，所述PC对所述第一处理结果和所述第二处理结果进行数据比较处理，得到ASIC算法测试结果之后，所述方法还包括：
获取分析需求信息，根据所述分析需求信息从各个所述ASIC算法测试结果中获取各个目标数据；
将各个所述目标数据在所述GUI模块中显示。
6.根据权利要求1所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，所述方法还包括：
在所述ADC数据采集模块采集第一待测ADC数据之前，初始化所述毫米波雷达SOC芯片；
在所述PC对所述第二待测ADC数据进行数据分析处理，得到第一处理结果之后，重新初始化所述毫米波雷达SOC芯片。
7.根据权利要求1所述的毫米波雷达SOC芯片的ASIC算法测试方法，其特征在于，所述ADC数据格式转换模块对所述第二待测ADC数据进行格式转换，得到第三待测ADC数据，包括：
所述ADC数据格式转换模块获取芯片PAD资源；
所述ADC数据格式转换模块基于所述芯片PAD资源，对所述第二待测ADC数据进行串并转换和异步处理，得到所述第三待测ADC数据。
8.一种ASIC算法测试装置，其特征在于，包括至少一个控制处理器和用于与所述至少一个控制处理器通信连接的存储器；所述存储器存储有可被所述至少一个控制处理器执行的指令，所述指令被所述至少一个控制处理器执行，以使所述至少一个控制处理器能够执行如权利要求1至7任一项所述的毫米波雷达SOC芯片的ASIC算法测试方法。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如权利要求1至7中任意一项所述的毫米波雷达SOC芯片的ASIC算法测试方法。
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