CN117389381B - 一种降低直接数字频率合成相位噪声的装置及方法 - Google Patents
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Abstract
本发明公开了一种降低直接数字频率合成相位噪声的装置及方法，用于解决直接数字频率合成中相位噪声差的问题。该方法利用三组可变倍频时钟信号作为DDS的时钟信号，以此解决单一时钟DDS输出信号相位噪声差的问题。同时在每次切换参考信号后，FPGA立即对DDS进行复位和重新配置数据，以解决DDS输出信号异常的问题。本发明解决了直接数字频率合成的功能性问题，有效的降低了直接数字频率合成输出信号的相位噪声。该方法简单，自动化程度高，具有可重构性，适合大规模生产应用。
Description
技术领域
本发明属于直接数字频率合成技术领域，具体地说，是涉及一种降低直接数字频率合成相位噪声的装置及方法。
背景技术
随着电子技术的快速发展，现代电子设备对功能电路的电性能要求也越来越高，低相位噪声直接数字频率合成技术作为频率再生的重要手段，在频率合成、高频、快速跳频、宽带细步进信号产生等方面有着非常重要的应用，在细步进宽带低相位噪声频率合成中采用直接数字频率合成设计有重要的意义，但现有直接数字合成器芯片有相位噪声差的问题，故需要采用特殊手段降低其输出相位噪声。
传统的直接数字频率合成器如图1所示，存在输出频点相位噪声变差的问题，根据工程实际测试，DDS输出同一频点时，DDS其时钟信号的相位噪声相同，输出信号的相位噪声却分别如图5和图6所示，明显图5相位噪声明显变差。因此，直接数字频率合成器亟需一种降低这种相位噪声的方法。
进一步地，如图2所示，另一种备选方案就是采用锁相环输出信号作为DDS时钟信号，但由于锁相环跳频时间慢，这会显著增加整个直接数字频率合成的跳频时间，同时，锁相环输出的相位噪声也比较一般，显然，这并不是一种最好的解决方案。此外，在采用锁相环作为DDS时钟信号时，锁相环跳频造成时钟信号的切换，在切换的这一时刻对于DDS来讲会出现时钟信号丢失的情况，这亦会造成DDS输出信号异常的情况。
发明内容
本发明的目的在于提供一种降低直接数字频率合成相位噪声的装置及方法，使得直接数字频率合成器输出相位噪声降低。
为实现上述目的，本发明采用的技术方案如下：
一种降低直接数字频率合成相位噪声的装置，包括参考时钟，与参考时钟直接相连的功分器，信号经功分器功分为三路后进入三个倍频滤波支路，与三个倍频滤波支路的输出端相连的开关，与开关相连的放大器，与放大器相连的直接数字频率合成器DDS，以及输入端与参考时钟相连并输出两路控制信号至开关和直接数字频率合成器DDS的FPGA模块；其中，所述倍频滤波支路由倍频器和滤波器串联构成；所述倍频器与功分器相连，所述滤波器与开关相连。
基于上述装置，本发明还提供了一种降低直接数字频率合成相位噪声的方法，将三个倍频滤波支路记为第一倍频滤波支路、第二倍频滤波支路、第三倍频滤波支路，包括如下步骤：
S1，启动直接数字频率合成器DDS，FPGA模块设置直接数字频率合成器的输出频率码，并通过开关选择第一倍频滤波支路；
S2，FPGA模块解析输出频率码，使直接数字频率合成器DDS获得对应的时钟信号；
S3，FPGA模块对直接数字频率合成器DDS进行全局复位操作；
S4，FPGA模块对直接数字频率合成器DDS进行状态初始化操作，设置其工作模式；
S5，FPGA模块配置直接数字频率合成器DDS输出频率对应的频率调谐字；
S6，FPGA模块触发直接数字频率合成器DDS的输出控制端，直接数字频率合成器DDS输出相应的频率信号，测试并记录输出信号的相位噪声，若相位噪声合格，则FPGA模块寄存当前频率及对应的倍频器和滤波器，否则，开关切换至第二倍频滤波支路并重复步骤S2~S5，此时，若相位噪声合格，则FPGA模块寄存当前频率及对应的倍频器和滤波器，否则，开关切换至第三倍频滤波支路并重复步骤S2~S5，且FPGA模块寄存当前频率及对应的倍频器和滤波器；
S7，FPGA模块根据输出频率码，重复步骤S2~S6。
与现有技术相比，本发明具有以下有益效果：
（1）本发明的一种降低直接数字频率合成相位噪声的方法显著地降低了直接数字频率合成输出信号的相位噪声，DDS时钟信号采用倍频的方式，最大程度地为DDS提供了最低相位噪声的信号，对于单一时钟信号时DDS固有产生的相位噪声恶化，通过切换倍频时钟信号的方式并结合相应的操作流程，解决了直接数字频率合成输出信号相位噪声差的问题，进一步地，提升了直接数字频率合成的相位噪声指标，批量生产时该方法简单，自动化程度高，具有可重构性，电路一致性较好，适合大规模生产应用。
（2）本发明的方法有效解决了单一时钟信号带来的相位噪声恶化的问题。本发明在DDS输出频率为500MHz时，在频偏1kHz处，相位噪声从-116.66dBc/Hz@1kHz降低到了-130.91dBc/Hz@1kHz，其相位噪声降低了约14dB，这是一个非常大的进步；同时由于采用了时钟信号切换的措施，这对直接数字频率合成的跳频时间几乎没有影响；其次，FPGA对DDS的复位、重新初始化和数据配置等流程措施，这保证了直接数字频率合成的功能正常。
附图说明
图1为本发明中所述的传统直接数字频率合成的硬件原理图。
图2为本发明中所述的使用锁相环作为时钟信号的硬件原理图。
图3为本发明的一种降低直接数字频率合成相位噪声的方法其硬件原理图。
图4为本发明的方法流程示意图。
图5为传统直接数字频率合成输出相位噪声曲线。
图6为本发明实施例采用一种降低直接数字频率合成相位噪声的方法后其输出相位噪声曲线。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。
实施例
如图3所示，本发明公开的一种降低直接数字频率合成相位噪声的装置，包括参考时钟，与参考时钟直接相连的功分器，信号经功分器功分为三路后进入三个倍频滤波支路，与三个倍频滤波支路的输出端相连的开关，与开关相连的放大器，与放大器相连的直接数字频率合成器DDS，以及输入端与参考时钟相连并输出两路控制信号至开关和直接数字频率合成器DDS的FPGA模块；其中，所述倍频滤波支路由倍频器和滤波器串联构成；所述倍频器与功分器相连，所述滤波器与开关相连。
在本实施例中，参考时钟选用超低相噪恒温晶振，功分器选用功分器LRPS-3-1，倍频滤波支路中的倍频器采用自制的低噪声倍频器，滤波器采用介质滤波器，开关选用HMC245A，放大器选用NBB-500，DDS的型号为AD9914，FPGA模块选用具备足够逻辑资源的EP3C25F256I7。
值得注意的是，此处选用参考时钟功分三路后分别驱动三个独立的倍频器再滤波，而不是采用参考时钟直接驱动一个倍频器再功分三路进行滤波的方式，其原因在于，本发明所采用的方法倍频器输出信号功率损失最小，因此具有更低的相位噪声。
如图4所示，基于上述装置，本实施例还提供了一种降低直接数字频率合成相位噪声的方法，首先将上述装置中的三个倍频滤波支路记为第一倍频滤波支路、第二倍频滤波支路、第三倍频滤波支路，包括如下步骤：
S1，启动直接数字频率合成器DDS，FPGA模块设置直接数字频率合成器的输出频率码，并通过开关选择第一倍频滤波支路；
S2，FPGA模块解析输出频率码，使直接数字频率合成器DDS获得对应的时钟信号；
S3，FPGA模块对直接数字频率合成器DDS进行全局复位操作；
S4，FPGA模块对直接数字频率合成器DDS进行状态初始化操作，设置其工作模式；
S5，FPGA模块配置直接数字频率合成器DDS输出频率对应的频率调谐字；
S6，FPGA模块触发直接数字频率合成器DDS的输出控制端，直接数字频率合成器DDS输出相应的频率信号，测试并记录输出信号的相位噪声，若相位噪声合格，则FPGA模块寄存当前频率及对应的倍频器和滤波器，否则，开关切换至第二倍频滤波支路并重复步骤S2~S5，此时，若相位噪声合格，则FPGA模块寄存当前频率及对应的倍频器和滤波器，否则，开关切换至第三倍频滤波支路并重复步骤S2~S5，且FPGA模块寄存当前频率及对应的倍频器和滤波器；
S7，FPGA模块根据输出频率码，重复步骤S2~S6。
本实施例在DDS输出频率为500MHz时，在频偏1kHz处，相位噪声从-116.66dBc/Hz@1kHz降低到了-130.91dBc/Hz@1kHz，其相位噪声降低了约14dB。
如图5和图6所示，经过实施例的多次验证测试，本发明公开的一种降低直接数字频率合成相位噪声的方法，实现了对直接数字频率合成器输出信号相位噪声的有效降低，具有可重构性，此方法适合大规模推广应用。
上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。
Claims (2)
1.一种降低直接数字频率合成相位噪声的装置，其特征在于，包括参考时钟，与参考时钟直接相连的功分器，信号经功分器功分为三路后进入三个倍频滤波支路，与三个倍频滤波支路的输出端相连的开关，与开关相连的放大器，与放大器相连的直接数字频率合成器DDS，以及输入端与参考时钟相连并输出两路控制信号至开关和直接数字频率合成器DDS的FPGA模块；其中，所述倍频滤波支路由倍频器和滤波器串联构成；所述倍频器与功分器相连，所述滤波器与开关相连。
2.一种降低直接数字频率合成相位噪声的方法，其特征在于，采用了如权利要求1所述的降低直接数字频率合成相位噪声的装置，将三个倍频滤波支路记为第一倍频滤波支路、第二倍频滤波支路、第三倍频滤波支路，包括如下步骤：
S1，启动直接数字频率合成器DDS，FPGA模块设置直接数字频率合成器的输出频率码，并通过开关选择第一倍频滤波支路；
S2，FPGA模块解析输出频率码，使直接数字频率合成器DDS获得对应的时钟信号；
S3，FPGA模块对直接数字频率合成器DDS进行全局复位操作；
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