CN117375535A - 多尔蒂功率放大器及射频前端模组 - Google Patents
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Abstract
本申请公开了一种多尔蒂功率放大器及射频前端模组，该多尔蒂功率放大器中的芯片采用倒扣工艺设置于基板，芯片包括第一信号端、第二信号端、载波放大模块和峰值放大模块，载波放大模块的输入端连接于第一信号端，峰值放大模块的输入端连接于第二信号端；载波放大模块的输出端和峰值放大模块的输出端相连接以形成公共连接端。输出匹配模块连接在公共连接端和基板上的信号输出端之间，其包括相连接的电容和走线，输出匹配模块的电容中的至少一个设置在芯片内，输出匹配模块的走线绕设于基板。由于输出匹配模块所包括的电子元件具有较高的Q值，可以减少输出匹配模块对信号的传输损耗，保证了多尔蒂功率放大器的信号传输效率。
Description
技术领域
本申请涉及射频技术领域，更具体地，涉及一种多尔蒂功率放大器及射频前端模组。
背景技术
多尔蒂功率放大器(Doherty Power Amplifier)通常可以包括功分器、载波放大器、峰值放大器和合成器。其中，功分器用于将输入信号分成两个信号，功分器输出的其中一路信号输入载波放大器，功分器输出的另一路信号输入峰值放大器，合成器用于对载波放大器和峰值放大器输出的两路信号进行信号合成。
然而在多尔蒂功率放大器的实际使用中，存在电子元件的品质因数(也即，Q值)较低的问题。
发明内容
本申请实施例提供一种多尔蒂功率放大器以及射频前端模组。
根据本申请的第一方面，本申请实施例提供一种多尔蒂功率放大器，该多尔蒂功率放大器包括基板、芯片以及输出匹配模块。其中，基板设有信号输出端。芯片采用倒扣工艺设置于基板，芯片包括第一信号端、第二信号端、载波放大模块和峰值放大模块。其中，载波放大模块的输入端连接于第一信号端，峰值放大模块的输入端连接于第二信号端，载波放大模块的输出端和峰值放大模块的输出端相连接以形成公共连接端。输出匹配模块连接在公共连接端和信号输出端之间，输出匹配模块包括相连接的电容和走线，输出匹配模块的电容的数量为至少一个，输出匹配模块的电容中的至少一个设置在芯片内，输出匹配模块的走线绕设于基板。
根据本申请的第二方面，本申请实施例提供一种射频前端模组，该射频前端模组包括上述的多尔蒂功率放大器。
本申请实施方式提供了一种多尔蒂功率放大器以及设置有多尔蒂功率放大器的射频前端模组，该多尔蒂功率放大器包括基板、芯片以及输出匹配模块。其中，芯片采用倒扣工艺设置于基板，芯片可以包括载波放大模块和峰值放大模块，载波放大模块的输出端和峰值放大模块的输出端相连接以形成公共连接端。输出匹配模块连接在公共连接端和基板上的信号输出端之间，其包括有相连接的电感和走线，输出匹配模块的电容的数量为至少一个，输出匹配模块的电容中的至少一个设置在芯片内，输出匹配模块的走线绕设于基板。
在一方面，本实施例中的输出匹配模块设置在公共连接端和信号输出端之间，可以实现对载波放大模块和峰值放大模块的输出信号进行阻抗匹配以及滤除谐波，以提高输出信号的信号传输效率。在另一方面，输出匹配模块的电容中的至少一个设置在芯片内，由于芯片内部电容的Q值较高，该电容可以视为理想电容。输出匹配模块的电感采用走线的形式绕设在基板上，相较于设置在芯片内部的电感，设置在芯片外部的电感的Q值更大，具体地，芯片外部电感的Q值可以在25至50之间。因此，本实施例中输出匹配模块所包括的电子元件具有较高的Q值，可以减少输出匹配模块对信号的传输损耗，保证了多尔蒂功率放大器的信号传输效率。进一步地，本申请中的芯片采用倒扣工艺设置于基板，使得载波放大模块和峰值放大模块中的晶体管在接地时可以采用体积更大的铜柱凸点(thermal bar)，提高了芯片的接地性能以及散热效率。因此，在芯片的散热效率较好的情况下，载波放大模块和峰值放大模块可以在芯片中布局地更加紧凑，使得本申请在保证芯片具备低传输损耗的前提下，实现了芯片的小型化设计。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的射频前端模组的结构示意图。
图2是图1所示的射频前端模组中多尔蒂功率放大器的一种结构示意图。
图3是图2所示的多尔蒂功率放大器中基板的剖面示意图。
图4是图1所示的射频前端模组中多尔蒂功率放大器的另一种结构示意图。
图5是图2和图4所示的多尔蒂功率放大器对应的电路结构示意图。
图6是图1所示的射频前端模组中多尔蒂功率放大器的又一种结构示意图。
图7是图6所示的多尔蒂功率放大器对应的电路结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，本申请实施例提供了一种多尔蒂功率放大器100以及设置有该多尔蒂功率放大器100的射频前端模组200。其中，射频前端模组200是一种将射频开关、低噪声放大器、滤波器、双工器、功率放大器等两种或者两种以上的分立器件集成为一个独立模组的元件，从而提高集成度和硬件性能，并使体积小型化。具体地，射频前端模组200可以应用于智能手机、平板电脑、智能手表等4G、5G通信设备。在本实施例中，射频前端模组200中设置有多尔蒂功率放大器100，多尔蒂功率放大器100是一种用于提高射频信号的功率放大效率的器件。
请参阅图2，本实施例中的多尔蒂功率放大器100可以包括基板10、芯片12以及输出匹配模块150。其中，基板10设有信号输出端101。芯片12采用倒扣工艺设置于基板10，芯片12可以包括第一信号端121、第二信号端122、载波放大模块130和峰值放大模块140。载波放大模块130的输入端1301连接于第一信号端121，峰值放大模块140的输入端1401连接于第二信号端122，载波放大模块130的输出端1303和峰值放大模块140的输出端1403相连接以形成公共连接端123。
输出匹配模块150连接在公共连接端123和信号输出端101之间，输出匹配模块150包括相连接的电容1520和走线1540，输出匹配模块150的电容1520的数量为至少一个，输出匹配模块150的电容1520中的至少一个设置在芯片12内，输出匹配模块150的走线1540绕设于基板10。例如，输出匹配模块150的电容1520的数量可以为一个，该电容设置在芯片12内。又如，输出匹配模块150的电容1520的数量可以为多个，多个电容中的至少一个设置在芯片12内。示例性地，输出匹配模块150的电容1520的数量可以为四个，四个电容可以都设置在芯片12内；或者，四个电容中的其中三个设置在芯片12内，另外一个设置在基板10上。
在一方面，本实施例中的输出匹配模块150设置在公共连接端123和信号输出端101之间，可以实现对载波放大模块130和峰值放大模块140的输出信号进行阻抗匹配以及滤除谐波，以提高输出信号的信号传输效率。在另一方面，输出匹配模块150的电容1520中的至少一个设置在芯片12内，由于芯片内部电容的Q值较高，该电容可以视为理想电容。输出匹配模块150的电感采用走线的形式绕设在基板上，相较于设置在芯片内部的电感，设置在芯片外部的电感的Q值更大，具体地，芯片外部电感的Q值可以在25至50之间。因此，本实施例中输出匹配模块150所包括的电子元件具有较高的Q值，可以减少输出匹配模块150对信号的传输损耗，保证了多尔蒂功率放大器100的信号传输效率。
进一步地，本申请中的芯片12采用倒扣工艺设置于基板10，使得载波放大模块130和峰值放大模块140中的晶体管在接地时可以采用体积更大的铜柱凸点(thermal bar)，提高了芯片12的接地性能以及散热效率。因此，在芯片12的散热效率较好的情况下，载波放大模块130和峰值放具备低大模块140可以在芯片12中布局地更加紧凑，使得本申请在保证芯片12传输损耗的前提下，实现了芯片12的小型化设计。
下面对多尔蒂功率放大器100中的各个模块进行详细介绍。
在本实施例中，基板10大致呈矩形，其用于对多尔蒂功率放大器100中的元件(例如，芯片12和输出匹配模块150等)起固定支撑的作用。具体地，基板10可以为覆铜箔层压板，通过对覆铜箔层压板进行孔加工、化学镀铜、电镀铜、蚀刻等加工，可以在基板10的表面印刷出电路。本实施例中的基板10设有信号输出端101，信号输出端101用于输出经由多尔蒂功率放大器100功率放大后的射频信号。
在一些可能的实施例中，基板10可以采用多个金属层的结构。具体而言，请参阅图3，基板10可以包括多个金属层106和多个介质层108，多个金属层106在基板10的厚度方向H上依次叠置。不同金属层106可以用于布局走线(例如，电感的等效走线)以及固定支撑多尔蒂功率放大器100中的元件(例如，芯片10、电容等等)。
介质层108设置在相邻两个金属层106之间，介质层108可以由绝缘材料(例如，FR-4环氧玻璃纤维)制成，可以起到电气隔离的作用。介质层108可以设有多个导电过孔(图中未示出)，导电过孔用于连接位于相邻两个金属层106上的走线，进而可以避免多余的跳线，使得多尔蒂功率放大器100中的元件在布局时能够更加灵活。
在本实施例中，芯片12用于集成多尔蒂功率放大器100中的部分元件(例如，载波放大模块130、峰值放大模块140、输出匹配模块150的电容1520等等)。芯片12采用倒扣工艺设置于基板10，具体而言，本实施例中的芯片12为倒装芯片，倒装芯片采用铜柱凸点将芯片本体焊接在基板10上。由于倒装芯片中铜柱凸点的体积更大，可以提高芯片12的接地性能以及散热效率。
由于多尔蒂功率放大器100为了提高信号的输出功率，载波放大模块130和峰值放大模块140所占的面积较大。因此，芯片12采用倒扣工艺使得芯片12的散热效率较好的情况下，载波放大模块130和峰值放大模块140可以在芯片12中布局地更加紧凑，以实现芯片12的小型化设计。
在本实施例中，多尔蒂功率放大器100还可以包括功分模块110，功分模块110是一种将一路输入信号分成两路或多路输出信号的器件。本实施例中的功分模块110用于将输入多尔蒂功率放大器100的射频输入信号分成两路子信号输出，两路子信号的其中一路子信号输入芯片12的第一信号端121，另一路子信号输入芯片12的第二信号端122。具体地，功分模块110可以是功率分配器(Power Divider)，本实施例对功分模块110的实现方式不作限定。
作为一种实施方式，请再次参阅图2，芯片12还可以包括信号输入端120，信号输入端120用于接收发送至多尔蒂功率放大器100的射频输入信号。例如，上述射频输入信号可以是Sub-3GHz频段的射频信号，或者是其他频段的射频信号。功分模块110可以设置在芯片12内，以使得多尔蒂功率放大器100的整体集成度更高。具体地，功分模块110的输入端1101连接于信号输入端120，功分模块110的第一输出端1103连接于第一信号端121，功分模块110的第二输出端1105连接于第二信号端122。
作为另一种实施方式，请参阅图4，功分模块110可以设置于基板10，例如，功分模块110可以直接设置在基板10上，或者是集成在基板10上的其他芯片中。本实施例通过将功分模块110设置在芯片12之外，可以减少芯片12的布局面积，使得芯片12的整体结构更加紧凑。具体地，功分模块110的输入端1101用于接收发送至多尔蒂功率放大器100的射频输入信号，功分模块110的第一输出端1103连接于芯片12的第一信号端121，功分模块110的第二输出端1105连接于芯片12的第二信号端122。
在本实施例中，载波放大模块130和峰值放大模块140分别设置在芯片12中，载波放大模块130的输入端1301连接于第一信号端121，峰值放大模块140的输入端1401连接于第二信号端122，载波放大模块130的输出端1303和峰值放大模块140的输出端1403相连接以形成公共连接端123。公共连接端123用于输出经由载波放大模块130和峰值放大模块140功率放大后的射频信号。具体地，载波放大模块130和峰值放大模块140可以分别是包括一个或多个晶体管的功率放大电路，本实施例对载波放大模块130和峰值放大模块140的具体实现方式不作限定。
具体地，在多尔蒂功率放大器100的输出功率较低时，仅有载波放大模块130处于工作状态，载波放大模块130能够为低输出功率的射频信号提供最佳的功率放大效率。在多尔蒂功率放大器100的输出功率较高时，载波放大模块130和峰值放大模块140同时处于工作状态，例如，当载波放大模块130无法适应大峰值(也即，达到载波放大器130的峰值饱和点)时，峰值放大模块140进行工作，与载波放大模块130共同进行射频信号的功率放大，以保证多尔蒂功率放大器100的增益平坦度和线性度。
在本实施例中，输出匹配模块150连接在公共连接端123和信号输出端101之间，其用于对载波放大模块130和峰值放大模块140的输出信号进行阻抗匹配以及滤除谐波，以提高输出信号的信号传输效率。具体地，输出匹配模块150可以包括相连接的电容和走线，输出匹配模块150的电容1520的数量为至少一个，输出匹配模块150的电容1520中的至少一个设置在芯片12内，输出匹配模块150的走线1540绕设于基板10。在一些可能的实施例中，输出匹配模块150的电容1520的数量可以为多个，则至少部分输出匹配模块150的电容1520设置在芯片12内。这里需要说明的是，输出匹配模块150中的走线可以包括与输出匹配模块150的电容1520共同参与阻抗匹配或者谐波滤除的电感，也可以包括起连接作用的跳线，本实施例对此不作具体限定。
在一方面，输出匹配模块150的电容1520中的至少一个设置在芯片内，由于芯片内部电容的Q值较高，该电容1520可以视为理想电容。在另一方面，输出匹配模块150的电感采用走线的形式绕设在基板上，相较于设置在芯片内部的电感，设置在芯片外部的电感的Q值更大，具体地，芯片外部电感的Q值可以在25至50之间。因此，本实施例中输出匹配模块150所包括的电子元件具有较高的Q值，可以减少输出匹配模块150对信号的传输损耗，保证了多尔蒂功率放大器100的信号传输效率。此外，将输出匹配模块150的电感采用走线的形式设置在基板10上，可以减少芯片12的布局面积，使得芯片12的整体结构更加紧凑。
下面结合图2和图5对输出匹配模块150的具体实现方式进行介绍，其中，图5为图2和图4对应的电路结构示意图。
在本实施例中，输出匹配模块150的设置在芯片12内的电容位于芯片12邻近输出匹配模块150的走线1540的一侧。在图2所示的实施例中，芯片12可以设有指定侧边1201，当芯片12设置在基板10上时，指定侧边1201邻近基板10上的输出匹配模块150的走线1540设置。输出匹配模块150的设置在芯片12内的电容邻近指定侧边1201设置。这里的“邻近”是指两者之间的距离小于或等于指定距离，在一些可能的情形中，两者之间的距离可以为0。因此，输出匹配模块150的设置在芯片12内的电容和输出匹配模块150的走线1540紧挨设置，使得输出匹配模块150内元件的布局更加合理。
在一些可能的实施例中，芯片12还可以包括第一连接端124，输出匹配模块150的电容1520可以包括第一电容151，输出匹配模块150的走线1540可以包括第一走线152。其中，第一电容151设置在芯片12内且位于芯片12邻近第一走线152的一侧，第一电容151连接在公共连接端123和第一连接端124之间。第一走线152绕设于基板10，第一走线152的一端连接于第一连接端124，第一走线152的另一端接地。
在本实施例中，第一连接端124可以是铜柱凸点，该铜柱凸点通过焊接的方式连接于基板10上第一走线152的一端。从图2和图5中不难看出，本实施例中的第一电容151和第一走线152相串联。其中，第一走线152可以等效成与第一电容151相串联的电感(这里记为第一电感)，第一电感和第一电容151可以形成第一串联谐振，该第一串联谐振用于抑制多尔蒂功率放大器100的输出信号中的谐波信号(例如，二阶谐波信号、三阶谐波信号等等)，以提高输出信号的信号传输质量。
具体地，第一电容151集成在芯片12内，且位于芯片12邻近第一走线152的一侧，使得第一电容151和第一走线152在空间布局上更加紧凑。第一走线152可以呈环状绕设在基板10上的其中一个金属层160，其用于接地的一端可以通过打孔的方式连接于基板10上的接地金属层。第一走线152的绕设长度可以由第一走线152所需等效的电感量确定，本实施例不作具体限定。
在一些可能的实施例中，芯片12还可以包括第二连接端125，输出匹配模块150的电容1520还可以包括第二电容153，输出匹配模块150的走线1540还可以包括第二走线154。其中，第二电容153设置在芯片12内且位于芯片12邻近第二走线154的一侧，第二电容153连接在公共连接端123和第二连接端125之间。第二走线154绕设于基板10，第二走线154的一端连接于第二连接端125，第二走线154的另一端接地。
在本实施例中，第二连接端125可以是铜柱凸点，该铜柱凸点通过焊接的方式连接于基板10上第二走线154的一端。从图2和图5中不难看出，本实施例中的第二电容153和第二走线154相串联。其中，第二走线154可以等效成与第二电容153相串联的电感(这里记为第二电感)，第二电感和第二电容153可以形成第二串联谐振，该第二串联谐振用于抑制多尔蒂功率放大器100的输出信号中的谐波信号(例如，二阶谐波信号、三阶谐波信号等等)，以提高输出信号的信号传输质量。
作为一种可能的实施方式，第二电感和第二电容153所形成的第二串联谐振与第一电感和第一电容151所形成的第一串联谐振可以谐振在相同的谐振频率，例如，二阶谐波所在的频率，以提高对二阶谐波的抑制作用。
作为另一种可能的实施方式，第二电感和第二电容153所形成的第二串联谐振与第一电感和第一电容151所形成的第一串联谐振可以谐振在不同的谐振频率，例如，第一串联谐振可以谐振在二阶谐波所在的频率，第二串联谐振可以谐振在三阶谐波所在的频率。本实施例通过设置多个串联谐振对不同的高阶谐波进行抑制，可以提高输出信号的信号传输质量。
具体地，第二电容153集成在芯片12内，且位于芯片12邻近第二走线154的一侧，使得第二电容153和第二走线154在空间布局上更加紧凑。第二走线154可以绕设在基板10上的其中一个金属层160，其用于接地的一端可以通过打孔的方式连接于基板10上的接地金属层。第二走线154的绕设长度可以由第二走线154所需等效的电感量确定，本实施例不作具体限定。
在一些可能的实施例中，芯片12还可以包括第三连接端126，第三连接端126连接于信号输出端101。输出匹配模块150的电容1520还可以包括第三电容155，输出匹配模块150的走线1540还可以包括第三走线156。其中，第三电容155设置在芯片12内且位于芯片12邻近第三走线156的一侧，第三电容155连接在公共连接端123和第三连接端126之间。第三走线156绕设于基板10，第三走线156的一端连接于第三连接端126，第三走线156的另一端接地。
在本实施例中，第三连接端126可以是铜柱凸点，该铜柱凸点通过焊接的方式分别连接于基板10上第三走线156的一端。从图2和图5中不难看出，第三电容155和第三走线156所等效的电感(这里记为第三电感)构成LC滤波器，例如，研发人员可以通过调整第三电容155的电容值和第三走线156所等效的电感值使第三电容155和第三电感可以构成一个LC高通滤波器，以抑制输出信号中的谐波信号，提高输出信号的信号传输质量。
具体地，第三电容155集成在芯片12内，且位于芯片12邻近第三走线156的一侧，使得第三电容155和第三走线156在空间布局上更加紧凑。在图2所述的实施例中，第一连接端124、第三连接端126和第二连接端125在芯片12的指定侧边1201沿着指定方向L依次间隔设置，第一电容151、第三电容155和第二电容153在芯片12上沿着指定方向L依次间隔设置，并均邻近指定侧边1201。其中，指定方向L为指定侧边1201的延伸方向。具体地，第一电容151、第三电容155和第二电容153设置在芯片12邻近输出匹配模块150中走线1540的边缘位置，使得芯片12的整体结构更加紧凑。
在图2所示的实施例中，第三走线156可以呈环状绕设在基板10上的其中一个金属层160，其用于接地的一端可以通过打孔的方式连接于基板10上的接地金属层。第三走线156的绕设长度可以由第三走线156所需等效的电感量确定，本实施例不作具体限定。
在一些可能的实施例中，第一走线152和第三走线156位于多个金属层106中的不同金属层106，且第一走线152在基板10的厚度方向H上的投影和至少部分第三走线156相重叠。因此，通过将第一走线152和第三走线156布局在不同的金属层106，可以节省基板10的布局空间，使得多尔蒂功率放大器100的整体结构更加紧凑。
在一些可能的实施例中，输出匹配模块150的电容1520还可以包括第四电容157，输出匹配模块150的走线1540还可以包括第四走线158。其中，第四电容157设置于基板10，第四电容157的一端连接于信号输出端101，第四电容157的另一端接地。第四走线158绕设于基板10，第四走线158的一端连接于第三连接端126，第四走线158的另一端连接于信号输出端101。
在本实施例中，第四走线158的一端和第三走线156的一端连接于同一个铜柱凸点，也即，第三连接端126。从图2和图5中不难看出，第四电容157和第四走线158所等效的电感(这里记为第四电感)构成LC滤波器。具体地，第三电容155、第四电容157、第三电感和第四电感可以构成F类架构的滤波器，其中，第三电容155和第三电感可以视为LC高通滤波器，第四电容157和第四电感可以视为LC低通滤波器，以进一步抑制输出信号中的谐波信号，提高输出信号的信号传输质量。
作为一种实施方式，第四电容157可以是贴片电容，第四电容157贴设在基板10的表面。第四走线158可以包括多个第一走线部1581，多个第一走线部1581一一对应地设置于多个金属层106，且依次接续相连。其中，多个第一走线部1581依次接续相连后形成的一端连接于第三连接端126，形成的另一端连接于信号输出端101。本实施例中的第四走线158通过在多个金属层106上绕设的方式，可以增加第四走线158的整体长度以提高第四走线158的等效电感量，在第四走线158的等效电感量较大情况下，多尔蒂功率放大器100能够实现较好的输出阻抗匹配，保证了射频信号的输出质量。
具体地，第四走线158中的每个第一走线部1581均包括环绕结构，环绕结构可以进一步增加第一走线部1581的长度，进而进一步增加第四走线158的等效电感量。在图2所示的实施例中，第一走线部1581的数量为两个，两个第一走线部1581接续相连。在其他一些可能的实施例中，第一走线部1581的数量可以为三个、四个等等。
这里需要说明的是，图2仅示意性地示出了输出匹配模块150一种可能的实现方式。在其他一些可能的实施例中，输出匹配模块150可以采用其他的结构。例如，输出匹配模块150可以仅包括第一电容151和第一走线152。又如，输出匹配模块150可以仅包括第一电容151、第一走线152、第二电容153和第二走线154。再如，输出匹配模块150可以仅包括第二电容153、第二走线154、第四电容157和第四走线158。本申请对输出匹配模块150的具体实现方式不作限定。
在本实施例中，多尔蒂功率放大器100还可以包括阻抗转换模块160，阻抗转换模块160连接在载波放大模块130的输出端1303和公共连接端123之间，其用于对载波放大模块130的输出信号进行阻抗转换，以减少输出信号的传输损耗。具体地，阻抗转换模块160包括相连接的电容1610和走线1630，阻抗转换模块160的电容1610设置在芯片12内，阻抗转换模块160的走线1630设置于基板10。
在一方面，阻抗转换模块160的电容1610设置在芯片内，由于芯片内部电容的Q值较高，该电容可以视为理想电容。在另一方面，阻抗转换模块160的电感采用走线的形式设置在基板上，相较于设置在芯片内部的电感，设置在芯片外部的电感的Q值更大，具体地，芯片外部电感的Q值可以在25至50之间。因此，本实施例中阻抗转换模块160所包括的电子元件具有较高的Q值，可以减少阻抗转换模块160对信号的传输损耗，保证了多尔蒂功率放大器100的信号传输效率。此外，将阻抗转换模块160的电感采用走线的形式设置在基板10上，可以减少芯片12的布局面积，使得芯片12的整体结构更加紧凑。
下面结合图6和图7对阻抗转换模块160的具体实现方式进行介绍，其中，图7为图6对应的电路结构示意图。
在本实施例中，阻抗转换模块160的电容1610位于芯片12邻近阻抗转换模块160的走线1630的一侧。在图6所示的实施例中，芯片12可以设有指定侧边1201，当芯片12设置在基板10上时，指定侧边1201邻近基板10上的阻抗转换模块160的走线1630设置。阻抗转换模块160的电容1610邻近指定侧边1201设置。这里的“邻近”是指两者之间的距离小于或等于指定距离，在一些可能的情形中，两者之间的距离可以为0。因此，阻抗转换模块160的电容1610和阻抗转换模块160的走线1630紧挨设置，使得阻抗转换模块160内元件的布局更加合理。
在一些可能的实施例中，芯片12还可以包括第四连接端127和第五连接端128，载波放大模块130的输出端1303连接于第四连接端127，峰值放大模块140的输出端1403连接于第五连接端128。阻抗转换模块160的电容1610可以包括第五电容161，阻抗转换模块160的走线1630可以包括第五走线162，第五电容161设置在芯片12内且位于芯片12邻近第五走线162的一侧，第五电容161的一端连接于第四连接端127，第五电容161的另一端接地。具体地，第五电容161用于接地的一端可以连接于芯片12上的接地端。第五走线162设置于基板10，且连接在第四连接端127和第五连接端128之间。因此，本实施例中的第五电容161和第五走线162所等效的电感构成LC匹配电路。此外，第五电容161集成在芯片12内，且位于芯片12邻近第五走线162的一侧，使得第五电容161和第五走线162在空间布局上更加紧凑。
在一些可能的实施例中，基板10还可以包括供电端103，供电端103用于提供供电电压(Volt Current Condenser,VCC)，其中，供电电压VCC的大小可以为2.5V、3V、5V等等。阻抗转换模块160的电容1610还可以包括第六电容163，阻抗转换模块160的走线1630还可以包括第六走线164和第七走线165。其中，第六走线164设置于基板10，第五走线162的一端连接于第四连接端127，第五走线162的另一端连接于第六走线164的一端以形成公共端105，第六走线164的另一端连接于第五连接端128。因此，本实施例中的第四连接端127、第五走线162、第六走线164和第五连接端128依次连接。具体地，第五走线162和第六走线164可以位于同一根走线上，也即，第五走线162和第六走线164可以视为同一根走线的不同部分。
第六电容163设置在芯片12内且位于芯片12邻近第六走线164的一侧，第六电容163的一端连接于第五连接端128，第六电容163的另一端接地。第七走线165绕设于基板10，第七走线165的一端连接于第五走线162和第六走线164的公共端105，第七走线165的另一端连接于供电端103。因此，本实施例中的第五电容161、第五走线162、第六走线164、第七走线165和第六电容163可以构成双Π型匹配电路，其具有阻抗匹配带宽大的优势。此外，第六电容163集成在芯片12内，且位于芯片12邻近第六走线164的一侧，使得第六电容163和第六走线164在空间布局上更加紧凑。
具体地，第五电容161的电容值和第六电容163的电容值相等。第五走线162的等效电感值和第六走线164的等效电感值相等。也即，阻抗转换模块160两侧器件的取值对称，当载波放大模块130和峰值放大模块140处于工作状态时，阻抗转换模块160两侧的阻抗值不变，使得射频信号的输出更加稳定。
在一些可能的实施例中，第七走线165可以包括多个第二走线部1652，多个第二走线部1652一一对应地设置于多个金属层106，且依次接续相连。其中，多个第二走线部1652依次接续相连后形成的一端连接于公共端105，形成的另一端连接于供电端103。本实施例中的第七走线165通过在多个金属层106上绕设的方式，可以增加第七走线165的整体长度以提高第七走线165的等效电感量，在第七走线165的等效电感量较大情况下，载波放大模块130能够实现较好的输出阻抗匹配，保证了射频信号的输出质量(例如，信号线性度、功率放大效率等等)。
具体地，第七走线165中的每个第二走线部1652均包括环绕结构，环绕结构可以进一步增加第二走线部1652的长度，进而进一步增加第七走线165的等效电感量。在图6所示的实施例中，第二走线部1652的数量为两个，两个第二走线部1652接续相连。在其他一些可能的实施例中，第二走线部1652的数量可以为三个、四个等等。
这里需要说明的是，图6仅示意性地示出了阻抗转换模块160一种可能的实现方式。在其他一些可能的实施例中，阻抗转换模块160可以采用其他的结构。例如，阻抗转换模块160可以仅包括第五电容161和第五走线162。本申请对阻抗转换模块160的具体实现方式不作限定。
在一些可能的实施例中，多尔蒂功率放大器100还可以包括相位补偿模块170，相位补偿模块170用于补偿阻抗转换模块160带来的相移，以使阻抗转换模块160输出的射频信号的相位和峰值放大模块140输出的射频信号的相位相同，保证了两个射频信号能够顺利进行功率合成。
在图6所示的实施例中，相位补偿模块170设置在芯片12内，以使得多尔蒂功率放大器100的整体集成度更高。具体地，相位补偿模块170可以连接在第二信号端122和峰值放大模块140的输入端1401之间，相位补偿模块170的电路结构可以和阻抗转换模块160的电路结构相同，例如，两者均为双Π型电路结构，以便于研发人员对相位补偿模块170的参数进行调试。
本申请实施例提供了一种多尔蒂功率放大器100以及设置有该多尔蒂功率放大器100的射频前端模组200。该多尔蒂功率放大器100可以包括基板10、芯片12以及输出匹配模块150。其中，基板10设有信号输出端101。芯片12采用倒扣工艺设置于基板10，芯片12可以包括第一信号端121、第二信号端122、载波放大模块130和峰值放大模块140。载波放大模块130的输入端1301连接于第一信号端121，峰值放大模块140的输入端1401连接于第二信号端122，载波放大模块130的输出端1303和峰值放大模块140的输出端1403相连接以形成公共连接端123。
输出匹配模块150连接在公共连接端123和信号输出端101之间，输出匹配模块150包括相连接的电容和走线，输出匹配模块150的电容1520设置在芯片12内，输出匹配模块150的走线1540设置于基板10。
在一方面，本实施例中的输出匹配模块150设置在公共连接端123和信号输出端101之间，可以实现对载波放大模块130和峰值放大模块140的输出信号进行阻抗匹配以及滤除谐波，以提高输出信号的信号传输效率。在另一方面，输出匹配模块150的电容1520中的至少一个设置在芯片12内，由于芯片内部电容的Q值较高，该电容可以视为理想电容。输出匹配模块150的电感采用走线的形式绕设在基板上，相较于设置在芯片内部的电感，设置在芯片外部的电感的Q值更大，具体地，芯片外部电感的Q值可以在25至50之间。因此，本实施例中输出匹配模块150所包括的电子元件具有较高的Q值，可以减少输出匹配模块150对信号的传输损耗，保证了多尔蒂功率放大器100的信号传输效率。
进一步地，本申请中的芯片12采用倒扣工艺设置于基板10，使得载波放大模块130和峰值放大模块140中的晶体管在接地时可以采用体积更大的铜柱凸点(thermal bar)，提高了芯片12的接地性能以及散热效率。因此，在芯片12的散热效率较好的情况下，载波放大模块130和峰值放大模块140可以在芯片12中布局地更加紧凑，使得本申请在保证芯片12具备低传输损耗的前提下，实现了芯片12的小型化设计。
在本申请说明书中，如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一组件。说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。如在通篇说明书及权利要求当中所提及的“包括”为一开放式用语，故应解释成“包含但不限定于”；“大致”是指本领域技术人员能够在一定误差范围内解决技术问题，基本达到技术效果。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“里”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请而简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定或限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解。例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接相连，也可以是两个元件内部的连通，也可以是仅为表面接触。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不驱使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (18)
1.一种多尔蒂功率放大器，其特征在于，包括：
基板，设有信号输出端；
芯片，采用倒扣工艺设置于所述基板，所述芯片包括第一信号端、第二信号端、载波放大模块和峰值放大模块；所述载波放大模块的输入端连接于所述第一信号端，所述峰值放大模块的输入端连接于所述第二信号端；所述载波放大模块的输出端和所述峰值放大模块的输出端相连接以形成公共连接端；以及
输出匹配模块，连接在所述公共连接端和所述信号输出端之间，所述输出匹配模块包括相连接的电容和走线，所述输出匹配模块的电容的数量为至少一个，所述输出匹配模块的电容中的至少一个设置在所述芯片内，所述输出匹配模块的走线绕设于所述基板。
2.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述输出匹配模块的设置在所述芯片内的电容位于所述芯片邻近所述输出匹配模块的走线的一侧。
3.根据权利要求2所述的多尔蒂功率放大器，其特征在于，所述芯片还包括第一连接端，所述输出匹配模块的电容包括第一电容，所述输出匹配模块的走线包括第一走线；
所述第一电容设置在所述芯片内且位于所述芯片邻近所述第一走线的一侧，所述第一电容连接在所述公共连接端和所述第一连接端之间；
所述第一走线绕设于所述基板，所述第一走线的一端连接于所述第一连接端，所述第一走线的另一端接地。
4.根据权利要求3所述的多尔蒂功率放大器，其特征在于，所述芯片还包括第二连接端，所述输出匹配模块的电容包括第二电容，所述输出匹配模块的走线包括第二走线；
所述第二电容设置在所述芯片内且位于所述芯片邻近所述第二走线的一侧，所述第二电容连接在所述公共连接端和所述第二连接端之间；
所述第二走线绕设于所述基板，所述第二走线的一端连接于所述第二连接端，所述第二走线的另一端接地。
5.根据权利要求4所述的多尔蒂功率放大器，其特征在于，所述芯片还包括第三连接端，所述第三连接端连接于所述信号输出端，所述输出匹配模块的电容包括第三电容，所述输出匹配模块的走线包括第三走线；
所述第三电容设置在所述芯片内且位于所述芯片邻近所述第三走线的一侧，所述第三电容连接在所述公共连接端和所述第三连接端之间；
所述第三走线绕设于所述基板，所述第三走线的一端连接于所述第三连接端，所述第三走线的另一端接地。
6.根据权利要求5所述的多尔蒂功率放大器，其特征在于，所述输出匹配模块的电容包括第四电容，所述输出匹配模块的走线包括第四走线；
所述第四电容设置于所述基板，所述第四电容的一端连接于所述信号输出端，所述第四电容的另一端接地；
所述第四走线绕设于所述基板，所述第四走线的一端连接于所述第三连接端，所述第三走线的另一端连接于所述信号输出端。
7.根据权利要求5所述的多尔蒂功率放大器，其特征在于，所述基板包括多个金属层，所述第一走线和所述第三走线位于多个所述金属层中的不同金属层；
所述第一走线在所述基板的厚度方向上的投影和至少部分所述第三走线相重叠。
8.根据权利要求6所述的多尔蒂功率放大器，其特征在于，所述基板包括多个金属层，所述第四走线包括多个第一走线部，多个所述第一走线部一一对应地设置于多个所述金属层，且依次接续相连；其中，每个所述第一走线部均包括环绕结构。
9.根据权利要求5所述的多尔蒂功率放大器，其特征在于，所述第一连接端、所述第三连接端和所述第二连接端在所述芯片的指定侧边沿着指定方向依次间隔设置；
所述第一电容、所述第三电容和所述第二电容在所述芯片上沿着指定方向上依次间隔设置，并均邻近所述指定侧边。
10.根据权利要求1至9中任意一项所述的多尔蒂功率放大器，其特征在于，所述多尔蒂功率放大器还包括阻抗转换模块，所述阻抗转换模块连接在所述载波放大模块的输出端和所述公共连接端之间；
所述阻抗转换模块包括相连接的电容和走线，所述阻抗转换模块的电容设置在所述芯片内，所述阻抗转换模块的走线设置于所述基板。
11.根据权利要求10所述的多尔蒂功率放大器，其特征在于，所述阻抗转换模块的电容位于所述芯片邻近所述阻抗转换模块的走线的一侧。
12.根据权利要求11所述的多尔蒂功率放大器，其特征在于，所述芯片还包括第四连接端和第五连接端，所述载波放大模块的输出端连接于所述第四连接端，所述峰值放大模块的输出端连接于所述第五连接端；所述阻抗转换模块的电容包括第五电容，所述阻抗转换模块的走线包括第五走线；
所述第五电容设置在所述芯片内且位于所述芯片邻近所述第五走线的一侧，所述第五电容的一端连接于所述第四连接端，所述第五电容的另一端接地；
所述第五走线设置于所述基板，且连接在所述第四连接端和所述第五连接端之间。
13.根据权利要求12所述的多尔蒂功率放大器，其特征在于，所述基板还包括供电端；所述阻抗转换模块的电容包括第六电容，所述阻抗转换模块的走线包括第六走线和第七走线；
所述第六电容设置在所述芯片内且位于所述芯片邻近所述第六走线的一侧，所述第六电容的一端连接于所述第五连接端，所述第六电容的另一端接地；
所述第六走线设置于所述基板，所述第五走线的一端连接于所述第四连接端，所述第五走线的另一端连接于所述第六走线的一端，所述第六走线的另一端连接于所述第五连接端；
所述第七走线绕设于所述基板，所述第七走线的一端连接于所述第五走线和所述第六走线的公共端，所述第七走线的另一端连接于所述供电端。
14.根据权利要求13所述的多尔蒂功率放大器，其特征在于，所述第五电容的电容值和所述第六电容的电容值相等；所述第五走线的等效电感值和所述第六走线的等效电感值相等。
15.根据权利要求13所述的多尔蒂功率放大器，其特征在于，所述基板包括多个金属层，所述第七走线包括多个第二走线部，多个所述第二走线部一一对应地设置于多个所述金属层，且依次接续相连；其中，每个所述第二走线部均包括环绕结构。
16.根据权利要求10所述的多尔蒂功率放大器，其特征在于，所述多尔蒂功率放大器还包括相位补偿模块，所述相位补偿模块用于补偿所述阻抗转换模块带来的相移；
所述相位补偿模块设置在所述芯片内，且连接在所述第二信号端和所述峰值放大模块的输入端之间。
17.根据权利要求1至9中任意一项所述的多尔蒂功率放大器，其特征在于，所述芯片还包括信号输入端，所述多尔蒂功率放大器还包括功分模块，所述功分模块设置在所述芯片内；
所述功分模块的输入端连接于所述信号输入端，所述功分模块的第一输出端连接于所述第一信号端，所述功分模块的第二输出端连接于所述第二信号端。
18.一种射频前端模组，其特征在于，包括如权利要求1至17中任意一项所述的多尔蒂功率放大器。
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