CN117374018A - 包括半导体管芯和密封剂的层叠封装 - Google Patents

包括半导体管芯和密封剂的层叠封装 Download PDF

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Abstract

本申请涉及包括半导体管芯和密封剂的层叠封装。一种层叠封装包括层叠的半导体管芯和密封剂。密封剂形成为覆盖层叠的半导体管芯的侧面。层叠封装的第一半导体管芯具有比层叠封装的第二半导体管芯向密封剂中突出更远的外伸部分。

Description

包括半导体管芯和密封剂的层叠封装
技术领域
本公开涉及半导体封装，更具体地，涉及一种包括半导体管芯和密封剂的层叠封装。
背景技术
集成电路可被集成到半导体基板中，并且半导体基板可被划切(dice)以形成半导体管芯。集成电路可被构造成包括多个电子组件。电子组件可包括晶体管、电容器、电阻器和/或二极管。半导体封装可包括半导体管芯和密封剂。由于半导体封装中需要包括大量集成电路或电子组件，所以多个半导体管芯可基本上垂直地层叠。为了将层叠的半导体管芯电连接，半导体管芯可包括通孔。可形成密封剂以覆盖和保护半导体管芯。
发明内容
根据本公开的实施方式提供了一种层叠封装，该层叠封装包括层叠的半导体管芯，层叠的半导体管芯包括第一半导体管芯和第二半导体管芯。密封剂覆盖层叠的半导体管芯的侧面。第一半导体管芯具有比第二半导体管芯向密封剂中突出更远的外伸部分。
根据本公开的另一实施方式提供了一种层叠封装，该层叠封装包括管芯层叠物，其中第一半导体管芯和第二半导体管芯交替地层叠。密封剂覆盖管芯层叠物的侧面。第一半导体管芯包括比第二半导体管芯向密封剂中突出更远的外伸部分。
根据本公开的另一实施方式提供了一种层叠封装，该层叠封装包括管芯层叠物，其中第一半导体管芯和第二半导体管芯交替地层叠。密封剂覆盖管芯层叠物的彼此相对的第一侧和第二侧。密封剂包括覆盖管芯层叠物的第一侧的密封剂第一部分和覆盖管芯层叠物的第二侧的密封剂第二部分。第一半导体管芯包括比第二半导体管芯向密封剂第一部分中突出更远的第一外伸部分。第二半导体管芯包括比第一半导体管芯向密封剂第二部分中突出更远的第二外伸部分。
附图说明
图1是示出根据实施方式的层叠封装的示意性横截面图。
图2是示出图1所示的层叠封装的放大部分的示意图。
图3是示出图1所示的层叠封装的第一半导体管芯的示意性平面图。
图4是示出图1所示的层叠封装的第二半导体管芯的示意性平面图。
图5是示出图1所示的层叠封装的另一放大部分的示意图。
图6是示出根据另一实施方式的层叠封装的示意性横截面图。
图7是示出根据另一实施方式的层叠封装的示意性横截面图。
图8是示出根据另一实施方式的层叠封装的示意性横截面图。
图9是示出根据另一实施方式的抑制层叠封装中的密封剂的分层(delamination)的动作的示意图。
图10和图11是示出根据实施方式的划切层叠封装中所包括的半导体管芯的方法的示意性横截面图。
图12是示出使用包括根据实施方式的层叠封装的存储卡的电子系统的框图。
图13是示出包括根据实施方式的层叠封装的电子系统的框图。
具体实施方式
本申请的示例的书写中使用的术语是考虑其在所提出的实施方式中的功能而选择的术语。术语的含义可根据用户或操作者的意图或实践而不同。如果术语的含义已在本说明书中具体地定义，则本文所使用的术语的含义遵循所定义的定义，并且如果术语的含义还未具体地定义，则可被解释为具有本领域技术人员普遍认知的含义。
在本公开的书写中，诸如“第一”和“第二”、“侧”、“顶”和“底或下”的成员用于在成员之间进行区分，而非用于限制成员本身或意指成员的特定顺序。
半导体封装可包括半导体管芯、半导体基板或多个半导体管芯。半导体封装可包括管芯层叠结构，其中半导体管芯基本上垂直地层叠。半导体管芯可表示集成有电子部件和组件的半导体芯片。
半导体芯片可表示存储器芯片，其中诸如DRAM、SRAM、NAND闪存、NOR闪存、MRAM、ReRAM、FeRAM或PcRAM的存储器集成电路已集成在半导体基板上。半导体芯片可表示诸如逻辑管芯、ASIC芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或系统芯片(SoC)的处理器，其中逻辑电路已集成在半导体基板上。
半导体封装可应用于诸如便携式终端、生物或医疗保健相关电子装置或可穿戴电子装置的信息通信装置。半导体封装可应用于物联网(IoT)。
贯穿本说明书，相同的标号可表示相同的元件。尽管对应附图中未指示或描述，但可基于另一附图来描述相同标号或相似标号。此外，尽管对应附图中未指示标号，但该标号可基于另一附图来描述。
图1是示出根据实施方式的层叠封装10的示意性横截面图。
参照图1，层叠封装10可被构造为包括半导体管芯100和密封剂200。多个半导体管芯100可相互层叠。多个半导体管芯100可在垂直于半导体管芯100的方向上相互层叠。可在一个半导体管芯100上层叠另一半导体管芯100。密封剂200可形成为覆盖和保护层叠的半导体管芯100的一些部分。密封剂200可形成为覆盖层叠的半导体管芯100的侧面100S。
第一半导体管芯110和第二半导体管芯120可以是层叠的半导体管芯100中的任两个。作为层叠的半导体管芯100中的任一个，第一半导体管芯110可包括外伸部分110H。第一半导体管芯110的外伸部分110H可表示第一半导体管芯110的在密封剂200中比第二半导体管芯120突出更远的一些部分。第二半导体管芯120可设置在第一半导体管芯110上。第一半导体管芯110的外伸部分110H可在密封剂200中比第一半导体管芯110和第二半导体管芯120以外的其余半导体管芯100突出更远。第一半导体管芯110的外伸部分110H可具有比其它半导体管芯向密封剂200中穿透更远的形状，因此可起到抑制密封剂200归因于应力而从半导体管芯100的侧面100S分层的作用。
第二半导体管芯120可以是设置在层叠的半导体管芯100的顶层的半导体管芯100。半导体管芯100可相互层叠以构成管芯层叠物100DS。第二半导体管芯120可以是设置在管芯层叠物100DS的顶层的半导体管芯100。第一半导体管芯110可以是设置在第二半导体管芯120正下方的另一半导体管芯100。
图2是示出图1所示的层叠封装10的放大部分的示意图。
参照图2，第二半导体管芯120可被设置为使得其顶表面120T从密封剂200暴露。第二半导体管芯120的顶表面120T可以是与第二半导体管芯120的底表面120B相对的表面。由于第二半导体管芯120设置在第一半导体管芯110上，所以第二半导体管芯120的底表面120B可以是面向第一半导体管芯110的表面。由于第二半导体管芯120的顶表面120T从密封剂200暴露，所以当半导体管芯100操作时产生的热可通过第二半导体管芯120的顶表面120T排放到外部，而无需从密封剂200的中断。第二半导体管芯120的顶表面120T从密封剂200暴露而不被密封剂200覆盖的结构可改进层叠封装10的热排放。
在第二半导体管芯120中，由于第二半导体管芯120的顶表面120T从密封剂200暴露而不被密封剂200覆盖，所以顶表面120T可能暴露于外部环境。由于第二半导体管芯120的顶表面120T可能直接暴露于外部冲击，所以与下方的第一半导体管芯110相比，第二半导体管芯120可能相对更易于因外部冲击而损坏。为了抑制第二半导体管芯120被损坏，第二半导体管芯120的厚度T2可大于第一半导体管芯110的厚度T1。
返回参照图1和图2，密封剂200可延伸以覆盖层叠的半导体管芯100的侧面100S并且填充层叠的半导体管芯100之间的间隙100G。密封剂200可形成为包括诸如环氧模塑料(EMC)的密封材料。密封剂200可在覆盖层叠的半导体管芯100的侧面100S的同时以填充层叠的半导体管芯100之间的间隙100G的模塑底部填充(MUF)的形式模塑。由于密封剂200延伸以填充已层叠的半导体管芯100之间的间隙100G，所以半导体管芯100之间将半导体管芯100结合的粘合层可省略。
图3是示出图1所示的第一半导体管芯110的示意性平面图。图4是示出图1中的第二半导体管芯120的示意性平面图。
参照图3，第一半导体管芯110可包括第一芯片区域110CR和第一划道区域110SR。参照图4，第二半导体管芯120可包括第二芯片区域120CR和第二划道区域120SR。第一半导体管芯110的第一芯片区域110CR可具有与第二半导体管芯120的第二芯片区域120CR基本上相同的平面形状和相同的宽度。第二半导体管芯120的第二划道区域120SR可具有比第一半导体管芯110的第一划道区域110SR小的宽度。
参照图1，第二半导体管芯120可设置在第一半导体管芯110上以使得第二芯片区域120CR与第一芯片区域110CR基本上完全交叠。参照图1、图3和图4，第一半导体管芯110和第二半导体管芯120还可包括指示第一半导体管芯110和第二半导体管芯120层叠的位置的对准标记100AM和100AM-1，以使得当第一半导体管芯110和第二半导体管芯120层叠时，第二半导体管芯120的第二芯片区域120CR与第一半导体管芯110的第一芯片区域110CR基本上完全交叠。
对准标记100AM和100AM-1可设置在第一半导体管芯110的第一芯片区域110CR和第二半导体管芯120的第二芯片区域120CR的边缘外侧。对准标记100AM和100AM-1可设置在第一半导体管芯110的第一划道区域110SR和第二半导体管芯120的第二划道区域120SR的与第一芯片区域110CR和第二芯片区域120CR的边缘相邻的部分处。
对准标记100AM和100AM-1可包括以对角方式彼此面对的第一对准标记100AM和第二对准标记100AM-1。第一对准标记100AM和第二对准标记100AM-1可具有不同的形状。第一对准标记100AM可形成为当在平面上看时具有矩形平面形状的图案。第二对准标记100AM-1可形成为当在平面上看时具有三角形平面形状的图案。第一对准标记100AM和第二对准标记100AM-1不限于具有矩形平面形状或三角形平面形状的图案。
图5是示出图1所示的层叠封装10的另一放大部分的示意图。
参照图5，第二半导体管芯120可使用对准标记100AM与第一半导体管芯110对准，以使得第二半导体管芯120的第二芯片区域120CR与第一半导体管芯110的第一芯片区域110CR基本上完全交叠。因此，第二半导体管芯120的第二划道区域120SR可与第一半导体管芯110的第一划道区域110SR的一些部分110SR-1交叠。第一半导体管芯110的第一划道区域110SR的剩余部分110SR-2可成为向第二半导体管芯120的第二划道区域120SR的外侧进一步突出的外伸部分110H。当第二半导体管芯120的第二芯片区域120CR与第一半导体管芯110的第一芯片区域110CR交叠时，由于第一半导体管芯110的第一划道区域110SR具有大于第二半导体管芯120的第二划道区域120SR的宽度，所以第一半导体管芯110的第一划道区域110SR的部分110SR-2可构成外伸部分110H。
返回参照图1，各个半导体管芯100可包括芯片区域100CR和划道区域100SR。第一半导体管芯110和第二半导体管芯120可以是任两个半导体管芯100。第一半导体管芯110的第一芯片区域110CR和第二半导体管芯120的第二芯片区域120CR可具有与半导体管芯100的芯片区域100CR基本上相同的形状和宽度。第二半导体管芯120的第二划道区域120SR可具有与半导体管芯100的划道区域100SR基本上相同的形状和宽度。在实施方式中，第二半导体管芯120的第二划道区域120SR可具有小于半导体管芯100的划道区域100SR的宽度。第一半导体管芯110的第一划道区域110SR可具有大于半导体管芯100的划道区域100SR的宽度。
第一半导体管芯110和第二半导体管芯120以及半导体管芯100可包括半导体基板和集成在半导体基板上的集成电路装置。半导体基板可包括诸如硅(Si)或锗(Ge)的半导体材料。半导体基板可包括诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体材料。
半导体管芯100的芯片区域100CR可以是设置有集成电路装置的区域。第一半导体管芯110的第一芯片区域110CR和第二半导体管芯120的第二芯片区域120CR可以是设置有集成电路装置的区域。半导体管芯100的划道区域100SR以及第一半导体管芯110的第一划道区域110SR和第二半导体管芯120的第二划道区域120SR可以是填充芯片区域100CR、110CR和120CR的区域。半导体管芯100、110和120的芯片区域100CR、110CR和120CR可以是图案密度相对高的区域。半导体管芯100、110和120的划道区域100SR、110SR和120SR可以是图案密度相对低的区域。
集成电路装置可包括半导体装置或存储器装置。集成电路装置可以是易失性存储器装置，包括诸如动态随机存取存储器(DRAM)的存储器。集成电路装置可以是非易失性存储器装置，包括诸如闪存的存储器。
尽管未示出，构成集成电路装置的电子组件可形成在半导体管芯100、110和120的芯片区域100CR、110CR和120CR中。尽管未示出，构成晶体管结构的栅极结构可形成在半导体管芯100、110和120的芯片区域100CR、110CR和120CR中。尽管未示出，包括栅极介电层、多条字线和多条位线的存储器装置可形成在半导体管芯100、110和120的芯片区域100CR、110CR和120CR中。
返回参照图1，层叠封装10还可包括基础管芯300。半导体管芯100可设置在基础管芯300上。密封剂200可进一步延伸以填充半导体管芯100和基础管芯300之间的间隙100G-1。基础管芯300可具有大于各个半导体管芯100的宽度，以支撑半导体管芯100的管芯层叠物100DS和密封剂200二者。
管芯层叠物100DS已层叠在基础管芯300上的结构可构成高带宽存储器(HBM)装置。已相互层叠以构成管芯层叠物100DS的半导体管芯100可包括存储器装置。基础管芯300可包括用于控制集成在半导体管芯100上的存储器装置的操作并且控制向存储器装置的信号传输的逻辑电路。半导体管芯100可通过基础管芯300电连接或信号连接到外部的另一模块或电子部件。
图1呈现了基础管芯300支撑半导体管芯100和密封剂200的形式，但封装基板(未示出)可支撑半导体管芯100和密封剂200。封装基板可具有印刷电路板(PCB)形式。另选地，包括重分布层(RDL)和介电层的互连结构可设置在半导体管芯100和密封剂200下方，以使得层叠封装10可按照扇出封装的形式构造。另选地，中介层(interposer)可设置在半导体管芯100和密封剂200下方。
返回参照图1，半导体管芯100可包括设置在芯片区域100CR中的通孔150。通孔150可包括导电材料或金属材料。通孔150可具有硅通孔(TSV)形状。通孔150可延伸以穿透半导体管芯100。通孔150可电连接到集成到半导体管芯100中的集成电路。通孔150及其上侧(或下侧)的其它通孔150可通过导电连接器170相互电连接。半导体管芯100可通过通孔150和导电连接器170相互电连接。通孔150可进一步设置在基础管芯300中。半导体管芯100可通过通孔150和导电连接器170电连接到基础管芯300。
返回参照图2，第一半导体管芯110和第二半导体管芯120可包括设置在第一芯片区域110CR和第二芯片区域120CR中的通孔150。第一通孔151可被设置为基本上穿透第一半导体管芯110的第一芯片区域110CR。第二通孔152可被设置为从第二半导体管芯120的第二芯片区域120CR延伸至第二半导体管芯120并且穿透它。第二通孔152可不暴露于顶表面120T，因为第二通孔152未延伸至第二半导体管芯120的顶表面120T。第二通孔152可分别设置在与第一通孔151对应的位置处。
第二半导体管芯120的第二通孔152可分别通过导电连接器170连接到第一半导体管芯110的第一通孔151。导电连接器170可包括第一连接器171、导电粘合层173和第二连接器172。第一连接器171可包括连接到第一通孔151的导电图案，例如导电凸块。第二连接器172可包括连接到第二通孔152的导电图案，例如导电凸块。导电粘合层173可包括焊料层。举例说明了第二通孔152通过导电连接器170连接到第一通孔151，但本公开不限于此。第二通孔152可通过各种连接结构连接到第一通孔151。
图6是示出根据另一实施方式的层叠封装20的示意性横截面图。
参照图6，层叠封装20可被构造为包括半导体管芯2100和密封剂2200。各个半导体管芯2100可包括芯片区域2100CR和划道区域2100SR。多个半导体管芯2100可相互层叠。半导体管芯2100可垂直层叠以构成管芯层叠物2100DS。半导体管芯2100当中的设置在管芯层叠物2100DS的顶层的顶层半导体管芯2100TD可具有比各个其它半导体管芯2100的厚度相对更大的厚度。
密封剂2200可形成为覆盖层叠的半导体管芯2100的侧面2100S。密封剂2200可形成为在覆盖管芯层叠物2100DS的侧面的同时暴露顶层半导体管芯2100TD的顶表面2100T的形状。密封剂2200可按MUF的形式模塑，其填充层叠的半导体管芯2100之间的间隙2100G。当相互层叠时，半导体管芯2100可包括指示半导体管芯2100层叠的位置的对准标记2100AM。
层叠封装20还可包括基础管芯2300。半导体管芯2100可设置在基础管芯2300上。密封剂2200可进一步延伸以填充半导体管芯2100和基础管芯2300之间的间隙2100G-1。基础管芯2300的宽度可大于各个半导体管芯2100的宽度，以支撑半导体管芯2100的管芯层叠物2100DS和密封剂2200二者。管芯层叠物2100DS已层叠在基础管芯2300上的结构可构成HBM装置。
第一半导体管芯2110和第二半导体管芯2120可以是层叠的半导体管芯100中的任两个。第一半导体管芯2110可设置在第二半导体管芯2120上。第二半导体管芯2120可设置在第一半导体管芯2110和基础管芯2300之间。第一半导体管芯2110可包括第一芯片区域2110CR和第一划道区域2110SR。第二半导体管芯2120可包括第二芯片区域2120CR和第二划道区域2120SR。第一半导体管芯2110可层叠在第二半导体管芯2120上以使得第一半导体管芯2110的第一芯片区域2110CR通过对准标记2100AM的指示与第二半导体管芯2120的第二芯片区域2120CR交叠。
第一半导体管芯2110可包括外伸部分2110H。第一半导体管芯2110的外伸部分2110H可表示第一半导体管芯2110的比第二半导体管芯2120向密封剂2200中突出更远的一些部分。第一半导体管芯2110的外伸部分2110H可比半导体管芯2100的其余部分向密封剂2200中突出更多。半导体管芯2100的外伸部分2100H可起到抑制密封剂2200因应力而从半导体管芯2100的侧面2100S分层的作用，因为外伸部分2100H具有进一步穿透到密封剂2200中的形状。
半导体管芯2100和基础管芯2300可包括用于电连接的通孔2150。通孔2150及其上侧(或下侧)的其它通孔2150可通过导电连接器2170相互电连接。
图7是示出根据另一实施方式的层叠封装30的示意性横截面图。
参照图7，层叠封装30可包括第一半导体管芯3110和第二半导体管芯3120交替地层叠的管芯层叠物3100DS。一个第二半导体管芯3120可层叠在一个第一半导体管芯3110上。第二半导体管芯3120层叠在第一半导体管芯3110上的形式可进一步重复地层叠在第二半导体管芯3120上。
层叠封装30还可包括覆盖管芯层叠物3100DS的侧面3110S和3120S的密封剂3200。密封剂3200可延伸以覆盖第一半导体管芯3110的第一侧3110S并覆盖第二半导体管芯3120的第二侧3120S。密封剂3200可延伸以填充第一半导体管芯3110和第二半导体管芯3120之间的间隙3100G。密封剂3200可按MUF的形式模塑。密封剂3200可形成为包括诸如EMC的密封材料。
第一半导体管芯3110可分别包括比第二半导体管芯3120向密封剂3200中突出更远的外伸部分3110H。由于第一半导体管芯3110和第二半导体管芯3120交替地层叠，所以第一半导体管芯3110的第一侧3110S可设置在与第二半导体管芯3120的第二侧3120S的位置不同的位置。第二半导体管芯3120的第二侧3120S可设置在比第一半导体管芯3110的第一侧3110S从密封剂3200的侧表面3200S缩回更多的位置。
由于第一半导体管芯3110和第二半导体管芯3120交替地层叠，所以可形成外伸部分3110H朝着密封剂3200重复地突出的形状。密封剂3200可延伸以填充外伸部分3110H之间的间隙3110HG。由于第一半导体管芯3110的外伸部分3100H具有与穿透到密封剂3200中的尖峰相同的形状，所以外伸部分3100H可起到抑制密封剂3200从第一半导体管芯3110和第二半导体管芯3120或者从第一半导体管芯3110的第一侧3110S和第二半导体管芯3120的第二侧3120S分层的作用。
第二半导体管芯3120之一可设置在管芯层叠物3100DS的顶层。设置在管芯层叠物3100DS的顶层的顶层第二半导体管芯3120TD与设置在顶层第二半导体管芯3120TD下方的各个其它第二半导体管芯3120相比可具有相对更大的厚度。顶层第二半导体管芯3120TD与设置在顶层第二半导体管芯3120TD下方的各个第一半导体管芯3110相比可具有相对更大的厚度。
密封剂3200可形成为在覆盖管芯层叠物3100DS的侧面3110S和3120S的同时暴露顶层第二半导体管芯3120TD的顶表面3120T的形状。顶层第二半导体管芯3120TD的顶表面3120T可以是与其底表面3120B相对的表面。由于顶层第二半导体管芯3120TD设置在第一半导体管芯3110上，所以顶层第二半导体管芯3120TD的底表面3120B可以是面向第一半导体管芯3110的表面。
层叠封装30还可包括基础管芯3300。第一半导体管芯3110和第二半导体管芯3120可设置在基础管芯3300上。管芯层叠物3100DS可设置在基础管芯3300上。密封剂3200可进一步延伸以填充管芯层叠物3100DS和基础管芯3300之间的间隙3100G-1。基础管芯3300可具有比第一半导体管芯3110和第二半导体管芯3120中的每一个更大的宽度，以支撑第一半导体管芯3110和第二半导体管芯3120的管芯层叠物3100DS和密封剂3200二者。管芯层叠物3100DS层叠在基础管芯3300上的结构可构成HBM装置。
第一半导体管芯3110可包括第一芯片区域3110CR和第一划道区域3110SR。第一芯片区域3110CR可设置在第一划道区域3110SR之间。第一划道区域3110SR可具有相同的宽度。第二半导体管芯3120可包括第二芯片区域3120CR和第二划道区域3120SR。第二芯片区域3120CR可设置在第二划道区域3120SR之间。
第一半导体管芯3110和第二半导体管芯3120还可包括对准标记3100AM。对准标记3100AM可设置在第一半导体管芯3110的第一划道区域3110SR和第二半导体管芯3120的第二划道区域3120SR中。第一半导体管芯3110和第二半导体管芯3120可相互层叠以使得第二半导体管芯3120的第二芯片区域3120CR与第一半导体管芯3110的第一芯片区域3110CR交叠。对准标记3100AM可指示第一半导体管芯3110和第二半导体管芯3120层叠的位置。对准标记3100AM也可设置在基础管芯3300中，并且可指示管芯层叠物3100DS将设置的位置。
第一半导体管芯3110的第一芯片区域3110CR可具有与第二半导体管芯3120的第二芯片区域3120CR基本上相同的平面形状和相同的宽度。第二半导体管芯3120的各个第二划道区域3120SR的宽度可小于第一半导体管芯3110的第一划道区域3110SR的宽度。
由于第二半导体管芯3120的第二芯片区域3120CR与第一半导体管芯3110的第一芯片区域3110CR交叠，所以第二半导体管芯3120的第二划道区域3120SR可分别与第一半导体管芯3110的第一划道区域3110SR的一些部分交叠。第一半导体管芯3110的第一划道区域3110SR的剩余其它一些部分可成为向第二半导体管芯3120的第二划道区域3120SR的外侧进一步突出的外伸部分3110H。由于第一半导体管芯3110的各个第一划道区域3110SR的宽度大于第二半导体管芯3120的各个第二划道区域3120SR的宽度，所以第二半导体管芯3120的第二芯片区域3120CR与第一半导体管芯3110的第一芯片区域3110CR交叠，以使得第一半导体管芯3110的第一划道区域3110SR的其它一些部分可构成外伸部分3110H。
第一半导体管芯3110和第二半导体管芯3120可在第一芯片区域3110CR和第二芯片区域3120CR中包括用于电连接的通孔3150。基础管芯3300还可包括用于电连接的通孔3150。通孔3150及其上侧(或下侧)的其它通孔3150可通过导电连接器3170相互电连接。
图8是示出根据另一实施方式的层叠封装40的示意性横截面图。
参照图8，层叠封装40可包括第一半导体管芯4110和第二半导体管芯4120交替地层叠的管芯层叠物4100DS。一个第一半导体管芯4110可层叠在一个第二半导体管芯4120上。另选地，一个第一半导体管芯4110可层叠在一个第二半导体管芯4120下方。第一半导体管芯4110和第二半导体管芯4120层叠的形式可进一步重复地层叠。
层叠封装40还可包括覆盖管芯层叠物4100DS的第一侧4100SL和第二侧4100SR的密封剂4200。管芯层叠物4100DS的第一侧4100SL和第二侧4100SR可以是彼此面对或彼此相对的两侧。密封剂4200可包括覆盖管芯层叠物4100DS的第一侧4100SL的密封剂第一部分4200L。管芯层叠物4100DS的第一侧4100SL可包括第一半导体管芯4110和第二半导体管芯4120的被密封剂第一部分4200L覆盖的侧面。密封剂4200可包括覆盖管芯层叠物4100DS的第二侧4100SR的密封剂第二部分4200R。管芯层叠物4100DS的第二侧4100SR可包括第一半导体管芯4110和第二半导体管芯4120的被密封剂第二部分4200R覆盖的另一侧面。密封剂4200可延伸以填充第一半导体管芯4100和第二半导体管芯4120之间的间隙4100G。密封剂4200可按MUF的形式模塑。密封剂4200可形成为包括诸如EMC的密封材料。
第一半导体管芯4110可分别包括比第二半导体管芯4120向密封剂第一部分4200L中突出更远的第一外伸部分4110H。第二半导体管芯4120可分别包括比第一半导体管芯4110向密封剂第二部分4200R中突出更远的第二外伸部分4120H。第一半导体管芯4110的第一外伸部分4110H可在与第二半导体管芯4120的第二外伸部分4120H相反的方向上突出。
第二半导体管芯4120之一可设置在管芯层叠物4100DS的顶层。设置在管芯层叠物4100DS的顶层的顶层第二半导体管芯4120TD与设置在顶层第二半导体管芯4120TD下方的各个其它第二半导体管芯4120相比可具有相对更大的厚度。顶层第二半导体管芯4120TD与设置在顶层第二半导体管芯4120TD下方的各个第一半导体管芯4110相比可具有相对更大的厚度。
密封剂4200可形成为在覆盖管芯层叠物4100DS的第一侧4100SL和第二侧4100SR的同时暴露顶层第二半导体管芯4120TD的顶表面4120T的形状。
层叠封装40还可包括基础管芯4300。第一半导体管芯4110和第二半导体管芯4120可设置在基础管芯4300上。管芯层叠物4100DS可设置在基础管芯4300上。密封剂4200可进一步延伸以填充管芯层叠物4100DS和基础管芯4300之间的间隙4100G-1。基础管芯4300可具有比第一半导体管芯4110和第二半导体管芯4120中的每一个更大的宽度，以支撑第一半导体管芯4110和第二半导体管芯4120的管芯层叠物4100DS和密封剂4200二者。管芯层叠物4100DS层叠在基础管芯4300上的结构可构成HBM装置。
第一半导体管芯4110可包括第一芯片区域4110CR以及第一划道区域4110SR1和第三划道区域4110SR2。第一芯片区域4110CR可设置在第一划道区域4110SR1和第三划道区域4110SR2之间。第一划道区域4110SR1和第三划道区域4110SR2可具有不同的宽度。第三划道区域4110SR2可具有小于第一划道区域4110SR1的宽度。
第二半导体管芯4120可包括第二芯片区域4120CR以及第二划道区域4120SR1和第四划道区域4120SR2。第二芯片区域4120CR可设置在第二划道区域4120SR1和第四划道区域4120SR2之间。第二划道区域4120SR1和第四划道区域4120SR2可具有不同的宽度。第四划道区域4120SR2可具有小于第二划道区域4120SR1的宽度。
第一半导体管芯4110和第二半导体管芯4120还可包括对准标记4100AM。对准标记4100AM可设置在第一半导体管芯4110的第一划道区域4110SR1和第二半导体管芯4120的第二划道区域4120SR1中。对准标记4100AM可进一步设置在第一半导体管芯4110的第三划道区域4110SR2和第二半导体管芯4120的第四划道区域4120SR2中。
第一半导体管芯4110和第二半导体管芯4120可相互层叠以使得第二半导体管芯4120的第二芯片区域4120CR与第一半导体管芯4110的第一芯片区域4110CR交叠。对准标记4100AM可指示第一半导体管芯4110和第二半导体管芯4120层叠的位置。对准标记4100AM也可设置在基础管芯4300中，并且可指示对准标记4100AM将设置在管芯层叠物4100DS中的位置。
第一半导体管芯4110的第一芯片区域4110CR可具有与第二半导体管芯4120的第二芯片区域4120CR基本上相同的平面形状和相同的宽度。第二半导体管芯4120的第二划道区域4120SR1可具有比第一半导体管芯4110的第一划道区域4110SR1更小的宽度。第一半导体管芯4110的第三划道区域4110SR2可具有比第二半导体管芯4120的第四划道区域4120SR2更小的宽度。
由于第二半导体管芯4120的第二芯片区域4120CR与第一半导体管芯4110的第一芯片区域4110CR交叠，所以第二半导体管芯4120的第二划道区域4120SR1可与第一半导体管芯4110的第一划道区域4110SR1的一些部分交叠。第一半导体管芯4110的第一划道区域4110SR1的剩余其它一些部分可成为向第二半导体管芯4120的第二划道区域4120SR1的外侧进一步突出的第一外伸部分4110H。
由于第一半导体管芯4110的第一划道区域4110SR1具有比第二半导体管芯4120的第二划道区域4120SR1更大的宽度，所以第二半导体管芯4120的第二芯片区域4120CR与第一半导体管芯4110的第一芯片区域4110CR交叠，以使得第一半导体管芯4110的第一划道区域4110SR1的其它一些部分可构成第一外伸部分4110H。
由于第一半导体管芯4110的第一芯片区域4110CR与第二半导体管芯4120的第二芯片区域4120CR交叠，所以第一半导体管芯4110的第三划道区域4110SR2可与第二半导体管芯4120的第四划道区域4120SR2的一些部分交叠。第二半导体管芯4120的第四划道区域4120SR2的剩余其它一些部分可成为向第一半导体管芯4110的第三划道区域4110SR2的外侧进一步突出的第二外伸部分4120H。
由于第二半导体管芯4120的第四划道区域4120SR2具有比第一半导体管芯4110的第三划道区域4110SR2更大的宽度，所以第一半导体管芯4110的第一芯片区域4110CR与第二半导体管芯4120的第二芯片区域4120CR交叠，以使得第二半导体管芯4120的第四划道区域4120SR2的其它一些部分可构成第二外伸部分4120H。
在管芯层叠物4100DS中，第一半导体管芯4110的第一外伸部分4110H和第二半导体管芯4120的第二外伸部分4120H可起到抑制密封剂4200从管芯层叠物4100DS分层的作用。第一半导体管芯4110的各个第一外伸部分4110H具有穿透到密封剂第一部分4200L中的诸如尖峰的形状。因此，可抑制密封剂第一部分4200L从第一半导体管芯4110和第二半导体管芯4120或从管芯层叠物4100DS的第一侧4100SL分层。第二半导体管芯4120的各个第二外伸部分4200H具有穿透到密封剂第二部分4200R中的诸如尖峰的形状。因此，可抑制密封剂第二部分4200R从第一半导体管芯4110和第二半导体管芯4120或从管芯层叠物4100DS的第二侧4100SR分层。
第一半导体管芯4110和第二半导体管芯4120可在第一芯片区域4110CR和第二芯片区域4120CR中包括用于电连接的通孔4150。基础管芯4300还可进一步包括用于电连接的通孔4150。通孔4150及其上侧或下侧的其它通孔4150可通过导电连接器4170相互电连接。
图9是示出根据另一实施方式的抑制层叠封装50中的密封剂5200的分层的动作的示意图。
参照图9，层叠封装50可包括第一半导体管芯5110、上侧第二半导体管芯5120TD和下侧第二半导体管芯5120BD。上侧第二半导体管芯5120TD可层叠在第一半导体管芯5110上方，并且下侧第二半导体管芯5120BD可设置在第一半导体管芯5110下方。密封剂5200可形成为覆盖第一半导体管芯5110、上侧第二半导体管芯5120TD和下侧第二半导体管芯5120BD的管芯层叠物的侧面。密封剂5200可形成为暴露上侧第二半导体管芯5120TD的顶表面5120T。第一半导体管芯5110可包括外伸部分5110H。
在形成密封剂5200的工艺期间，在密封剂5200中可能出现收缩力。在模塑密封剂5200的工艺中，随着密封剂5200硬化，在密封剂5200内可能出现收缩力。收缩力可充当使密封剂5200从半导体管芯5110、5120TD和5120BD分层的力。这种收缩力可与密封剂5200的体积成比例地增加。
密封剂5200可包括密封剂第一子部分5201、密封剂第二子部分5202和密封剂第三子部分5203。密封剂第一子部分5201可以是密封剂5200的设置在上侧第二半导体管芯5120TD的侧面5120TS与密封剂5200的侧表面5200S之间的一些部分。密封剂第二子部分5202可以是密封剂5200的设置在第一半导体管芯5110的侧面5110S与密封剂5200的侧表面5200S之间的一些部分。密封剂第三子部分5203可以是密封剂5200的设置在下侧第二半导体管芯5120BD的侧面5120BS与密封剂5200的侧表面5200S之间的一些部分。
由于第一半导体管芯5110的外伸部分5110H向密封剂5200中突出更远，所以密封剂第二子部分5202的体积可能小于密封剂第一子部分5201或密封剂第三子部分5203的体积。因此，密封剂第二子部分5202中出现的第二收缩力SF2可分别小于密封剂第一子部分5201和密封剂第三子部分5203中出现的第一收缩力SF1和第三收缩力SF3中的每一个。由于第二收缩力SF2可具有相对小的大小，所以可抑制密封剂第二子部分5202从第一半导体管芯5110的侧面5110S分层。因此，也可抑制密封剂5200分层。
密封剂第一子部分5201中可能出现的第一收缩力SF1可在基本上垂直于第一收缩力SF1作用的方向的传播方向PD上传播。当密封剂第一子部分5201中出现的第一收缩力SF1传播到密封剂第三子部分5203与下侧第二半导体管芯5120BD的侧面5120BS之间的界面部分时，第一收缩力SF1连同第三收缩力SF3一起传播的附加收缩力可添加到密封剂第三子部分5203与下侧第二半导体管芯5120BD的侧面5120BS之间的界面部分。
由于第一半导体管芯5110的外伸部分5110H阻挡密封剂第三子部分5203与下侧第二半导体管芯5120BD的侧面5120BS之间的界面部分，所以可阻挡第一收缩力SF1传递到密封剂第三子部分5203与下侧第二半导体管芯5120BD的侧面5120BS之间的界面部分。第一半导体管芯5110的外伸部分5110H可阻挡第一收缩力SF1和第三收缩力SF3彼此影响。如上所述，第一半导体管芯5110的外伸部分5110H可使得通过密封剂5200的收缩而生成的收缩力SF1、SF2和SF3分布。由于收缩力SF1、SF2和SF3如上所述分布，所以可抑制密封剂5200分层。
图10和图11是示出根据实施方式的划切半导体管芯的方法的示意性横截面图。
参照图10，可形成划道区域6100SR设置在第一芯片区域6100CR1和第二芯片区域6100CR2之间的半导体晶圆6100W。对准标记6100AM可设置在划道区域6100SR中。可在划道区域6100SR内指定划切位置DL。可使用对准标记6100AM作为设定位置的标准将相对于第一芯片区域6100CR1偏移第一距离D1的位置设定为划切位置DL。在划切位置DL中，相对于第一芯片区域6100CR1偏移的第一距离D1和相对于第二芯片区域6100CR2偏移的第二距离D2可不同地设定。
参照图10和图11，可沿着划切位置DL划切半导体晶圆6100W。可通过使用刀片的锯切工艺或通过使用激光的划切工艺来划切半导体晶圆6100W。半导体晶圆6100W可通过划切工艺被划切成第一半导体管芯6110和第二半导体管芯6120。第一半导体管芯6110可包括具有第一宽度W1的第一划道区域6100SR1。第二半导体管芯6120可包括具有第二宽度W2的第二划道区域6100SR2。第一宽度W1和第二宽度W2可为不同的大小。第一半导体管芯6110可用作图7中的第一半导体管芯3110。第二半导体管芯6120可用作图7中的第二半导体管芯3120。
可通过设定划切位置DL以使得相对于第一芯片区域6100CR1偏移的第一距离D1和相对于第二芯片区域6100CR2偏移的第二距离D2彼此不同来形成划道区域6100SR1和6100SR2被实现为具有不同的宽度W1和W2的半导体管芯6110和6120。这些半导体管芯6110和6120可用于形成本公开中所呈现的管芯层叠物(图1中的10、图6中的20、图7中的30和图8中的40)。
图12是示出包括采用根据本公开的实施方式的至少一个层叠封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据本公开的实施方式的至少一个半导体封装。
存储器7810可包括本公开的技术应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出所存储的数据或存储数据。
图13是示出包括根据本公开的实施方式的至少一个层叠封装的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711和/或存储器8713可包括根据本公开的实施方式的至少一个半导体封装。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的命令和/或数据等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线型或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或WiBro(无线宽带互联网)的技术的通信系统中。
迄今为止描述了本公开的实施方式。本教导所属领域的普通技术人员将理解，在不脱离本公开的本质特性的情况下，本教导可按修改形式实现。因此，所公开的实施方式应该从描述性视角而非限制性视角考虑。本公开的范围在权利要求而非上述描述中描述，其等同范围内的所有差异应该被解释为包括在本公开中。
相关申请的交叉引用
本申请要求2022年7月7日提交的韩国申请No.10-2022-0083583的优先权，其整体通过引用并入本文。

Claims (28)

1.一种层叠封装，该层叠封装包括：
层叠的半导体管芯，所述层叠的半导体管芯包括第一半导体管芯和第二半导体管芯；以及
密封剂，该密封剂覆盖所述层叠的半导体管芯的侧面，
其中，所述第一半导体管芯具有比所述第二半导体管芯向所述密封剂中突出更远的外伸部分。
2.根据权利要求1所述的层叠封装，其中，
所述第二半导体管芯被设置在所述层叠的半导体管芯的顶层，并且
所述第一半导体管芯被设置在所述第二半导体管芯下方。
3.根据权利要求2所述的层叠封装，其中，所述第二半导体管芯被设置为使得所述第二半导体管芯的顶表面从所述密封剂暴露，所述第二半导体管芯的顶表面与所述第二半导体管芯的面向所述第一半导体管芯的底表面相对。
4.根据权利要求2所述的层叠封装，其中，所述第二半导体管芯的厚度大于所述第一半导体管芯的厚度。
5.根据权利要求1所述的层叠封装，该层叠封装还包括基础管芯，
其中，所述层叠的半导体管芯层叠在所述基础管芯上，并且
所述密封剂延伸以填充所述层叠的半导体管芯与所述基础管芯之间的间隙。
6.根据权利要求5所述的层叠封装，其中，
所述第一半导体管芯被设置在所述第二半导体管芯上，并且
所述第二半导体管芯被设置在所述第一半导体管芯和所述基础管芯之间。
7.根据权利要求1所述的层叠封装，其中，所述第一半导体管芯的所述外伸部分向所有所述层叠的半导体管芯的所述密封剂中突出最远。
8.根据权利要求1所述的层叠封装，其中，
所述第一半导体管芯包括第一划道区域和第一芯片区域，
所述第二半导体管芯包括第二划道区域和第二芯片区域，
所述第二芯片区域与所述第一芯片区域交叠，并且
所述第二划道区域与所述第一划道区域的一部分交叠，并且所述第一划道区域的不与所述第二划道区域交叠的其它部分表示向所述密封剂中突出超过所述第二划道区域的外伸部分。
9.根据权利要求8所述的层叠封装，其中，
所述第一半导体管芯的所述第一芯片区域和所述第二半导体管芯的所述第二芯片区域具有相同的宽度，并且
所述第一半导体管芯的所述第一划道区域的宽度大于所述第二半导体管芯的所述第二划道区域的宽度。
10.根据权利要求8所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括指示所述第一半导体管芯和所述第二半导体管芯层叠的位置的对准标记，以使得所述第二半导体管芯的所述第二芯片区域与所述第一半导体管芯的所述第一芯片区域交叠。
11.根据权利要求10所述的层叠封装，其中，所述对准标记分别设置在所述第一半导体管芯的所述第一划道区域和所述第二半导体管芯的所述第二划道区域中。
12.根据权利要求8所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括设置在所述第一芯片区域和所述第二芯片区域中的通孔。
13.根据权利要求1所述的层叠封装，其中，所述密封剂填充所述第一半导体管芯和所述第二半导体管芯之间的间隙。
14.一种层叠封装，该层叠封装包括：
管芯层叠物，其中第一半导体管芯和第二半导体管芯交替地层叠；以及
密封剂，该密封剂覆盖所述管芯层叠物的侧面，
其中，所述第一半导体管芯包括比所述第二半导体管芯向所述密封剂中突出更远的外伸部分。
15.根据权利要求14所述的层叠封装，其中，第二半导体管芯被设置在所述管芯层叠物的顶层，并且所述第二半导体管芯被设置为使得所述第二半导体管芯的顶表面从所述密封剂暴露，所述第二半导体管芯的顶表面与所述第二半导体管芯的面向第一半导体管芯的底表面相对。
16.根据权利要求14所述的层叠封装，其中，设置在所述管芯层叠物的顶层的第二半导体管芯的厚度大于所述第一半导体管芯的厚度。
17.根据权利要求14所述的层叠封装，该层叠封装还包括基础管芯，其中，
交替地层叠的所述第一半导体管芯和所述第二半导体管芯层叠在所述基础管芯上，并且
所述密封剂填充交替地层叠的所述第一半导体管芯和所述第二半导体管芯与所述基础管芯之间的间隙并且填充所述第一半导体管芯和所述第二半导体管芯之间的间隙。
18.根据权利要求14所述的层叠封装，其中，
所述第一半导体管芯包括位于所述第一半导体管芯的第一划道区域之间的第一芯片区域，
所述第二半导体管芯包括位于所述第二半导体管芯的第二划道区域之间的第二芯片区域，
所述第二芯片区域与所述第一芯片区域交叠，并且
所述第二划道区域与所述第一划道区域的部分交叠，并且所述第一划道区域的未与所述第二划道区域交叠的剩余部分表示向所述密封剂中突出超过所述第二划道区域的外伸部分。
19.根据权利要求18所述的层叠封装，其中，
所述第一半导体管芯的所述第一芯片区域和所述第二半导体管芯的所述第二芯片区域具有相同的宽度，并且
所述第二半导体管芯的各个所述第二划道区域的宽度小于所述第一半导体管芯的各个所述第一划道区域的宽度。
20.根据权利要求18所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括指示所述第一半导体管芯和所述第二半导体管芯层叠的位置的对准标记，以使得所述第二半导体管芯的所述第二芯片区域与所述第一半导体管芯的所述第一芯片区域交叠。
21.根据权利要求18所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括设置在所述第一芯片区域和所述第二芯片区域中的通孔。
22.一种层叠封装，该层叠封装包括：
管芯层叠物，其中第一半导体管芯和第二半导体管芯交替地层叠；以及
密封剂，该密封剂覆盖所述管芯层叠物的彼此相对的第一侧和第二侧，
其中，所述密封剂包括覆盖所述管芯层叠物的所述第一侧的密封剂第一部分和覆盖所述管芯层叠物的所述第二侧的密封剂第二部分，
所述第一半导体管芯包括比所述第二半导体管芯向所述密封剂第一部分中突出更远的第一外伸部分，并且
所述第二半导体管芯包括比所述第一半导体管芯向所述密封剂第二部分中突出更远的第二外伸部分。
23.根据权利要求22所述的层叠封装，其中，
第一半导体管芯包括位于所述第一半导体管芯的第一划道区域和第三划道区域之间的第一芯片区域，
第二半导体管芯包括位于所述第二半导体管芯的第二划道区域和第四划道区域之间的第二芯片区域，
所述第二芯片区域与所述第一芯片区域交叠，
所述第二划道区域与所述第一划道区域的一部分交叠，并且所述第一划道区域的未与所述第二划道区域交叠的其它部分表示向所述密封剂中突出超过所述第二划道区域的第一外伸部分，并且
所述第三划道区域与所述第四划道区域的一部分交叠，并且所述第四划道区域的未与所述第三划道区域交叠的其它部分表示向所述密封剂中突出超过所述第三划道区域的第二外伸部分。
24.根据权利要求23所述的层叠封装，其中，
所述第一半导体管芯的所述第一芯片区域和所述第二半导体管芯的所述第二芯片区域具有相同的宽度，
所述第一半导体管芯的所述第三划道区域的宽度小于所述第二半导体管芯的所述第四划道区域的宽度，并且
所述第二半导体管芯的所述第二划道区域的宽度小于所述第一半导体管芯的所述第一划道区域的宽度。
25.根据权利要求23所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括指示所述第一半导体管芯和所述第二半导体管芯层叠的位置的对准标记，以使得所述第二半导体管芯的所述第二芯片区域与所述第一半导体管芯的所述第一芯片区域交叠。
26.根据权利要求23所述的层叠封装，其中，所述第一半导体管芯和所述第二半导体管芯还包括设置在所述第一芯片区域和所述第二芯片区域中的通孔。
27.根据权利要求23所述的层叠封装，其中，第二半导体管芯被设置在所述管芯层叠物的顶层，并且所述第二半导体管芯的厚度大于各个所述第一半导体管芯的厚度。
28.根据权利要求23所述的层叠封装，该层叠封装还包括基础管芯，其中，
交替地层叠的所述第一半导体管芯和所述第二半导体管芯层叠在所述基础管芯上，并且
所述密封剂填充交替地层叠的所述第一半导体管芯和所述第二半导体管芯与所述基础管芯之间的间隙，并且所述密封剂填充所述第一半导体管芯和所述第二半导体管芯之间的间隙。
CN202310008621.3A 2022-07-07 2023-01-04 包括半导体管芯和密封剂的层叠封装 Pending CN117374018A (zh)

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KR1020220083583A KR20240006828A (ko) 2022-07-07 2022-07-07 반도체 다이들 및 봉지층을 포함한 스택 패키지

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