CN1173737A - 用凸框约束的凝胶来封装易碎器件的方法 - Google Patents

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Abstract

诸如集成电路芯片或多芯片组件之类的易碎器件的封装过程是首先分配一个溶胶环绕着器件的侧面。用通常由预铸塑料材料制成的凸框对溶胶进行横向限制。所分配的溶胶的数量不足以漫过凸框的顶部。然后对溶胶加热以形成凝胶。如有需要,为了对易碎器件进行额外的机械保护,可以例如在凸框的顶表面上放置一个盖子。

Description

用凸框约束的凝胶来封装易碎器件的方法
本发明涉及到封装易碎器件的方法，更确切地说是涉及到含有半导体芯片的器件的封装方法。
含有一个或更多个半导体集成电路芯片(例如一个硅半导体集成电路芯片，或一个由二个或更多个安装在公共互连衬底上的互连硅半导体集成电路芯片组成的多芯片组件，或安装在另一个这种芯片上的至少一个这样的芯片)的半导体电子器件是非常易碎的。它不仅需要机械支持，而且还需要经由电子器件的多个输入输出(“I/O”)端即金属焊点而电连接到外部电路。这种连接的一种典型方法是用其上安装电子器件的电路板来提供，从而形成组件。这种连接本身也可包含非常易碎的引线连接。电路板的形式可以是印刷电路板或叠层多层(多层金属化)电路板，后者即“引线框”板。此外，若有需要，可用焊料小球阵列或插入引线网格阵列(plug-in pin grid array)将引线框板机械地支持于且电连接于一个面积通常比引线框板大得多的所谓“母板”；而且这一母板上可带有大量其它的电连接芯片或组件以及大量互连的诸如电容器、变压器和电阻器的集总电气元件(它们无法常规地集成到芯片或多芯片组件中)以及插头和连接器。
为了封装含有一个或更多个非常易碎的芯片以及诸如引线连接之类的这些芯片的非常易碎的互连，必须注意不要损伤了这些芯片或互连。
1993年8月31日授予William B.Mullen，III等人的美国专利5241133公开了一种电子器件，其中的硅集成电路芯片用金引线连接的方法被连接到位于下方印刷电路板上的敷镀金属上。同时，为了提供硅芯片的机械支持，芯片连接金属化焊点位于芯片下方位置处的电路板上，而且用导电粘合剂将芯片固着于此金属化焊点。此芯片连接金属化焊点的横向尺寸几乎与芯片一般大。得到的电路板与芯片的组件中的问题来自电路板与芯片之间的热膨胀系数不匹配，从而电路板不可取地受到芯片的应力。芯片的横向尺寸越大，此问题就变得越严重(热膨胀正比于长度)。
上述专利还指出，为了降低上述热膨胀系数之间的失配所引起的电路板中的机械应力，可在金属化焊点和半导体芯片之间插入一个抗弯模量相对高(超过约2000000psi)的片状金属加强板并用粘合剂涂于两侧。但由于加强板本身不可弯曲到硅芯片中应力得以减小的程度，故下方电路板中仍会产生不希望有的应变。当电路板用焊料球阵列支持在母板上时，此应变也不可取：芯片电运行的热循环将引起电路板的膨胀-收缩循环，焊料球从而倾向于遭受金属疲劳而最终失效。
上述专利还提出，如本技术领域所知，为了密封组件并使硅芯片对环境气氛达到密封，上述组件(由电连接于且物理安装在印刷电路板上的硅芯片组成)的顶表面用冷却时不柔韧的铸塑化合物借助于铸塑机而被包封。但铸塑组分的热膨胀系数无法等于硅芯片以及热失配的印刷电路板二者的热膨胀系数。因此，在芯片电运行过程中的热循环将导致在芯片中或在电路板中或在二者中引起不希望有的应力或应变。更具体地说，铸塑化合物在固化之后的热循环将倾向于使其或者从芯片或者从电路板或者从二者剥离，从而使位于这一剥离附近的引线连接断裂。铸塑过程中铸塑化合物的高压和高温还导致扫除引线连接或将它们变形以致形成短路。
美国专利5473512(Degani20-11-3-3)指出了一种减轻热膨胀系数失配所引起的问题的电子器件封装，这与本专利有关。
在一个特定实施例中，本发明涉及到封装诸如电子器件之类的易碎器件的一种方法，此方法包含下列步骤：
(a)将一个凸框置入环绕易碎器件的规定位置，此易碎器件带有一个外侧表面，凸框有一个内侧表面和一个顶表面，且凸框通常由预铸塑料材料构成；
(b)在凸框的内侧表面中分配一定数量的溶胶，此溶胶的量足以覆盖至少易碎器件外侧表面的一部分，但不致于漫出凸框的顶表面；以及
(c)将溶胶加热到足以使溶胶转变成不可流动的不润湿的凝胶的温度。
步骤(c)之后，用一盖子覆盖凸框是有利的。此盖子可由一种预铸塑料板构成；或可包含一种通常由铝或铜构成的导热板，它可将电运行过程中电子器件所产生的热带走。
为了使盖子能够真空附着(即低于环境压力所引起的附着)于标准的检放机，从而更方便地用标准检放机将其移至覆盖凸框的位置，盖子带有平坦的外部顶主表面是有利的。
盖子的底表面带有伸出的脊段，且这些伸出的脊段的外表面稍许离开凸框内侧表面而适配也是有利的。这样就减小了盖子和下方结构(例如包含电路板、母板或金属引线的结构)之间热膨胀失配所造成的不希望有的机械应力。
图1是根据本发明一个特定实施例而制造的电子器件封装件的剖面图；
图2是可实用于本发明特定实施例的凸框的透视图；以及
图3是可实用于本发明特定实施例的盖子的透视图。
仅仅为了明显起见，图1未按比例。
电子器件封装件(图1)包括一个电路板200，通常是一个引线框板，其上用例如局域化的金属岛层243、244和245安装了硅半导体集成电路芯片300形式的电子器件。这些金属岛层243、244和245的顶表面分别涂以例如局域化(岛状)支持层253、254和255。只在一个局域化支持岛层上即在最中间的局域化支持层254上有局域化粘合剂层304，以防止电子器件300的横向移动(特别是在装配过程中)。这种粘合剂层304通常是一种环氧树脂，在电子器件300被放置到所有岛支持层253、254和255上的适当位置之后，环氧树脂被加热固化。
如上所述，芯片300的形状一般为方形或长方形。应该了解，在芯片300的底面上存在着比图1所示二个岛层243和245更多的(通常为总共6个)岛层及与之相应的局域化支持层，它们不带粘合剂。这些局域化的支持层253、254和255分别同它们各自下方的金属岛层243、244和245一起用来使芯片300的位置保持在所需的对电路板200的垂直托起距离。
芯片300借助于其顶及底表面的所有暴露部位与硅酮凝胶之类的柔软凝胶400相接触而被包封。此处所用“柔软”一词意指凝胶的杨氏模量足够低(一般小于100psi)以致凝胶400足够柔韧在芯片300电运行的热循环过程中很容易使芯片300的底表面沿局域化保护层253和255的顶表面滑移。
凝胶400的侧面被坚硬的预铸凸框500(通常由塑料制成，最好底部504稍厚)的内表面限制。除了凸出的脊501(它可以但不一定分布于整个底表面)外，底部504的底面是平坦的。盖子600通常由预铸塑料或金属制成，带有凸出的脊段604(图1和3)，脊604有外侧表面602。这些外侧表面602松驰地与凸框500的内壁502(图1和2)相配合。这一松驰配合允许盖子600和电路板200材料之间的热膨胀失配。此外，盖子600带有稍许变尖的截头实心圆锥凸出物603。这些凸出物603的底表面的周边于是紧密地配合于稍许变尖的凸框中的截头空圆锥503中。
为了确保这些凸出物603的底面周边紧密配合入这些凹槽503，凸出物603相对于垂直方向的倾角比凹槽503的小，通常约为0.02弧度(1°弧)。除了这些凸出物603和凹槽503，其它的机械或粘合方法也可用来确保盖子600紧紧地固着于凸框500，例如机械夹具或环氧胶。为了在凹槽503的顶表面和凸出物603之间提供松驰的横向配合，凹槽503的高度大于凸出物603的高度更为有利。
盖子600的凸出脊段604可以略去，尽管有助于使盖子600相对于凸框500的对准，仅靠相对于凸框500的凹槽503对准的盖子600稍许变尖的凸出物603，也能达到盖子600的这一对准。
凸框500的底部504用柔韧的粘合环氧层401固定在连续外围保护(通常电绝缘)涂覆掩模层251上。典型的引线层241和246位于电路板200的顶表面上。应该理解的是这些引线层241、246可代表数百个分布于凸框500周边部位方向、其下或其上的单个印刷电路引线。引线层241、246通常由铜制成并用保护涂覆掩模层251的各自部位涂覆。这一涂覆掩模层251的厚度通常在约10-50μm的范围内，且通常由可光学确定的聚合物即图形化聚合物制成。
粘合环氧层401的厚度相对来说很大：典型范围约为450-500μm。于是环氧层401所提供的连接很柔韧(沿水平方向)。
一对分隔开的引线层241的暴露部位用诸如镍层上的金层之类的适当的接触金属化来涂覆，从而分别确定一对分隔开的外部和内部接触焊点261和262。同样，在引线层246上分别确定一对分隔开的内部和外部接触焊点266和267。通常用镍的无电或电镀随之以电镀金来在引线层241上镀所有这些接触焊点。在完成保护层251之后立即镀所有这些接触焊点是有利的。
芯片300的顶表面一般带有I/O焊点301和302。如本技术所知，典型的引线连接311和312将这些I/O焊点301和302分别电连接到内部接触焊点262和266。
外部和内部接触焊点261和262分别用引线层241电互连，从而使I/O焊点301经由引线连接311、内部接触焊点262和引线层241而电互连到外部接触焊点261。于是，典型的外部接触焊点261(或267，或二者)可用作芯片300测试时或电连接实用电路800(或900，或二者)于芯片300时的芯片300电连接点。
在电路板200的顶表面上有一个环氧树脂坝(环氧树脂停止流动层)，它由一个涂覆有保护性坝层252的金属层242组成。此金属层242通常由相同于金属化引线241和246的材料组成，且通常与金属化引线241和246同时制作。保护性坝层252通常由分别相同于局域化支持层243、244、245和保护性涂覆掩模层251的材料组成，且通常与后者同时制作。此环氧树脂坝为围绕着芯片的环形(如上所见)，且用来保护芯片免遭粘合剂层401中环氧树脂潜流引起的沾污，特别是当环氧树脂在凸框500连接过程中很热的时候。此环氧树脂最好具有相对低的玻璃转化温度，通常约为45℃，但此连接最好在环氧树脂借助于加热到高于其玻璃转化温度而被固化时来进行。
更具体地说，凸框500的连接最好先将凸框500浸入未固化的环氧树脂浴中，从而整个凸框500的底表面(包括脊501)都与环氧树脂浸润，然后(借助于很小的向下的力)将凸框500定位在保护性涂覆掩模层251上。于是，脊501自动地用来确定凸框500的所需横向位置以及凸框500平坦底表面相对于保护掩模层251顶表面的垂直托起距离。
作为一种变通，当采用可使凸框定位的机械垂直对准工具时，可略去脊501(即凸框500的整个底表面都是平坦的)，其中用工具可确定法兰504和保护性掩模层251之间所需的垂直托起距离。而且，此种情况下，在将盖子500用工具放入其最终位置(即所需的托起距离在前述的环氧树脂粘合层401的厚度范围内)之前，可先在保护性掩模251的顶表面上放置未固化的环氧树脂环。无论如何，在将凸框置入环氧树脂之后，则利用加热使环氧树脂固化以便在凸框500和保护层251之间形成永久性的柔韧连接而不管是否有脊501。
为了引入凝胶400，在凸框500被固定于粘合层401之后，规定数量的溶胶(未固化的凝胶)被引入凸框500的范围内且达到规定的厚度。未固化的凝胶最好具有极低的粘度和高的表面浸润性因而可迅速流入就位。未固化凝胶的低粘度防止了在未固化凝胶引入过程中任何引线连接的被冲坏。然后用加热的方法使未固化的凝胶固化。
然后用垂直压力使凸出物603进入凹槽503，将盖子600卡入定位。此时，盖子600的底表面最好与凸框500的顶表面物理接触。最好用标准捡放机来捡拾盖子600并使其就位，从而使凸出物603与凹槽503对准。借助于盖子600的平坦顶表面可实现与捡放机的低压附着接触(即小于环境压力接触)使这一步骤简化了。
由于软凝胶400以及凸框500和保护层251之间的连接二者的前述柔韧性，电路板200和凸框500之间的热膨胀失配就不会在热循环中损伤引线连接311和312的完整性；同时电路板200自由地基本上与凸框无关地膨胀与收缩。
未固化的凝胶的低粘度和高浸润性还确保了凝胶对电子器件300的完全填充，包括电子器件300是由二个或更多个倒装片地固定在硅或陶瓷衬底之类的衬底上的集成电路芯片组成的多芯片组件的情况，或电子器件300是一个倒装片或安装于第二个这种芯片或多芯片组件的一个这种芯片或多芯片组件的复合物的情况。
总之，在电子器件300随后的电运行所产生的热循环过程中，芯片300的底表面沿局域化支持层253和255的顶表面自由滑移，且芯片本身可在凝胶400中横向运动，从而伴随芯片300电运行的凝胶热循环不导致在芯片300或在电路板200中产生不希望有的应变或应力，即不导致损害典型引线连接311和312的电学完整性。
如本技术所知，电路板200在各典型引线层241和246的横向范围内的各自位置处有一个从其底表面延伸到其顶表面的分开的局域化通道孔。如本技术所知，每个典型的电路板焊料焊点221和224(一般都是铜)位于电路板200底表面上各个这种孔处。每个这种孔的侧壁涂以侧壁金属化231和236，通常为铜。如本技术所知，每个这种侧壁金属化231和236的底部分别通过焊球201和204分别电连接位于母板100顶表面上的导电母板引线层101和104。如本技术所知，总数约为100(或多或少)的典型焊球202、203的二维阵列将典型电路板引线层222、223分别同典型母板引线层102和103电连接。如本技术所知，每个电路板焊料焊点221和224的暴露表面分别用焊料掩模层211和216涂覆。如本技术所知，每个母板引线层101、102、103、104的暴露表面分别用分开的焊料停止层111、112、113、114涂覆。
母板100可由例如聚芳香胺类、环氧树脂玻璃或玻璃纤维加强的环氧树脂制成。电路板200可以是环氧树脂、玻璃纤维加强的环氧树脂、聚酰亚胺或陶瓷。此电路板200是取好能利用焊球201、202、203和204在凸框500固定于粘合层401(或直接固定于保护层251)之前或之后焊到母板100，依赖于凝胶何时被固化：电路板200到母板100的焊接最好在引入凝胶400之前或对其进行了固化之后进行，但无论如何，明智的是凝胶引入和固化之间的时间间隔要尽量短。
虽然已根据具体的实施例详细地描述了本发明，但可作出各种修正而不超越本发明的范围。例如，焊料球201、202、203、204可如专利5346118那样制作，或者可以是本技术所知的插入引线。作为变通，可略去母板100而所有连接电路则可置于电路板200上，特别是当电路板为叠层多层金属化板时更是如此。
而且，作为对分别由涂以局域化支持层253、254和255的金属岛243、244和245所提供的支持元件的替代，这些支持元件也可以用例如局域化的聚合物层单独地提供或由电路板200顶表面中已制作(如用模压方法)的凹槽区(因而互补的升高区)来提供。而且，由局域化支持层254及其下方金属岛层244所形成的中央支持元件可以同诸如局域化支持层253和255与其各自下方的金属岛层243和245一起组成的支持元件之类的一个或更多个其它支持元件合并，从而只形成单一的一个支持元件，以粘合剂304只位于这一单一支持元件的中心区，使芯片300在此支持元件的周边区中自由地横向滑移。而且，局域化粘合剂304可分布在一个或更多个的其它支持元件上，特别是如果粘合剂对支持元件的所有接触面积的总和被限制在面积比芯片底表面面积小(最好为1/10芯片底表面积)的芯片300的中心区。
如本技术所知，应用电路800或900或者二者，可包括测试电路，应用电路(未示出)还可连接于一个或更多个母板引线层101、102、103、104。
作为对用引线连接311和312将芯片300分别电连接于电路板200和I/O焊点301和302的替代，可用焊料球阵列或位于芯片300底表面和电路板200顶表面之间的其它金属阵列将芯片300连接于电路板100。作为另一变通，可用这种阵列或用引线连接将芯片300的底表面或并排的多个这种芯片的底表面电连接到多芯片组件的顶表面，多芯片组件位于电路板200的顶表面，且多芯片组件用引线连接而电连接于电路板200。在任一情况下，电路板200仍可以用典型的焊料球201、202、203和204电连接于母板100、
而且，为了提高芯片300电运行过程中经由盖子600的散热，特别是当盖子600本身为一良好热导体时，可在盖子600的底表面上放置一层导热油脂(未示出)。当使用这层油脂时，凝胶顶表面最好不要高达芯片300顶表面的涂层水平，以便油脂层与芯片300的顶表面形成物理接触。
盖子600可以是一种含有其底表面或顶表面或二者都涂有导热或导电层(通常包含金属)的预铸塑料的复合物。用这种方法，这种层可为盖子提供热导或电导或二者都提供。这一热导对于在电运行中将热量从电子器件导出来说是有利的，而这一电导对于保护电子器件免遭电磁干扰或静电放电(或二者)来说是有利的。本发明还可用于电子器件之外的封装器件。

Claims (6)

1.一种封装易碎器件的方法，它包含下列步骤：
(a)将凸框置入环绕易碎器件的规定位置，易碎器件有一外侧表面，凸框有一内侧表面和一顶表面，且凸框通常由预铸的塑料材料构成；
(b)在凸框内侧表面之内分配一定数量的溶胶，溶胶的数量足以覆盖易碎器件外侧表面的至少一部分但不足以漫过凸框的顶表面；以及
(c)将溶胶加热至足以使溶胶转化成凝胶的温度。
2.权利要求1的方法，其中的易碎器件包含半导体集成电路芯片。
3.权利要求2的方法，其中的步骤(c)随之以步骤(d)放置一个覆盖凸框的盖子。
4.权利要求3的方法，其中的步骤(d)用捡放机来执行，且其中的盖子有一个可提供与捡放机低压接触的平坦外部顶主表面。
5.权利要求1的方法，其中的步骤(c)随之以步骤(d)放置一个覆盖凸框的盖子。
6.权利要求5的方法，其中的步骤(d)用捡放机来执行，且其中的盖子有一个可提供与捡放机低压接触的平坦外部顶主表面。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336221C (zh) * 2002-11-04 2007-09-05 矽品精密工业股份有限公司 可堆栈半导体封装件的模块化装置及其制法
CN108417540A (zh) * 2018-03-26 2018-08-17 李春林 一种指纹识别芯片装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238948B1 (en) 1999-03-03 2001-05-29 Intel Corporation Controlled collapse chip connection (C4) integrated circuit package that has a fillet which seals an underfill material
US6528345B1 (en) 1999-03-03 2003-03-04 Intel Corporation Process line for underfilling a controlled collapse
US6331446B1 (en) 1999-03-03 2001-12-18 Intel Corporation Process for underfilling a controlled collapse chip connection (C4) integrated circuit package with an underfill material that is heated to a partial gel state
US20020014688A1 (en) 1999-03-03 2002-02-07 Suresh Ramalingam Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials
US6774480B1 (en) * 1999-07-30 2004-08-10 Micron Technology, Inc. Method and structure for manufacturing improved yield semiconductor packaged devices
US6700209B1 (en) 1999-12-29 2004-03-02 Intel Corporation Partial underfill for flip-chip electronic packages

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919602A (en) * 1972-03-23 1975-11-11 Bosch Gmbh Robert Electric circuit arrangement and method of making the same
JPS59208800A (ja) * 1983-05-12 1984-11-27 株式会社日立製作所 自動車用電子装置
JPS61125142A (ja) * 1984-11-22 1986-06-12 Hitachi Ltd 電子装置
JPH07120733B2 (ja) * 1985-09-27 1995-12-20 日本電装株式会社 車両用半導体素子パッケージ構造とその製造方法
US5241133A (en) 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5324888A (en) * 1992-10-13 1994-06-28 Olin Corporation Metal electronic package with reduced seal width
US5346118A (en) 1993-09-28 1994-09-13 At&T Bell Laboratories Surface mount solder assembly of leadless integrated circuit packages to substrates
US5473512A (en) 1993-12-16 1995-12-05 At&T Corp. Electronic device package having electronic device boonded, at a localized region thereof, to circuit board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336221C (zh) * 2002-11-04 2007-09-05 矽品精密工业股份有限公司 可堆栈半导体封装件的模块化装置及其制法
CN108417540A (zh) * 2018-03-26 2018-08-17 李春林 一种指纹识别芯片装置

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