CN117369591A - 一种基于集成vco的捷变频方法 - Google Patents
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Abstract
本发明公开了一种基于集成VCO的捷变频方法，主要解决传统频率源合成方案无法兼具的小型化、捷变频的技术问题。该方法利用主控芯片解析每个频点锁定后的振荡核、数模转换器控制码、调谐电容值，制作频率与振荡核、数模转换器控制码、调谐电容值对应码表，将频率与振荡核、数模转换器控制码、调谐电容值对应表存入内置存储器，程序频率切换算法更改为主控芯片直接从内置存储器中调用频率对应的振荡核、数模转换器控制码、调谐电容值，有效的实现了基于集成VCO的捷变频，最终实现频率切换时间＜20us。
Description
技术领域
本发明涉及雷达通信技术领域，具体地说，是涉及一种基于集成VCO的捷变频方法。
背景技术
现有的雷达系统中，电磁对抗日趋强烈，对雷达系统的干扰与反干扰能力、捕获与反捕获能力提出了更高的要求，要求雷达信号必须能十分快速地在不同频点进行跳跃，避免我方信号被捕获、被干扰。而雷达系统中的频率源模块是信号频率快跳输出的关键，其指标的好坏直接影响到系统的整体性能，与此同时，雷达系统还需要兼顾可靠性、相位噪声、杂散抑制等指标以提升通信质量。所以业界希望在雷达系统中能够稳定且高质量的实现频率切换时间＜20us的捷变频输出。
现有的频率源的实现方式有多种，包括锁相环（PLL）式频率源，直接数字频率合成（DDS）式频率源，DDS内插PLL频率源，DDS激励PLL频率源等。PLL的频率固有锁定时间较长，无法达到＜20us的快跳要求。DDS虽然信号建立时间短，但是受限于其工作原理，不能输出较为高频的信号，而且由于DDS内部的DAC（数模转换器）的非线性特征，导致输出杂散也非常多，影响信号质量。而DDS激励PLL，或者DDS内插PLL，频率合成方式结构复杂、体积大，同样无法降低锁相环频率跳变的时间，也就无法提高频率跳变的速度。
发明内容
本发明的目的在于提供一种基于集成VCO的捷变频方法，主要解决传统频率源合成方案无法兼具的小型化、捷变频的技术问题。
为实现上述目的，本发明采用的技术方案如下：
一种基于集成VCO的捷变频方法，包括以下步骤：
S1，启动频率源，主控芯片设置集成VCO输出频率步进f0、频率范围f1-f2的信号；
S2，按步进逐点测试集成VCO的输出信号，主控芯片解析每个频点锁定后VCO对应的振荡特性值；
S3，制作步进f0、频率范围f1-f2信号的频率与振荡特性值对应码表；
S4，将频率与振荡特性值的对应码表存入内置存储器；
S5，程序频率切换算法更改为主控芯片直接从内置存储器中调用频率对应的振荡特性值；
S6，遍历测试频率切换时间；
S7，查看遍历测试频率切换时间是否满足要求；如果满足要求，则完成变频；如果不满足要求，进入S8；
S8，筛选出频率切换时间超差的频点；
S9，针对频率切换时间超差的频点优化振荡特性值；
S10，重复S4～S9步骤，直至S7中的频率切换时间满足要求，最终实现基于集成VCO的捷变频。
进一步地，在本发明中，所述振荡特性值包括振荡核、数模转换器控制码、调谐电容值。
进一步地，在本发明中， 所述频率源包括主控芯片，与主控芯片相连的集成VCO和内置存储器，以及与集成VCO相连的参考时钟。
与现有技术相比，本发明具有以下有益效果：
本发明的捷变频方法利用主控芯片解析每个频点锁定后的振荡特性值，制作频率与振荡特性值对应码表，将频率与振荡特性值对应表存入内置存储器，主控芯片直接从内置存储器中调用频率对应的振荡特性值，然后遍历测试频率切换时间，查看遍历测试频率切换时间是否满足要求，满足要求就结束，如果不满足要求，就筛选出个别频率切换时间超差的频点，再针对个别频率切换时间超差的频点优化振荡特性值，直到频率切换时间满足要求为止。本发明中的频率源有效的实现了基于集成VCO的捷变频，最终实现频率切换时间＜20us。
附图说明
图1为本发明方法流程示意图。
图2为本发明中的频率源结构图。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。
如图1所示，本发明公开的一种基于集成VCO的捷变频方法，包括以下步骤：
S1，启动频率源，主控芯片设置集成VCO输出频率步进f0、频率范围f1-f2的信号。
S2，按步进逐点测试集成VCO的输出信号，主控芯片解析每个频点锁定后VCO对应的振荡特性值，即振荡核、数模转换器控制码和调谐电容值。
S3，制作步进f0、频率范围f1-f2信号的频率与振荡特性值对应码表；
S4，将频率与振荡特性值的对应码表存入内置存储器。
S5，程序频率切换算法更改为主控芯片直接从内置存储器中调用频率对应的振荡特性值。
S6，遍历测试频率切换时间。
S7，查看遍历测试频率切换时间是否满足要求；如果满足要求，则完成变频；如果不满足要求，进入S8。
S8，筛选出个别频率切换时间超差的频点。
S9，针对个别频率切换时间超差的频点优化振荡特性值。
S10，重复S4～S9步骤，直至S7中的频率切换时间满足要求，最终实现基于集成VCO的捷变频。
在本实施例中，如图2所示，所述频率源包括主控芯片，与主控芯片相连的集成VCO和内置存储器，以及与集成VCO相连的参考时钟。
通过上述方法，本发明中的频率源有效的实现了基于集成VCO的捷变频，最终实现频率切换时间＜20us。
上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。
Claims (3)
1.一种基于集成VCO的捷变频方法，其特征在于，包括以下步骤：
S1，启动频率源，主控芯片设置集成VCO输出频率步进f0、频率范围f1-f2的信号；
S2，按步进逐点测试集成VCO的输出信号，主控芯片解析每个频点锁定后VCO对应的振荡特性值；
S3，制作步进f0、频率范围f1-f2信号的频率与振荡特性值对应码表；
S4，将频率与振荡特性值的对应码表存入内置存储器；
S5，程序频率切换算法更改为主控芯片直接从内置存储器中调用频率对应的振荡特性值；
S6，遍历测试频率切换时间；
S7，查看遍历测试频率切换时间是否满足要求；如果满足要求，则完成变频；如果不满足要求，进入S8；
S8，筛选出频率切换时间超差的频点；
S9，针对频率切换时间超差的频点优化振荡特性值；
S10，重复S4～S9步骤，直至S7中的频率切换时间满足要求，最终实现基于集成VCO的捷变频。
2.根据权利要求1所述的一种基于集成VCO的捷变频方法，其特征在于，所述振荡特性值包括振荡核、数模转换器控制码、调谐电容值。
3.根据权利要求2所述的一种基于集成VCO的捷变频方法，其特征在于，所述频率源包括主控芯片，与主控芯片相连的集成VCO和内置存储器，以及与集成VCO相连的参考时钟。
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