CN117293107A - 芯片封装结构 - Google Patents

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Abstract

本发明公开一种芯片封装结构，该芯片封装结构包含一芯片、至少一第一介电层、至少一第二介电层、至少一导接线路及至少一第三介电层，其中每一该导接线路是利用高剂量银膏或高剂量铜膏填满在各第一介电层的至少一第一凹槽及各第二介电层的至少一第二凹槽内所构成，使该芯片的至少一晶垫能与各导接线路电性连接，以提升各导接线路的导电效率，此外，更可通过至少一晶垫用凸块形成在各第一凹槽内并对应位于各晶垫的表面上与各晶垫电性连接以保护各晶垫而增加产品良率，以解决现有产品可信赖度下降的问题，有利于增加产品的市场竞争力。

Description

芯片封装结构
技术领域
本发明涉及一种芯片封装结构，尤其涉及一种能增加芯片封装结构的导电效率及产品良率的芯片封装结构。
背景技术
随着半导体工艺技术日新月异，现有芯片封装结构产品的导电效率及产品良率已开始无法满足制造端或消费端的需求，使得现有的芯片封装结构产品在市场上品质较低而使得可信赖度下降。
因此，一种能增加芯片封装结构导电效率及产品良率以使产品在市场上品质较高而增加可信赖度的芯片封装结构产品，为目前相关产业的迫切期待。
发明内容
本发明的主要目的在于提供一种芯片封装结构，该芯片封装结构包含一芯片、至少一第一介电层、至少一第二介电层、至少一导接线路及至少一第三介电层，其中每一该导接线路为利用高剂量银膏或高剂量铜膏填满在每一该第一介电层的至少一第一凹槽及每一该第二介电层的至少一第二凹槽内所构成，使该芯片的至少一晶垫能与每一该导接线路电性连接，以提升每一该导接线路的导电效率，此外，更可通过至少一晶垫用凸块形成在每一该第一凹槽内并对应位于每一该晶垫的表面上与每一该晶垫电性连接以保护每一该晶垫而增加产品良率，有效地解决现有芯片封装结构产品在市场上品质较低而使得可信赖度下降的问题。
为达成上述目的，本发明提供一种芯片封装结构，该芯片封装结构包含一芯片、至少一第一介电层、至少一第二介电层、至少一导接线路及至少一第三介电层；其中该芯片具有一表面，该表面上设有至少一晶垫(Die Pad)及至少一芯片保护层，其中该芯片为由一晶圆上所分割下来形成；其中每一该第一介电层覆设于该芯片的每一该芯片保护层的表面上，且每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；其中每一该第二介电层覆设于每一该第一介电层的表面上，且每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；其中每一该导接线路为利用高剂量银膏或高剂量铜膏填满在每一该第一凹槽及每一该第二凹槽内所构成，使每一该晶垫能与每一该导接线路电性连接；其中每一该第三介电层覆设于每一该第二介电层的表面上及每一该导接线路的表面上，且每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口以对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫(Pad)以对外电性连接；其中该芯片封装结构的制造方法包含下列步骤：步骤S1：提供一晶圆，该晶圆上设置多个形成阵列排列的芯片，每一该芯片具有一表面，该表面上设有至少一晶垫(Die Pad)及至少一芯片保护层；步骤S2：在该芯片的每一该芯片保护层的表面上对应覆盖地设置至少一第一介电层，每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；步骤S3：在每一该第一介电层的表面上对应覆盖地设置至少一第二介电层，每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；步骤S4：将高剂量银膏或高剂量铜膏填入每一该第一凹槽及每一该第二凹槽之内，且该高剂量银膏或高剂量铜膏的厚度高于每一该第二介电层的表面；步骤S5：将高于每一该第二介电层的表面的该高剂量银膏或高剂量铜膏进行研磨并露出每一该第二介电层的表面，以使该高剂量银膏或高剂量铜膏的表面与每一该第二介电层的表面齐平而构成至少一导接线路，其中每一该晶垫能与每一该导接线路电性连接；及步骤S6：在每一该第二介电层的表面上及每一该导接线路的表面上对应覆盖地设置至少一第三介电层，每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫(Pad)以对外电性连接，有利于增加产品的市场竞争力。
在本发明一较佳实施例中，每一该导接线路的表面上进一步设有至少一导接用凸块，且每一该导接用凸块与每一该导接线路电性连接。
在本发明一较佳实施例中，每一该导接用凸块进一步为由一镍(Ni)层及一金(Au)层所构成的凸块体，或由一镍(Ni)层、一钯(P)层及一金(Au)层所构成的凸块体，或由一钯(P)层及一金(Au)层所构成的凸块体。
在本发明一较佳实施例中，每一该导接用凸块上进一步设有至少一第一保护层，其中每一该第一保护层每一该导接用凸块电性连接。
在本发明一较佳实施例中，每一该第一保护层上进一步设有至少一第二保护层，其中每一该第二保护层与每一该第一保护层电性连接。
在本发明一较佳实施例中，每一该第一介电层、每一该第二介电层、每一该导接线路、及每一该第三介电层的所堆叠形成的总厚度为25微米(μm)。
在本发明一较佳实施例中，构成每一该导接线路的高剂量银膏或高剂量铜膏进一步为纳米银膏或纳米铜膏。
在本发明一较佳实施例中，每一该第三介电层的每一该开口上进一步设有至少一锡球，使每一该导接线路能通过每一该锡球对外电性连接。
在本发明一较佳实施例中，该芯片封装结构进一步经由打线接合(Wire Boning)作业通过一焊线以在每一该开口内的每一该导接线路上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起。
为达成上述目的，本发明还提供一种芯片封装结构，该芯片封装结构包含一芯片、至少一第一介电层、至少一晶垫用凸块、至少一第二介电层、至少一导接线路及至少一第三介电层；其中该芯片具有一表面，该表面上设有至少一晶垫(Die Pad)及至少一芯片保护层，其中该芯片是由一晶圆上所分割下来形成；其中每一该第一介电层覆设于该芯片的每一该芯片保护层的表面上，且每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；其中每一该晶垫用凸块形成在每一该第一凹槽内并对应位于每一该晶垫的表面上与每一该晶垫电性连接；其中每一该第二介电层覆设于每一该第一介电层的表面上，且每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；其中每一该导接线路是利用高剂量银膏或高剂量铜膏填满在每一该第二凹槽内所构成，使每一该晶垫用凸块能与每一该导接线路电性连接；其中每一该第三介电层覆设于每一该第二介电层的表面上及每一该导接线路的表面上，且每一该第三介电层上形成有至少一开口，以使每一该导接线路能通过每一该开口以对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫(Pad)以对外电性连接；其中该芯片封装结构的制造方法包含下列步骤：步骤S1：提供一晶圆，该晶圆上设置多个形成阵列排列的芯片，每一该芯片具有一表面，该表面上设有至少一晶垫(Die Pad)及至少一芯片保护层；步骤S2：在该芯片的每一该芯片保护层的表面上对应覆盖地设置至少一第一介电层，每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；步骤S3：在每一该第一凹槽内形成至少一晶垫用凸块，且每一该晶垫用凸块对应位于每一该晶垫的表面上与每一该晶垫电性连接；步骤S4：在每一该第一介电层的表面上对应覆盖地设置至少一第二介电层，每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；步骤S5：将高剂量银膏或高剂量铜膏填入每一该第一凹槽及每一该第二凹槽之内，且该高剂量银膏或高剂量铜膏的厚度高于每一该第二介电层的表面；步骤S6：将高于每一该第二介电层的表面的该高剂量银膏或高剂量铜膏进行研磨并露出每一该第二介电层的表面，以使该高剂量银膏或高剂量铜膏的表面与每一该第二介电层的表面齐平而构成至少一导接线路，其中每一该晶垫用凸块能与每一该导接线路电性连接；及步骤S7：在每一该第二介电层的表面上及每一该导接线路的表面上对应覆盖地设置至少一第三介电层，每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫(Pad)以对外电性连接，有利于增加产品的市场竞争力。
在本发明另一较佳实施例中，每一该导接线路的表面上进一步设有至少一导接用凸块，且每一该导接用凸块与每一该导接线路电性连接。
在本发明另一较佳实施例中，每一该导接用凸块进一步为由一镍(Ni)层及一金(Au)层所构成的凸块体，或由一镍(Ni)层、一钯(P)层及一金(Au)层所构成的凸块体，或由一钯(P)层及一金(Au)层所构成的凸块体。
在本发明另一较佳实施例中，每一该导接用凸块上进一步设有至少一第一保护层，其中每一该第一保护层与每一该导接用凸块电性连接。
在本发明另一较佳实施例中，每一该第一保护层上进一步设有至少一第二保护层，其中每一该第二保护层与每一该第一保护层电性连接。
在本发明另一较佳实施例中，每一该晶垫用凸块进一步是由一镍(Ni)层及一金(Au)层所构成的凸块体，或由一镍(Ni)层、一钯(P)层及一金(Au)层所构成的凸块体，或由一钯(P)层及一金(Au)层所构成的凸块体。
在本发明另一较佳实施例中，每一该第一介电层、每一该第二介电层、每一该导接线路、及每一该第三介电层的所堆叠形成的总厚度为25微米(μm)。
在本发明另一较佳实施例中，构成每一该导接线路的高剂量银膏或高剂量铜膏进一步为纳米银膏或纳米铜膏。
在本发明另一较佳实施例中，每一该第三介电层的每一该开口上进一步设有至少一锡球，使每一该导接线路能通过每一该锡球对外电性连接。
在本发明另一较佳实施例中，该芯片封装结构进一步经由打线接合(WireBoning)作业通过一焊线以在每一该开口内的每一该导接线路上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起。
附图说明
图1为本发明的第一实施例的侧视剖面平面示意图。
图2为本发明的芯片的侧视剖面平面示意图。
图3为在图2的芯片上设置第一介电层的侧视剖面平面示意图。
图4为在图3的第一介电层上设置第二介电层的侧视剖面平面示意图。
图5为在图4的第一凹槽及第二凹槽之内填入高剂量银膏或高剂量铜膏的侧视剖面平面示意图。
图6为将图5的高于第二介电层的表面的高剂量银膏或高剂量铜膏进行研磨并露出第二介电层的表面的侧视剖面平面示意图。
图7为在图6的导接线路上设置第三介电层的侧视剖面平面示意图。
图8为本发明的第一实施例的多个芯片封装结构位于晶圆上的侧视剖面平面示意图。
图9为本发明的芯片封装结构与电子元件经由打线接合(Wire Boning)作业而电性连接在一起的侧视剖面平面示意图。
图10为本发明的第二实施例的侧视剖面平面示意图。
图11为在图6的导接线路上设置导接用凸块的侧视剖面平面示意图。
图12为在图11的导接用凸块上设置第一保护层的侧视剖面平面示意图。
图13为在图12的第一保护层上设置第二保护层的侧视剖面平面示意图。
图14为在图13的第二保护层上设置第三介电层的侧视剖面平面示意图。
图15为本发明的第二实施例的多个芯片封装结构位于晶圆上的侧视剖面平面示意图。
图16为本发明的第三实施例的侧视剖面平面示意图。
图17为在图2的晶垫上设置晶垫用凸块的侧视剖面平面示意图。
图18为在图17的第一介电层上设置第二介电层的侧视剖面平面示意图。
图19为在图18的第一凹槽及第二凹槽之内填入高剂量银膏或高剂量铜膏的侧视剖面平面示意图。
图20为将图19的高于第二介电层的表面的高剂量银膏或高剂量铜膏进行研磨并露出第二介电层的表面的侧视剖面平面示意图。
图21为在图20的导接线路上设置第三介电层的侧视剖面平面示意图。
图22为本发明的第三实施例的多个芯片封装结构位于晶圆上的侧视剖面平面示意图。
图23为本发明的第四实施例的侧视剖面平面示意图。
图24为在图23的导接线路上设置导接用凸块的侧视剖面平面示意图。
图25为在图24的导接用凸块上设置第一保护层的侧视剖面平面示意图。
图26为在图25的第一保护层上设置第二保护层的侧视剖面平面示意图。
图27为在图26的第二保护层上设置第三介电层的侧视剖面平面示意图。
图28为本发明的第四实施例的多个芯片封装结构位于晶圆上的侧视剖面平面示意图。
附图标记说明：1-芯片封装结构；1a-芯片封装结构；1b-芯片封装结构；1c-芯片封装结构；1d-芯片封装结构；10-芯片；11-表面；12-晶垫；13-芯片保护层；20-第一介电层；21-第一凹槽；30-第二介电层；31-第二凹槽；40-导接线路；40a-金属膏层；41-焊垫；50-第三介电层；51-开口；60-导接用凸块；70-锡球；80-晶垫用凸块；90-第一保护层；100-第二保护层；2-晶圆；3-焊线；3a-第一焊点；3b-第二焊点；4-电子元件。
具体实施方式
配合图示，将本发明的结构及其技术特征详述如下，其中各图示只用以说明本发明的结构关系及相关功能，因此各图示中各元件的尺寸并非依实际比例画制且非用以限制本发明。
参考图1、图10、图16及图23，本发明提供一种芯片封装结构1，该芯片封装结构1包含一芯片10、至少一第一介电层20、至少一第二介电层30、至少一导接线路40及至少一第三介电层50。
该芯片10具有一表面11，该表面11上设有至少一晶垫(Die Pad)12及至少一芯片保护层13如图1及图2所示；其中该芯片10是由一晶圆2上所分割下来形成如图8、图15、图22及图28所示。
每一该第一介电层20覆设于该芯片10的各芯片保护层13的表面上，且每一该第一介电层20上形成有至少一第一凹槽21，使各晶垫12能由各第一凹槽21对外露出如图1及图3所示。
每一该第二介电层30覆设于各第一介电层20的表面上，且每一该第二介电层30上形成有至少一第二凹槽31，各第二凹槽31与各第一介电层20的各第一凹槽21相通如图1及图4所示。
每一该导接线路40为利用高剂量银膏或高剂量铜膏填满在各第一凹槽21及各第二凹槽31内所构成，使每一该晶垫12能与各导接线路40电性连接如图1所示；其中该高剂量银膏由树脂材料及银材料所组成但不限制，其中银材料在该高剂量银膏的占比大于树脂材料；其中该高剂量铜膏由树脂材料及铜材料所组成但不限制，其中铜材料在该高剂量铜膏的占比大于树脂材料。
其中，构成各导接线路40的高剂量银膏或高剂量铜膏进一步为纳米银膏或纳米铜膏但不限制，以利于增加导电的效率。
每一该第三介电层50覆设于各第二介电层30的表面上及各导接线路40的表面上，且每一该第三介电层50上形成有至少一开口51，以使各导接线路40能由各开口51以对外露出如图1及图7所示，其中每一该导接线路40在各开口51处形成至少一焊垫(Pad)41以对外电性连接如图1、图7、图14、图21及图27所示。
其中，各第一介电层20、各第二介电层30、各导接线路40、及各第三介电层50的所堆叠形成的总厚度为25微米(μm)但不限制如图9所示，以形成一具有厚度的堆叠结构体来加强总体结构强度。
本发明的该芯片封装结构1进一步可选择利用锡球焊接或打线接合(WireBonding)作业与外部的电子元件进行电性连接但不限制；其中当选择利用锡球焊接作业时，该芯片封装结构1的每一该第三介电层50的各开口51上进一步设有至少一锡球70但不限制如图1、图10、图16及图23所示，使每一该导接线路40能通过各锡球70对外电性连接；其中当选择利用打线接合作业时，该芯片封装结构1进一步经由打线接合(Wire Bonding)作业通过一焊线3以在每一该开口51内的各导接线路40上形成一第一焊点3a与一电子元件4上形成一第二焊点3b如图9所示，以使该芯片封装结构1与该电子元件4电性连接在一起，以增加产品的多元化应用而利于增加产品的市场竞争力。
参考图1至图8、图15、图22及图28，该芯片封装结构1的制造方法包含下列步骤：
步骤S1：提供一晶圆2，该晶圆2上设置多个形成阵列排列的芯片10如图8、图15、图22及图28所示，每一该芯片10具有一表面11，该表面11上设有至少一晶垫(Die Pad)12及至少一芯片保护层13如图2所示。
步骤S2：在该芯片10的每一该芯片保护层13的表面上对应覆盖地设置至少一第一介电层20，每一该第一介电层20上形成有至少一第一凹槽21，使各晶垫12能由各第一凹槽21对外露出如图3所示。
步骤S3：在每一该第一介电层20的表面上对应覆盖地设置至少一第二介电层30，每一该第二介电层30上形成有至少一第二凹槽31，每一该第二凹槽31与各第一介电层20的各第一凹槽21相通如图4所示。
步骤S4：将高剂量银膏或高剂量铜膏填入各第一凹槽21及各第二凹槽31之内形成一金属膏层40a，且该高剂量银膏或高剂量铜膏所形成的该金属膏层40a的厚度高于每一该第二介电层30的表面如图5所示。
步骤S5：将高于每一该第二介电层30的表面的该高剂量银膏或高剂量铜膏所形成的该金属膏层40a(如图5所示)进行研磨并露出各第二介电层30的表面，以使该高剂量银膏或高剂量铜膏的表面与各第二介电层30的表面齐平而构成至少一导接线路40如图6所示；其中每一该晶垫12能与各导接线路40电性连接如图1所示。
步骤S6：在每一该第二介电层30的表面上及每一该导接线路40的表面上对应覆盖地设置至少一第三介电层50，每一该第三介电层50上形成有至少一开口51，以使每一该导接线路40能由各开口51对外露出如图1及图7所示，其中每一该导接线路40在各开口51处形成至少一焊垫(Pad)41以对外电性连接如图7所示。
此外，根据本发明的该芯片封装结构1是否具有至少一导接用凸块60(如图10所示)或至少一晶垫用凸块80(如图16所示)，或各导接用凸块60及各晶垫用凸块80皆具有(如图23所示)，或各导接用凸块60及各晶垫用凸块80皆不具有(如图1所示)，而可进一步分为第一实施例(该芯片封装结构1a)、第二实施例(该芯片封装结构1b)、第三实施例(该芯片封装结构1c)及第四实施例(该芯片封装结构1d)但不限制如图1、图10、图16及图23所示；其中该芯片10、各第一介电层20、各第二介电层30、各导接线路40及各第三介电层50在第一实施例(该芯片封装结构1a)、第二实施例(该芯片封装结构1b)、第三实施例(该芯片封装结构1c)及第四实施例(该芯片封装结构1d)中的结构构造或技术特征上大致上皆相同如图1、图10、图16及图23所示。
其中，每一该导接用凸块60进一步是由一镍(Ni)层及一金(Au)层所构成的凸块体，或由一镍(Ni)层、一钯(P)层及一金(Au)层所构成的凸块体，或由一钯(P)层及一金(Au)层所构成的凸块体但不限制，以利于减少使用金(Au)材料而节省成本；其中每一该晶垫用凸块80进一步是由一镍(Ni)层及一金(Au)层所构成的凸块体，或由一镍(Ni)层、一钯(P)层及一金(Au)层所构成的凸块体，或由一钯(P)层及一金(Au)层所构成的凸块体但不限制，以利于减少使用金(Au)材料而节省成本。
在图1及图8中所示的实施例为本发明的第一实施例(该芯片封装结构1a)，在第一实施例(该芯片封装结构1a)中，该芯片封装结构1a不具有各导接用凸块60及各晶垫用凸块80，使得该芯片10的每一该晶垫12得直接通过各导接线路40对外电性连接，以利于提升产品导电的效率。
此外，由于该芯片封装结构1a(第一实施例)不需设置各导接用凸块60及各晶垫用凸块80，以利于制造端简化步骤而节省成本。
在图10及图15中所示的实施例为本发明的第二实施例(该芯片封装结构1b)，在第二实施例(该芯片封装结构1b)中，该芯片封装结构1b进一步具有至少一导接用凸块60，每一该导接用凸块60设于各导接线路40的表面上，且每一该导接用凸块60与各导接线路40电性连接如图10、图11及图14所示，以保护各导接线路40而稳提升产品的良率。
其中，每一该导接用凸块60上进一步设有至少一第一保护层90但不限制如图12所示，其中每一该第一保护层90与各导接用凸块60电性连接，以保护各导接用凸块60而稳提升产品的良率；其中每一该第一保护层90上进一步设有至少一第二保护层100但不限制如图13及图14所示，其中每一该第二保护层100与各第一保护层90电性连接，以保护各导接用凸块60而稳提升产品的良率。
在图16及图22中所示的实施例为本发明的第三实施例(该芯片封装结构1c)，在第三实施例(该芯片封装结构1c)中，该芯片封装结构1b进一步具有至少一晶垫用凸块80，每一该晶垫用凸块80形成在各第一凹槽21内并对应位于各晶垫12的表面上与各晶垫12电性连接如图16至图18所示；参考图19及图20，其中每一该导接线路40在各第二凹槽31内并研磨至露出各第二介电层30的表面所构成，使每一该晶垫用凸块80能与各导接线路40电性连接。
在图23及图28中所示的实施例为本发明的第四实施例(该芯片封装结构1d)，在第四实施例(该芯片封装结构1d)中，该芯片封装结构1d进一步具有至少一导接用凸块60及至少一晶垫用凸块80；其中每一该导接用凸块60设于各导接线路40的表面上，且每一该导接用凸块60与各导接线路40电性连接如图24及图27所示，以保护各导接线路40而稳提升产品的良率；其中每一该晶垫用凸块80形成在各第一凹槽21内并对应位于各晶垫12的表面上与各晶垫12电性连接如图26所示；其中每一该导接线路40在各第二凹槽31内并研磨至露出各第二介电层30的表面所构成，使每一该晶垫用凸块80能与各导接线路40电性连接如图23所示。
其中，每一该导接用凸块60上进一步设有至少一第一保护层90但不限制如图25所示，其中每一该第一保护层90与各导接用凸块60电性连接，以保护各导接用凸块60而稳提升产品的良率；其中每一该第一保护层90上进一步设有至少一第二保护层100但不限制如图26所示，其中每一该第二保护层100与各第一保护层90电性连接，以保护各导接用凸块60而稳提升产品的良率。
本发明的该芯片封装结构1与现有的芯片封装结构相较，具有以下优点：
本发明的各导接线路40是利用高剂量银膏或高剂量铜膏填满在各第一介电层20的各第一凹槽21及各第二介电层30的各第二凹槽31内所构成，使该芯片10的各晶垫12能与各导接线路40电性连接，以提升各导接线路40的导电效率，此外，更可通过各晶垫用凸块80形成在各第一凹槽21内并对应位于各晶垫12的表面上与各晶垫12电性连接，以保护各晶垫12而增加产品良率，有效地解决现有芯片封装结构产品在市场上品质较低而使得可信赖度下降的问题，有利于增加产品的市场竞争力。
以上所述仅为本发明的优选实施例，对本发明而言其仅是说明性的，而非限制性的；本领域普通技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效变更，但都将落入本发明的保护范围内。

Claims (19)

1.一种芯片封装结构，其特征在于，包含：
一芯片，其具有一表面，该表面上设有至少一晶垫及至少一芯片保护层；其中该芯片为由一晶圆上所分割下来形成；
至少一第一介电层，每一该第一介电层覆设于该芯片的每一该芯片保护层的表面上，且每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；
至少一第二介电层，每一该第二介电层覆设于每一该第一介电层的表面上，且每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；
至少一导接线路，每一该导接线路为利用高剂量银膏或高剂量铜膏填满在每一该第一凹槽及每一该第二凹槽内所构成，使每一该晶垫能与每一该导接线路电性连接；及
至少一第三介电层，每一该第三介电层覆设于每一该第二介电层的表面上及每一该导接线路的表面上，且每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口以对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫以对外电性连接；
其中该芯片封装结构的制造方法包含下列步骤：
步骤S1：提供一晶圆，该晶圆上设置多个形成阵列排列的芯片，每一该芯片具有一表面，该表面上设有至少一晶垫及至少一芯片保护层；
步骤S2：在该芯片的每一该芯片保护层的表面上对应覆盖地设置至少一第一介电层，每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；
步骤S3：在每一该第一介电层的表面上对应覆盖地设置至少一第二介电层，每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；
步骤S4：将高剂量银膏或高剂量铜膏填入每一该第一凹槽及每一该第二凹槽之内，且该高剂量银膏或高剂量铜膏的厚度高于每一该第二介电层的表面；
步骤S5：将高于每一该第二介电层的表面的该高剂量银膏或高剂量铜膏进行研磨并露出每一该第二介电层的表面，以使该高剂量银膏或高剂量铜膏的表面与每一该第二介电层的表面齐平而构成至少一导接线路；其中每一该晶垫能与每一该导接线路电性连接；及
步骤S6：在每一该第二介电层的表面上及每一该导接线路的表面上对应覆盖地设置至少一第三介电层，每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫以对外电性连接。
2.如权利要求1所述的芯片封装结构，其特征在于，每一该导接线路的表面上进一步设有至少一导接用凸块，且每一该导接用凸块与每一该导接线路电性连接。
3.如权利要求2所述的芯片封装结构，其特征在于，每一该导接用凸块进一步为由一镍层及一金层所构成的凸块体，或由一镍层、一钯层及一金层所构成的凸块体，或由一钯层及一金层所构成的凸块体。
4.如权利要求2所述的芯片封装结构，其特征在于，每一该导接用凸块上进一步设有至少一第一保护层，其中每一该第一保护层与每一该导接用凸块电性连接。
5.如权利要求4所述的芯片封装结构，其特征在于，每一该第一保护层上进一步设有至少一第二保护层，其中每一该第二保护层与每一该第一保护层电性连接。
6.如权利要求1所述的芯片封装结构，其特征在于，每一该第一介电层、每一该第二介电层、每一该导接线路及每一该第三介电层的所堆叠形成的总厚度为25微米。
7.如权利要求1所述的芯片封装结构，其特征在于，构成每一该导接线路的高剂量银膏或高剂量铜膏进一步为纳米银膏或纳米铜膏。
8.如权利要求1所述的芯片封装结构，其特征在于，每一该第三介电层的每一该开口上进一步设有至少一锡球，使每一该导接线路能通过每一该锡球对外电性连接。
9.如权利要求1所述的芯片封装结构，其特征在于，该芯片封装结构进一步经由打线接合作业通过一焊线以在每一该开口内的每一该导接线路上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起。
10.一种芯片封装结构，其特征在于，包含：
一芯片，其具有一表面，该表面上设有至少一晶垫及至少一芯片保护层；其中该芯片系由一晶圆上所分割下来形成；
至少一第一介电层，每一该第一介电层覆设于该芯片的每一该芯片保护层的表面上，且每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；
至少一晶垫用凸块，每一该晶垫用凸块形成在每一该第一凹槽内并对应位于每一该晶垫的表面上与每一该晶垫电性连接；
至少一第二介电层，每一该第二介电层覆设于每一该第一介电层的表面上，且每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；
至少一导接线路，每一该导接线路为利用高剂量银膏或高剂量铜膏填满在每一该第二凹槽内所构成，使每一该晶垫用凸块能与每一该导接线路电性连接；及
至少一第三介电层，每一该第三介电层覆设于每一该第二介电层的表面上及每一该导接线路的表面上，且每一该第三介电层上形成有至少一开口，以使每一该导接线路能通过每一该开口以对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫以对外电性连接；
其中该芯片封装结构的制造方法包含下列步骤：
步骤S1：提供一晶圆，该晶圆上设置多个形成阵列排列的芯片，每一该芯片具有一表面，该表面上设有至少一晶垫及至少一芯片保护层；
步骤S2：在该芯片的每一该芯片保护层的表面上对应覆盖地设置至少一第一介电层，每一该第一介电层上形成有至少一第一凹槽，使每一该晶垫能由每一该第一凹槽对外露出；
步骤S3：在每一该第一凹槽内形成至少一晶垫用凸块，且每一该晶垫用凸块对应位于每一该晶垫的表面上与每一该晶垫电性连接；
步骤S4：在每一该第一介电层的表面上对应覆盖地设置至少一第二介电层，每一该第二介电层上形成有至少一第二凹槽，每一该第二凹槽与每一该第一介电层的每一该第一凹槽相通；
步骤S5：将高剂量银膏或高剂量铜膏填入每一该第一凹槽及每一该第二凹槽之内，且该高剂量银膏或高剂量铜膏的厚度高于每一该第二介电层的表面；
步骤S6：将高于每一该第二介电层的表面的该高剂量银膏或高剂量铜膏进行研磨并露出每一该第二介电层的表面，以使该高剂量银膏或高剂量铜膏的表面与每一该第二介电层的表面齐平而构成至少一导接线路；其中每一该晶垫用凸块能与每一该导接线路电性连接；及
步骤S7：在每一该第二介电层的表面上及每一该导接线路的表面上对应覆盖地设置至少一第三介电层，每一该第三介电层上形成有至少一开口，以使每一该导接线路能由每一该开口对外露出，其中每一该导接线路在每一该开口处形成至少一焊垫以对外电性连接。
11.如权利要求10所述的芯片封装结构，其特征在于，每一该导接线路的表面上进一步设有至少一导接用凸块，且每一该导接用凸块与每一该导接线路电性连接。
12.如权利要求11所述的芯片封装结构，其特征在于，每一该导接用凸块进一步为由一镍层及一金层所构成的凸块体，或由一镍层、一钯层及一金层所构成的凸块体，或由一钯层及一金层所构成的凸块体。
13.如权利要求11所述的芯片封装结构，其特征在于，每一该导接用凸块上进一步设有至少一第一保护层，其中每一该第一保护层与每一该导接用凸块电性连接。
14.如权利要求13所述的芯片封装结构，其特征在于，每一该第一保护层上进一步设有至少一第二保护层，其中每一该第二保护层与每一该第一保护层电性连接。
15.如权利要求10所述的芯片封装结构，其特征在于，每一该晶垫用凸块进一步为由一镍层及一金层所构成的凸块体，或由一镍层、一钯层及一金层所构成的凸块体，或由一钯层及一金层所构成的凸块体。
16.如权利要求10所述的芯片封装结构，其特征在于，每一该第一介电层、每一该第二介电层、每一该导接线路及每一该第三介电层的所堆叠形成的总厚度为25微米。
17.如权利要求10所述的芯片封装结构，其特征在于，构成每一该导接线路的高剂量银膏或高剂量铜膏进一步为纳米银膏或纳米铜膏。
18.如权利要求10所述的芯片封装结构，其特征在于，每一该第三介电层的每一该开口上进一步设有至少一锡球，使每一该导接线路能通过每一该锡球对外电性连接。
19.如权利要求10所述的芯片封装结构，其特征在于，该芯片封装结构进一步经由打线接合作业通过一焊线以在每一该开口内的每一该导接线路上形成一第一焊点与一电子元件上形成一第二焊点，以使该芯片封装结构与该电子元件电性连接在一起。
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