CN117292656A - 显示驱动电路及显示设备 - Google Patents

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CN117292656A CN202210702268.4A CN202210702268A CN117292656A CN 117292656 A CN117292656 A CN 117292656A CN 202210702268 A CN202210702268 A CN 202210702268A CN 117292656 A CN117292656 A CN 117292656A
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Abstract

本申请公开了显示驱动电路及显示设备，该显示驱动电路包括：多个第一信号产生电路，多个第一信号产生电路相互串接，每个第一信号产生电路基于时钟信号产生第一信号，以使多个第一信号产生电路依次输出第一信号；第二信号产生电路，第二信号产生电路在满足预设条件的情况下输出第二信号；多个第三信号产生电路，每个第三信号产生电路的第一输入端与对应的第一信号产生电路的输出端连接，所有第三信号产生电路的第二输入端与第二信号产生电路的输出端连接，第三信号产生电路基于第一信号和第二信号输出第三信号。基于上述方式，可提高降低显示驱动电路的结构的复杂度，进而降低显示设备的成本。

Description

显示驱动电路及显示设备
技术领域
本申请涉及显示技术领域，特别是涉及显示驱动电路及显示设备。
背景技术
现有技术中，在对显示装置中的像素阵列中的每一行或每一列所对应像素进行刷新时，通常需要对像素阵列中的每一行或每一列像素电路逐一发送相应的高电平信号，以实现显示装置所对应画面的逐行或逐列的刷新。
现有技术的缺陷在于，在对像素阵列中的每一行或每一列像素电路逐一发送相应的高电平信号时，通常需要配合一解码器进行作业，通过向解码器逐个输入每一行或每一列的像素电路所对应的地址码，以使得解码器逐个向每一行或每一列的像素电路输出相应的高电平信号，以完成画面的逐行或逐列的刷新，其中，向解码器逐个输入每一行或每一列的像素电路所对应的地址码通常需要配置相应的解码器、相应的存储空间和相应的输入电路，实现方式较为复杂且不便，进而使得显示设备的成本较高。
发明内容
本申请主要解决的技术问题是如何提高降低显示驱动电路的结构的复杂度，进而降低显示设备的成本。
为了解决上述技术问题，本申请采用的第一个技术方案是：一种显示驱动电路，包括：多个第一信号产生电路，每个第一信号产生电路的第一输入端接收时钟信号，且多个第一信号产生电路相互串接，每个第一信号产生电路基于时钟信号产生第一信号，以使多个第一信号产生电路依次输出第一信号；第二信号产生电路，第二信号产生电路在满足预设条件的情况下输出第二信号；多个第三信号产生电路，每个第三信号产生电路的第一输入端与对应的第一信号产生电路的输出端连接，所有第三信号产生电路的第二输入端与第二信号产生电路的输出端连接，第三信号产生电路基于第一信号和第二信号输出第三信号。
其中，显示驱动电路还包括像素阵列模块，像素阵列模块包括多组像素单元组，每一像素单元组包括多个像素单元，每个像素单元组的输入端与对应的第三信号生成电路的输出端连接；像素单元组用于在接收到第三信号时控制对应的多个像素单元分别获取像素显示数据，多个像素单元在接收到第三信号时分别基于像素显示数据进行显示。
其中，显示驱动电路还包括数据存储模块，数据存储模块分别与多组像素单元组连接；像素单元组具体用于在接收到第三信号时控制对应的多个像素单元分别从数据存储模块获取像素显示数据。
其中，第一信号生成电路包括D触发器；D触发器包括第一输入端、第二输入端和输出端，多个D触发器的第一输入端接收同一个时钟信号，每个第三信号产生电路的第一输入端与对应的D触发器的输出端连接；第N个D触发器的输出端与第N+1个D触发器的第二输入端连接，其中，第N个D触发器为多个D触发器中除最后一个D触发器以外的任意一个D触发器，多个D触发器中的首个D触发器的第二输入端接收外部控制电路发送的触发信号。
其中，第三信号生成电路包括第一与门电路，第三信号生成电路的第一输入端与第一与门电路的第一输入端对应，第三信号生成电路的第二输入端与第一与门电路的第二输入端对应，第三信号生成电路的输出端与第一与门电路的输出端对应。
其中，第一与门电路包括第一与非门和第一非门；第一与非门的第一输入端与第一与门电路的第一输入端对应，第一与非门的第二输入端与第一与门电路的第二输入端对应，第一与非门的输出端与第一非门的输入端连接，第一非门的输出端与第一与门电路的输出端对应。
其中，第二信号生成电路包括第一电路和第二电路；第一电路用于在检测到显示驱动电路的像素显示数据载入完成时输出使能信号；第二电路用于在接收到使能信号时输出第二信号。
其中，第二电路包括延迟电路和第二与门电路，延迟电路包括第二非门、第三非门、信号延时电路和第四非门；第二非门的输入端连接第一电路的输出端，第二非门的输出端连接第三非门的输入端，第三非门的输出端连接信号延时电路的输入端，信号延时电路用于对接收到的信号进行延时输出，信号延时电路的输出端连接第四非门的输入端，第四非门的输出端连接第二与门电路的第一输入端，第二与门电路的第二输入端连接第一电路的输出端，第二与门电路的输出端连接第三信号生成电路的第二输入端。
其中，第二与门电路包括第二与非门和第五非门；第二与非门的第一输入端与第二与门电路的第一输入端对应，第二与非门的第二输入端与第二与门电路的第二输入端对应，第二与非门的输出端与第五非门的输入端连接，第五非门的输出端与第二与门电路的输出端对应。
为了解决上述技术问题，本申请采用的第二个技术方案是：一种显示设备，包括上述显示驱动电路。
本申请的有益效果在于：区别于现有技术，本申请的技术方案中的显示驱动电路包括能够依次输出第一信号的多个第一信号产生电路、能够在满足预设条件的情况下输出第二信号的第二信号产生电路、能够基于接收到的第一信号和第二信号输出第三信号的第三信号产生电路，基于上述显示驱动电路的构造即可实现依次输出第三信号，以实现依次触发显示设备的各列/行像素单元进行显示的技术效果，避免了解码器的使用，降低了显示驱动电路的结构及使用方法的复杂度，降低了显示设备的成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请显示驱动电路的第一实施例的结构示意图；
图2是本申请显示驱动电路的第二实施例的结构示意图；
图3是本申请显示驱动电路的第三实施例的结构示意图；
图4是本申请显示驱动电路的第四实施例的结构示意图；
图5是本申请显示驱动电路的第五实施例的结构示意图；
图6是本申请显示驱动电路的第六实施例的结构示意图；
图7是本申请显示设备的一实施例的结构示意图；
图8是本申请信号时序的一实施例示意图。
具体实施方式
下面结合附图和实施例，对本申请作进一步的详细描述。特别指出的是，以下实施例仅用于说明本申请，但不对本申请的范围进行限定。同样的，以下实施例仅为本申请的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其他实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其他实施例相结合。
本申请的描述中，需要说明书的是，除非另外明确的规定和限定，术语“安装”、“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，可以是可拆卸连接，或一体地连接；可以是机械来能接，也可以是电连接；可以是直接相连，也可以通过中间媒介间隔相连。对于本领域的普通技术人员而言，可以具体情况连接上述属于在本申请的具体含义。
本申请首先提出一种显示驱动电路，参见图1，图1是本申请显示驱动电路的第一实施例的结构示意图，如图1所示，显示驱动电路包括多个第一信号产生电路11、第二信号产生电路12和多个第三信号产生电路13。
在该多个第一信号产生电路11中，每一个第一信号产生电路11的第一输入端均连接同一个时钟信号源以接收时钟信号(CLK)，且各第一信号产生电路11之间相互串接，具体可以是通过使前一个第一信号产生电路11的输出端连接后一个第一信号产生电路11的第二输入端的方式进行电路间的串接。基于上述电路结构，除首个第一信号产生电路11以外的第一信号产生电路11均可根据前一个第一信号产生电路11的输出状况进行输出，以使得多个第一信号产生电路11能够依次产生第一信号。
第二信号产生电路12用于在满足预设条件的情况下输出第二信号。
在多个第三信号产生电路13中，每一个第三信号产生电路13的第一输入端分别连接与一个第一信号产生电路11的输出端连接，所有第三信号产生电路13的第二输入端均与第二信号产生电路12的输出端连接，第三信号产生电路13用于接收一第一信号产生电路11输出的第一信号和第二信号产生电路12输出的第二信号，并用于在同时接收到第一信号和第二信号时，基于第一信号和第二信号生成并输出相应的第三信号(如图中的WL1、WL2……WLx中的一个)。
在多个第一信号产生电路11依次产生第一信号时，多个第三信号产生电路13能够依次接收到第一信号，并基于所收到的第二信号和依次接收到的第一信号，依次生成并输出相应的第三信号。
在实际中，多个第三信号产生电路13的多个输出与现有技术中的解码器的多个输出相对应，均能够依次输出相应的第三信号，以使得各行/列像素单元分别在接收到相应的第三信号时进行显示，也即形成各行/列像素单元依次进行刷新显示的技术效果，避免了解码器的使用，降低了显示驱动电路的结构复杂度。同时，由于避免了解码器的使用，也避免了需要依次向解码器输入每一行/列像素单元所对应的地址码的步骤，降低了显示驱动电路的使用复杂度。
综上，基于上述方式，能够降低显示驱动电路的复杂度，进而降低显示驱动电路的成本。
区别于现有技术，本申请的技术方案中的显示驱动电路包括能够依次输出第一信号的多个第一信号产生电路、能够在满足预设条件的情况下输出第二信号的第二信号产生电路、能够基于接收到的第一信号和第二信号输出第三信号的第三信号产生电路，基于上述显示驱动电路的构造即可实现依次输出第三信号，以实现依次触发显示设备的各列/行像素单元进行显示的技术效果，避免了解码器的使用，降低了显示驱动电路的结构及使用方法的复杂度，降低了显示设备的成本。
在一实施例中，参见图2，图2是本申请显示驱动电路的第二实施例的结构示意图，如图2所示，显示驱动电路还包括像素阵列模块14，像素阵列模块14包括多组像素单元组141，每一像素单元组141包括多个像素单元，每个像素单元组141的输入端与对应的第三信号生成电路13的输出端连接，以接收相应的第三信号。
每一个像素单元组141用于在接收到第三信号时控制自身所包含的多个像素单元分别获取像素显示数据，每一个像素单元均用于在接收到第三信号时基于所获取得到的像素显示数据进行显示。
具体地，像素阵列模块14可包括一个由多个像素单元构成的像素阵列，每一个像素单元组141可以是对应该像素阵列中的一行或一列的若干像素单元。在某一行或某一列的若干像素单元接收到相应的第三信号后，该行或该列的若干个像素单元可分别从指定的数据存储模块中获取相应位置所需要显示的像素显示数据，使得各像素单元可基于获取到的像素显示数据进行像素点的刷新显示，进而通过各行或各列的像素单元依次刷新显示，最终完成一个像素阵列所对应的显示画面的整体刷新显示。
可选地，如图2所示，显示驱动电路还包括数据存储模块15，数据存储模块15分别与多组像素单元组141连接，像素单元组141具体用于在接收到第三信号时控制自身所包含的多个像素单元分别从数据存储模块15获取像素显示数据。
具体地，数据存储模块15可以是一个，也可以是多个，各像素单元组141分别与存有相应像素单元组所需像素显示数据的数据存储模块15连接。
在一实施例中，参见图3，图3是本申请显示驱动电路的第三实施例的结构示意图，如图3所示，第一信号产生电路11包括D触发器111，D触发器111包括第一输入端B、第二输入端A和输出端C。
多个D触发器111的第一输入端连接同一个时钟信号源以接收同一个时钟信号，每一个D触发器1111的输出端分别与相应的一个第三信号产生电路13的第一输入端连接。
在多个D触发器111相互串接的电路中，第N个D触发器111的输出端与第N+1个D触发器111的第二输入端连接，其中，第N个D触发器111为多个D触发器111中除最后一个D触发器111以外的任意一个D触发器111，也即，第N+1个D触发器111为多个D触发器111中除首个D触发器111以外的任意一个D触发器111。
多个D触发器111中的首个D触发器111的第二输入端接收外部控制电路发送的触发信号InputD，也即，首个D触发器111将触发信号InputD作为D触发器的输入信号，并基于接收到的输入信号进行相应的输出，而多个D触发器111中除首个D触发器111以外的任意一个D触发器111则以前一个D触发器111的输出作为D触发器的输入信号，并基于接收到的输入信号进行相应的输出。
基于上述方式，可通过结构较为简单的D触发器构成的电路，实现使多个D触发器111依次输出第一信号，也即依次输出高电平信号的技术效果，避免了解码器的设置，降低了显示驱动电路的复杂度和成本。
在一实施例中，参见图4，图4是本申请显示驱动电路的第四实施例的结构示意图，如图4所示，第三信号生成电路13包括第一与门电路131，第三信号生成电路13的第一输入端与第一与门电路131的第一输入端对应，第三信号生成电路13的第二输入端与第一与门电路131的第二输入端对应，第三信号生成电路13的输出端与第一与门电路131的输出端对应。
具体地，第三信号可以是高电平信号，第一与门电路131用于在第一输入端和第二输入端同时接收到高电平信号时输出高电平信号。
在第一种电路中，第一与门电路131可包括一个与门器件，该与门器件的第一输入端为第一与门电路131的第一输入端对应，该与门器件的第二输入端为第一与门电路131的第二输入端对应，该与门器件的输出端为第一与门电路131的输出端对应。
在第二种电路中，第一与门电路131可包括一个第一与非门和一个第一非门，第一与非门的第一输入端与第一与门电路131的第一输入端对应，第一与非门的第二输入端与第一与门电路131的第二输入端对应，第一与非门的输出端与第一非门的输入端连接，第一非门的输出端与第一与门电路131的输出端对应。相较于一个与门，由一个与非门和一个非门构成的与门电路中，电容电阻比更大，进而使得信号传输的延迟更小，提高了显示驱动电路的工作效率。
在一实施例中，参见图5，图5是本申请显示驱动电路的第五实施例的结构示意图，如图5所示，第二信号生成电路12包括第一电路(图未示)和第二电路121。
第一电路用于在检测到显示驱动电路的像素显示数据载入完成时输出使能信号Enable，第二电路121用于在接收到使能信号Enable时输出第二信号。
可选地，如图5所示，第二电路121包括延迟电路和第二与门电路，延迟电路包括第二非门1211、第三非门1212、信号延时电路1213和第四非门1214。
第二非门1211的输入端连接第一电路的输出端以接收使能信号Enable，第二非门1211的输出端连接第三非门1212的输入端，第三非门1212的输出端连接信号延时电路1213的输入端，信号延时电路1213用于对接收到的信号进行延时输出，信号延时电路1213的输出端连接第四非门1214的输入端，第四非门1214的输出端连接第二与门电路的第一输入端以接收使能信号Enable，第二与门电路的第二输入端连接第一电路的输出端，第二与门电路的输出端连接各第三信号生成电路13的第二输入端。
具体地，如图5所示，第二与门电路包括第二与非门1215和第五非门1216。第二与非门1215的第一输入端与第二与门电路的第一输入端对应，第二与非门1215的第二输入端与第二与门电路的第二输入端对应，第二与非门1215的输出端与第五非门1216的输入端连接，第五非门1216的输出端与第二与门电路的输出端对应。
在一应用场景中，参见图6，图6是本申请显示驱动电路的第六实施例的结构示意图。
如图6所示，第一信号生成电路包括D触发器111，D触发器111包括第一输入端B、第二输入端A和输出端C。多个D触发器111的第一输入端B连接同一个时钟信号源以接收同一个时钟信号，每一个D触发器1111的输出端C分别与相应的一个第三信号产生电路13的第一输入端连接。在多个D触发器111相互串接的电路中，第N个D触发器111的输出端C与第N+1个D触发器111的第二输入端连接A，其中，第N个D触发器111为多个D触发器111中除最后一个D触发器111以外的任意一个D触发器111，也即，第N+1个D触发器111为多个D触发器111中除首个D触发器111以外的任意一个D触发器111。多个D触发器111中的首个D触发器111的第二输入端接收外部控制电路发送的触发信号InputD
第三信号生成电路13包括第一与门电路131，第三信号生成电路13的第一输入端与第一与门电路131的第一输入端对应，第三信号生成电路13的第二输入端与第一与门电路131的第二输入端对应，第三信号生成电路13的输出端与第一与门电路131的输出端对应。
第二信号生成电路12包括第一电路(图未示)和第二电路121。第一电路用于在检测到显示驱动电路的像素显示数据载入完成时输出使能信号Enable，第二电路121用于在接收到使能信号Enable时输出第二信号。第二电路121包括延迟电路和第二与门电路，延迟电路包括第二非门1211、第三非门1212、信号延时电路1213和第四非门1214。第二非门1211的输入端连接第一电路的输出端以接收使能信号Enable，第二非门1211的输出端连接第三非门1212的输入端，第三非门1212的输出端连接信号延时电路1213的输入端，信号延时电路1213用于对接收到的信号进行延时输出，信号延时电路1213的输出端连接第四非门1214的输入端，第四非门1214的输出端连接第二与门电路的第一输入端以接收使能信号Enable，第二与门电路的第二输入端连接第一电路的输出端，第二与门电路的输出端连接各第三信号生成电路13的第二输入端。
举例说明，参见图8，图8是本申请信号时序的一实施例示意图，如图8所示，多个D触发器中的首个D触发器接收到的输入信号InputD，在时钟信号CLK第一个上升沿后且第一个下降沿前的一时刻以前均为高电平，该时刻之后则均为低电平。
In1为多个D触发器中的第二个D触发器所接收到的输入信号，也即为第一个D触发器的输出信号，以此类推，Inx为多个D触发器中的最后一个D触发器所接收到的输入信号。
基于上述输入信号InputD，能够使得多个D触发器依次接收到一段高电平信号以作为相应的输入信号，进而使得多个D触发器依次输出高电平信号，并分别在输出一段高电平信号的前后持续输出低电平信号。
此外，使能信号Enable则是在Inx的下降沿的时刻以前均为高电平，基于该使能信号Enable和多个D触发器依次输出的高电平信号，能够使多个第一与门电路依次输出高电平信号，以最终实现上述依次触发显示设备的各列/行像素单元进行显示的技术效果。
本申请还公开一种显示设备，参见图7，图7是本申请显示设备的一实施例的结构示意图，如图7所示，显示设备20包括显示驱动电路21，该显示驱动电路21可以是前文任意一个实施例中的显示驱动电路，此处不作限定。
显示设备可以是电视机、平板电脑、台式机显示屏幕、手机和其它类型的显示设备中的任一种，具体可根据实际需求而定，此处不作限定。显示设备的屏幕可以是液晶显示屏幕，也可以是其它类型的显示屏幕，具体可根据实际需求而定，此处不作限定。
区别于现有技术，本申请的技术方案中的显示驱动电路包括能够依次输出第一信号的多个第一信号产生电路、能够在满足预设条件的情况下输出第二信号的第二信号产生电路、能够基于接收到的第一信号和第二信号输出第三信号的第三信号产生电路，基于上述显示驱动电路的构造即可实现依次输出第三信号，以实现依次触发显示设备的各列/行像素单元进行显示的技术效果，避免了解码器的使用，降低了显示驱动电路的结构及使用方法的复杂度，降低了显示设备的成本。
在本申请的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(可以是个人计算机，服务器，网络设备或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种显示驱动电路，其特征在于，包括：
多个第一信号产生电路，每个所述第一信号产生电路的第一输入端接收时钟信号，且多个所述第一信号产生电路相互串接，每个所述第一信号产生电路基于所述时钟信号产生第一信号，以使多个所述第一信号产生电路依次输出所述第一信号；
第二信号产生电路，所述第二信号产生电路在满足预设条件的情况下输出第二信号；
多个第三信号产生电路，每个所述第三信号产生电路的第一输入端与对应的所述第一信号产生电路的输出端连接，所有所述第三信号产生电路的第二输入端与所述第二信号产生电路的输出端连接，所述第三信号产生电路基于所述第一信号和所述第二信号输出第三信号。
2.根据权利要求1所述的显示驱动电路，其特征在于，所述显示驱动电路还包括像素阵列模块，所述像素阵列模块包括多组像素单元组，每一所述像素单元组包括多个像素单元，每个所述像素单元组的输入端与对应的所述第三信号生成电路的输出端连接；
所述像素单元组用于在接收到所述第三信号时控制对应的多个所述像素单元分别获取像素显示数据，多个所述像素单元在接收到所述第三信号时分别基于所述像素显示数据进行显示更新。
3.根据权利要求2所述的显示驱动电路，其特征在于，所述显示驱动电路还包括数据存储模块，所述数据存储模块分别与多组所述像素单元组连接；
所述像素单元组具体用于在接收到所述第三信号时控制对应的多个所述像素单元分别从所述数据存储模块获取所述像素显示数据。
4.根据权利要求1或2所述的显示驱动电路，其特征在于，所述第一信号生成电路包括D触发器；
所述D触发器包括第一输入端、第二输入端和输出端，多个所述D触发器的第一输入端接收同一个时钟信号，每个所述第三信号产生电路的第一输入端与对应的所述D触发器的输出端连接；
第N个D触发器的输出端与第N+1个D触发器的第二输入端连接，其中，所述第N个D触发器为多个所述D触发器中除最后一个D触发器以外的任意一个D触发器，多个所述D触发器中的首个D触发器的第二输入端接收外部控制电路发送的触发信号。
5.根据权利要求1或2所述的显示驱动电路，其特征在于，所述第三信号生成电路包括第一与门电路，所述第三信号生成电路的第一输入端与所述第一与门电路的第一输入端对应，所述第三信号生成电路的第二输入端与所述第一与门电路的第二输入端对应，所述第三信号生成电路的输出端与所述第一与门电路的输出端对应。
6.根据权利要求5所述的显示驱动电路，其特征在于，所述第一与门电路包括第一与非门和第一非门；
所述第一与非门的第一输入端与所述第一与门电路的第一输入端对应，所述第一与非门的第二输入端与所述第一与门电路的第二输入端对应，所述第一与非门的输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述第一与门电路的输出端对应。
7.根据权利要求1或2所述的显示驱动电路，其特征在于，所述第二信号生成电路包括第一电路和第二电路；
所述第一电路用于在检测到所述显示驱动电路的像素显示数据载入完成时输出使能信号；
所述第二电路用于在接收到所述使能信号时输出第二信号。
8.根据权利要求7所述的显示驱动电路，其特征在于，所述第二电路包括延迟电路和第二与门电路，所述延迟电路包括第二非门、第三非门、信号延时电路和第四非门；
所述第二非门的输入端连接所述第一电路的输出端，所述第二非门的输出端连接所述第三非门的输入端，所述第三非门的输出端连接所述信号延时电路的输入端，所述信号延时电路用于对接收到的信号进行延时输出，所述信号延时电路的输出端连接所述第四非门的输入端，所述第四非门的输出端连接所述第二与门电路的第一输入端，所述第二与门电路的第二输入端连接所述第一电路的输出端，所述第二与门电路的输出端连接所述第三信号生成电路的第二输入端。
9.根据权利要求8所述的显示驱动电路，其特征在于，第二与门电路包括第二与非门和第五非门；
所述第二与非门的第一输入端与所述第二与门电路的第一输入端对应，所述第二与非门的第二输入端与所述第二与门电路的第二输入端对应，所述第二与非门的输出端与所述第五非门的输入端连接，所述第五非门的输出端与所述第二与门电路的输出端对应。
10.一种显示设备，其特征在于，包括如权利要求1至9任一项所述的显示驱动电路。
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