CN117276284A - 具有延伸穿过至少一个金属层的倒t形下部的气隙和相关方法 - Google Patents

具有延伸穿过至少一个金属层的倒t形下部的气隙和相关方法 Download PDF

Info

Publication number
CN117276284A
CN117276284A CN202310592282.8A CN202310592282A CN117276284A CN 117276284 A CN117276284 A CN 117276284A CN 202310592282 A CN202310592282 A CN 202310592282A CN 117276284 A CN117276284 A CN 117276284A
Authority
CN
China
Prior art keywords
layer
metal layer
air gap
over
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310592282.8A
Other languages
English (en)
Inventor
邓文生
林克茂
谢君毅
易万兵
刘新福
卓睿智
邵艳霞
尹淑城
J·K·W·王
张永富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gemini Singapore Pte Ltd
Original Assignee
Gemini Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gemini Singapore Pte Ltd filed Critical Gemini Singapore Pte Ltd
Publication of CN117276284A publication Critical patent/CN117276284A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及具有延伸穿过至少一个金属层的倒T形下部的气隙和相关方法。公开了形成包括延伸穿过至少一个金属层的气隙的半导体器件的方法，以及如此形成的半导体器件。气隙具有接触位于晶体管栅极的栅极主体之上的硅化物层并且在栅极主体之上具有倒T形的下部。气隙减小了器件层中的晶体管栅极与用于接触晶体管的源极和漏极的相邻布线和过孔之间的电容。

Description

具有延伸穿过至少一个金属层的倒T形下部的气隙和相关 方法
技术领域
本公开涉及半导体器件，更具体地涉及包括气隙的半导体器件，该气隙延伸穿过至少一个金属层并且具有与位于晶体管栅极的栅极主体之上的硅化物层接触的倒T形下部。
背景技术
射频(RF)开关广泛用于诸如智能手机之类的电信设备，以通过传输路径路由高频电信信号。例如，RF开关常用于智能手机，以允许在不同地区使用不同的数字无线技术标准。当前RF开关通常使用绝缘体上半导体(SOI)衬底制造。在SOI衬底中形成的RF开关的一个挑战是控制两个相互竞争的参数：导通电阻(Ron)和关断状态电容(Coff)，导通电阻是当电力切换为导通时开关的电阻，关断状态电容指示在系统内可能发生的串扰或噪声量，即，在一个电路上传输的信号对另一电路产生不期望的影响的量。Ron优选地在RF开关导通时尽可能低以降低功耗，并且Coff应最小化以减少不期望的耦合噪声。在传统的半导体制造工艺中，降低Ron或Coff会在另一参数中产生相反的效果。
发明内容
本公开的第一方面涉及一种半导体器件，包括：包括晶体管栅极的器件层，所述晶体管栅极具有位于栅极主体之上的硅化物层；位于所述器件层之上的至少一个金属层，所述至少一个金属层包括其中具有导体的电介质；以及延伸穿过所述至少一个金属层的所述电介质的气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
本公开的第二方面包括一种射频绝缘体上半导体(RFSOI)开关，包括：位于绝缘体上半导体(SOI)衬底的SOI器件层中的晶体管栅极，所述晶体管栅极包括位于栅极主体之上的硅化物层；位于所述SOI器件层之上的至少一个金属层，所述至少一个金属层包括其中具有导体的电介质；以及延伸穿过所述至少一个金属层的所述电介质的气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
本公开的第三方面涉及一种方法，包括：形成穿过位于晶体管栅极之上的至少一个金属层的电介质的开口，所述开口暴露出位于所述晶体管栅极的栅极主体之上的硅化物层之上的蚀刻停止层(ESL)；扩大位于所述晶体管栅极之上的所述开口以去除所述ESL并暴露出位于所述晶体管栅极之上的所述硅化物层，所述开口的所述扩大底切位于所述晶体管栅极之上的所述电介质；以及通过在所述开口之上形成电介质层以密封所述开口来形成气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
通过下面对本公开的实施例的更具体的描述，本公开的上述和其他特征将是显而易见的。
附图说明
将参考以下附图详细描述本公开的实施例，其中相同的参考标号表示相同的元素，并且其中：
图1示出了用于根据本公开的方法的初始结构的实施例的截面图。
图2示出了示例性晶体管栅极的放大截面图。
图3示出了根据本公开的方法的实施例的蚀刻用于位于晶体管栅极之上的气隙的开口的截面图。
图4示出了根据本公开的方法的实施例的扩大开口并去除位于晶体管栅极的栅极主体之上的硅化物层之上的蚀刻停止层的截面图。
图5示出了根据本公开的实施例的去除气隙形成掩模的截面图。
图6示出了根据本公开的实施例的形成气隙和包括气隙的诸如射频SOI开关之类的半导体器件的截面图。
图7示出了根据本公开的其他实施例的形成气隙和包括气隙的诸如射频SOI开关之类的半导体器件的截面图。
图8示出了根据本公开的其他实施例的形成气隙和包括气隙的诸如射频SOI开关之类的半导体器件的截面图。
图9示出了根据本公开的替代实施例的形成气隙和包括气隙的半导体器件的截面图。
请注意，本公开的附图未按比例绘制。附图旨在仅描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间的相似元素。
具体实施方式
在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“之上”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素之上”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“一实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在一实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
本公开涉及形成包括延伸穿过至少一个金属层的气隙的半导体器件的方法，以及如此形成的半导体器件。本公开的实施例采用延伸穿过至少一个金属层的电介质的气隙。气隙的下部接触位于晶体管栅极的栅极主体之上的硅化物层，并且在栅极主体之上具有倒T形。气隙减小了器件层中的晶体管栅极与用于接触晶体管源极和漏极的相邻布线和过孔(via)之间的电容。当晶体管用于诸如绝缘体上半导体(SOI)衬底或体(非SOI)衬底中的射频(RF)开关之类的应用中时，这种电容减小可以降低晶体管的关断状态电容。通过控制本征场效应晶体管(FET)电容的主要贡献者之一(接触或器件层以及至少第一金属层的有效介电常数)，延伸穿过晶体管栅极之上的两个或更多个金属层的气隙的使用提供了一种用于减小使用它的任何器件的关断电容的机制。
虽然本公开的教导将针对SOI衬底和关于RF开关进行描述，但应当理解，实施例可应用于各种替代半导体器件，例如但不限于低噪声放大器(LNA)和功率放大器。此外，本教导可以应用于不同的衬底，例如体衬底。
参考图1，示出了根据本公开的实施例的形成用于半导体器件的气隙的方法的第一工艺的截面图。图1示出了在形成器件层102、第一互连层104和第二互连层106之后的半导体器件100。第一互连层104包括第一金属层110(M1)和第一过孔层112(V0层)，并且第二互连层106包括第二金属层114(M2)和第二过孔层116(V1)。本公开的教导也可以应用于具有更多互连层的器件。器件层102被示出为包括绝缘体上半导体(SOI)衬底120，SOI衬底120包括之上具有绝缘体层124和其之上的绝缘体上半导体(SOI)层126的半导体衬底122。衬底122和SOI层126可以包括任何半导体材料，包括但不限于硅、锗、硅锗和碳化硅。此外，一部分或整个半导体衬底122和/或SOI层126可以为应变的。例如，SOI层126可以为应变的。SOI层126可以由浅沟槽隔离(STI)128分段。绝缘体层124可以包括用于所需应用的任何合适的电介质材料，例如氧化硅(SiOx)或(较不常用的)蓝宝石。绝缘体层124和/或STI 128还可以包括相同的材料，例如二氧化硅或本文所述的任何其他层间电介质材料。
器件层102还包括形成在其中的多个晶体管130。每个晶体管130可以包括任何现在已知的或以后开发的晶体管结构，例如SOI层126中的掺杂源极/漏极区(未标记)，其之上和之间具有晶体管栅极132。图2示出了示例性晶体管栅极132的放大截面图。除其他结构外，每个晶体管栅极132还可以包括多晶硅或金属(通常统称为“PC”)的栅极主体134、围绕栅极主体134的间隔物(spacer)136、位于栅极主体134下方的栅极电介质138、位于栅极主体134之上的硅化物层140(即，硅金属合金)，以及位于硅化物层140和/或间隔物136之上的蚀刻停止层142。间隔物136可以包括任何现在已知的或以后开发的间隔物材料，例如氮化硅(Si3N4)，并且栅极电介质138可以包括任何现在已知的或以后开发的栅极电介质材料，例如：硅酸铪(HfSiO)、氧化铪(HfO2)、硅酸锆(ZrSiOx)、氧化锆(ZrO2)、氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k材料或这些材料的任何组合。蚀刻停止层142可以包括任何现在已知的或以后开发的蚀刻停止材料，例如氮化硅，其能够如本文所述蚀刻。硅化物层140可以包括任何现在已知的或以后开发的硅化物材料，例如钛、镍、钴等。如所理解的，每个晶体管栅极132可以如图所示延伸进入页面、离开页面或跨过(across)页面。
返回图1，每个金属层110、114和过孔层112、116可以包括电介质150。电介质150可以包括任何现在已知的或以后开发的层间电介质(ILD)材料，其在稀氢氟酸(DHF)中的蚀刻速率小于氮化硅。在一个非限制性示例中，电介质150包括未掺杂的硅玻璃，例如原硅酸四乙酯(TEOS)氧化硅。每个金属层110、114可以在其上表面包括相应的金属帽层154。类似地，每个过孔层112可以在其上表面包括相应的过孔帽层156。每个帽层154、156可以包括例如氧化硅层158和蚀刻停止层160的一个或多个层，如本领域已知的，其由氮化硅(氮化物)、氮化硅碳(SiCN)等形成。如所理解的，也可以采用各种其他形式的帽层。此外，要强调的是，虽然帽层154、156被示出为相同的，但它们可以是不同的材料、厚度等。
多个接触170形式的导体可以穿过过孔层112、116的电介质150延伸到器件层102的各个部分和/或下面的金属层，例如第一金属层110。在所示的示例中，第一过孔层112中的接触170延伸到晶体管130的源极/漏极区。如所理解的，每个接触170可以包括位于钌的难熔金属衬里(liner)内的导体，例如铝或铜；然而，也可以采用其他难熔金属，例如钽(Ta)、钛(Ti)、钨(W)、铱(Ir)、铑(Rh)和铂(Pt)等或它们的混合物。通常，接触170在半导体器件100内大部分竖直地(vertically)延伸，以连接其层中的导体，即，如图所示，在页面上竖直地延伸。每个金属层110、114可以在其中包括多个金属布线172形式的导体。每条金属布线172可以使用与针对接触170所列的材料相同的材料。与接触170形成对比，金属布线172在半导体器件100内的层中大部分水平或横向地延伸，以连接其中的接触170，即，如图所示，进入、离开或跨过页面。以这种方式，第一金属层110可以包括金属布线172，金属布线172延伸进入或离开页面，并且可能横向地平行于器件层102中的晶体管栅极132。类似地，第二金属层114可以包括金属布线172，金属布线172延伸进入或离开页面，并且可能横向地跨过页面以连接第二过孔层116中的接触。
图1所示的半导体器件100可以使用任何现在已知的或以后开发的半导体制造技术形成，例如材料沉积、光刻图案化和蚀刻、掺杂等。如本领域已知的，尽管接触170和布线172在图1中示出为单镶嵌层级(level)，但是它们可以使用包含难熔金属内衬的(lined)铜或钨的双镶嵌层级来形成。虽然示出了均具有相应金属层110、114的两个互连层104、106，但是将容易理解，本公开的教导适用于任何数量的互连层和金属层。
如本文所用，“沉积”或“淀积”可以包括适用于待沉积材料的任何现在已知的或以后开发的技术，包括但不限于例如：化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、次常压CVD(SACVD)和高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)、金属有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积(PVD)、原子层沉积(ALD)、化学氧化、分子束外延(MBE)、镀敷、蒸发。
图1还示出了形成暴露最上金属层的一部分178的气隙掩模176，如图所示，该最上金属层包括第二互连层106的第二金属层114(即，其金属帽层154)。第二金属层114位于第二互连层106的第二过孔层116之上，第二互连层106位于第一互连层104的第一过孔层112之上的第一金属层110之上，第一互连层104位于器件层102之上。掩模176例如可以在第二金属层114镶嵌平面化(例如经由化学机械抛光(CMP))之后形成，并且可以包括任何现在已知的或以后开发的掩蔽材料。掩模176以常规方式被图案化和蚀刻以在其中形成开口180。在一个实施例中，晶体管栅极132的宽度为约200纳米(nm)，并且气隙掩模176中的开口180可以具有约160nm至240nm，特别地200nm的尺寸。这些宽度能够随着更大和更小的沟道晶体管宽度或更大或更小的接触170和布线172的宽度而缩放。
图3示出了形成穿过位于半导体结构的器件层102中的晶体管栅极132之上的至少一个金属层的电介质150的开口200的截面图。(为了描述的目的，示出了两个金属层110、114，但是可以有一个或两个以上的金属层。图9示出了在一个金属层110中包括气隙250的器件。)开口200可以通过使用气隙掩模176蚀刻开口200来形成，开口200穿过第二互连层106、穿过第一互连层104的至少第一金属层110和第一过孔层112的一部分。开口200的形成通过单个蚀刻工艺而不是两步工艺来产生多层开口，从而导致更一致的中心到边缘宽度。开口200暴露出互连层104、106的电介质150的侧壁202，包括第一和第二金属层110、114以及第二过孔层116和第一过孔层112的一部分的侧壁。蚀刻通常是指从衬底(或形成在衬底上的结构)去除材料，并且经常利用在恰当位置处的掩模进行，从而可以从衬底的某些区域选择性地去除材料，同时不影响衬底的其他区域中的材料。通常有两类蚀刻，(i)湿法蚀刻和(ii)干法蚀刻。湿法蚀刻是用溶剂(例如酸或碱)进行的，该溶剂可根据其选择性地溶解给定材料(例如氧化物)并同时使另一材料(例如多晶硅或氮化物)保持相对完整的能力进行选择。这种选择性蚀刻给定材料的能力是许多半导体制造工艺的基础。湿法蚀刻通常各向同性地蚀刻均质材料(例如氧化物)，但湿法蚀刻也可以各向异性地蚀刻单晶材料(例如硅晶片)。可以使用等离子体执行干法蚀刻。等离子体系统可以通过调节等离子体的参数以多种模式运行。普通的等离子体蚀刻会产生带中性电荷的高能自由基，这些自由基会在晶片表面发生反应。由于中性粒子从所有角度攻击晶片，该过程是各向同性的。离子铣削或溅射蚀刻用高能惰性气体离子轰击晶片，这些惰性气体离子大致从一个方向接近晶片，因此该过程是高度各向异性的。反应离子蚀刻(RIE)在介于溅射和等离子体蚀刻之间的条件下工作，可用于产生深而窄的特征，例如STI沟槽。在图3中，蚀刻(由箭头指示)可以包括RIE。如本文所用，当涉及开口200和/或利用其形成的任何气隙250(图6至图8)时，“晶体管栅极之上”是指以任何方式叠覆(overlap)晶体管栅极132。
如图3所示，开口200可以暴露出位于晶体管栅极132的栅极主体134之上的硅化物层140之上的蚀刻停止层142。关于开口200的深度，当开口200暴露出蚀刻停止层142时，可以停止蚀刻开口200。可以控制图3的蚀刻以选择晶体管栅极132的上表面的暴露程度。虽然示出了两个开口200，但是可以在任何数量的晶体管栅极132之上形成任何数量的开口200。此外，将认识到，开口200可以采用沟槽的形式(例如，在器件的不同截面处进入或离开页面，或跨过页面)。以这种方式，根据本公开的实施例形成的气隙250(图6-7)可以具有各种不同的横向布局。
如图3所示，形成开口200暴露出至少一个金属层110、114的最上金属层(例如，第二金属层114)之上的第一金属帽层154的边缘206，以及开口200上部的最上金属帽层114下方的电介质150。形成开口200还可以暴露出至少一个金属层110、114中位于最上金属层114下方的另一金属层(例如，第一金属层110)之上的第二金属帽层154的边缘208和位于第二金属帽层154下方的电介质150。类似地，过孔帽层156的边缘(未编号)可以通过形成开口200而暴露。
在气隙形成的这个阶段，处理可以包括扩大开口200。图4示出了扩大晶体管栅极132之上的开口200，以去除蚀刻停止层142并暴露出晶体管栅极132(即，栅极主体134)之上的硅化物层140的截面图。该扩大底切(undercut)位于晶体管栅极132之上的电介质150。以这种方式，开口200(以及最终的气隙250(图6至图8))具有接触位于栅极主体134之上的硅化物层140的下部，并且在栅极主体134之上具有倒T形(参见图4中的倒T形的指示)。该扩大去除了位于栅极主体134之上的蚀刻停止层142的一部分，这降低了其在栅极主体134之上的有效介电常数。该扩大还可以将开口200延伸到硅化物层140的上表面220下方，并且可以使其沿着栅极主体134的上部延伸。也就是说，开口200暴露出栅极主体134的上部的侧面，例如其间隔物136，并且与栅极主体134的上部接触或变为接触。因此，如图6和图8所示，气隙250也可以在硅化物层140的上表面220下方延伸。该扩大还暴露出开口200中的互连层104、106的电介质150的侧壁202(图3)。除其他优点外，侧壁(之间的宽度)的扩大用于扩大开口200，从而扩大气隙250(图6至图8)，降低互连层104、106的有效介电常数，同时使将在下一工艺步骤中被密封的气隙顶部开口比气隙本身窄。如果将氧化硅膜(例如未掺杂的硅玻璃(USG))用于金属层110、114的电介质150，并且将氮化硅用于(一个或多个)帽层154、156，则氢氟酸(HF)湿法蚀刻可用于该扩大工艺(由图4中的箭头指示)。在一个实施例中，该工艺可以包括执行任何现在已知的或以后开发的蚀刻停止层142处理，例如RIE清洁或类似处理，以及将开口200暴露于湿法蚀刻下，例如使用稀氢氟酸(DHF)蚀刻。HF浓度可以在例如10:1至500:1的用水稀释的范围内。与例如USG的电介质150相比，例如紫外氮化硅的蚀刻停止层142蚀刻较快。
此外，由于与(一个或多个)帽层154、156的(一个或多个)电介质相比，电介质150蚀刻较快，因此图4显示，例如在扩大之前的相同位置处，开口200的宽度W1比宽度W2(图3)宽。在一个实施例中，如图4所示，使开口200中互连层104、106的电介质150的暴露侧壁202(图3)凹陷(recess)可以暴露第一金属层110的金属帽层154中的至少一个的边缘206、208(如果尚未暴露的话)。在一些情况下，该凹陷可以暴露过孔层112、116中的一个或多个的过孔帽层156的边缘。该扩大工艺还可以使开口200延伸为与(一个或多个)金属层110、114的至少一个帽层154、156的(一个或多个)边缘206、208相邻，即，开口200与边缘206、208相邻、位于边缘206、208之上和之下。也就是说，一旦形成，气隙250(图6至图8)便与(一个或多个)金属层110、114之上的(一个或多个)帽层154、156的(一个或多个)边缘206、208相邻。在某些实施例中，气隙250(图6至图8)围绕(一个或多个)金属层110、114之上的(一个或多个)帽层154、156的(一个或多个)边缘206、208。如所注意到的，该蚀刻去除位于栅极主体134之上的硅化物层140之上的蚀刻停止层140。在一个非限制性示例中，开口200在扩大之后可以具有160nm的平均宽度，即在135-185nm内。
图5示出了去除气隙掩模176之后的半导体器件的截面图。气隙掩模176(图1、图3和图4)可以使用任何现在已知的或以后开发的抗蚀剂剥离原位或非原位地被去除。
图6示出了通过在开口200之上形成电介质层252以密封开口200来形成气隙250(穿过至少一个金属层110、114)的截面图。气隙250的下部接触位于栅极主体134之上的硅化物层140，并且在栅极主体134之上具有倒T形。气隙250也在硅化物层140的上表面220下方延伸，例如，T形的侧面围绕硅化物层40、间隔物136和栅极主体134卷曲。栅极主体134仍然被硅化物层140和间隔物136覆盖。通过沉积电介质层252，在晶体管栅极132之上形成气隙250，电介质层252用作气隙帽层以在最上层金属层114的表面处密封开口200。如图8所示，该工艺还可以用电介质层252(为了清楚起见，阴影稍暗)给金属层110、114的电介质150的侧壁202(图3)加衬(line)，即，使气隙250稍微变窄。尽管未示出，但金属层110、114的帽层154的边缘206、208和过孔层112、116的边缘(未编号)也可以被覆盖。电介质150的侧壁202(图3)可以被加衬，其中，例如，电介质层252能够在形成期间进入开口200和/或开口200足够宽以允许电介质层252在密封开口之前进入。
如图所示，气隙250与晶体管栅极132竖直对准，尽管并非在所有情况下都需要完美对准。电介质层252可以包括能够密封开口200并用作用于在其中将形成的下一过孔层的层间电介质(ILD)的任何电介质材料。在一个实施例中，电介质层252可以包括化学气相沉积(CVD)电介质。在另一实施例中，电介质层252可以包括等离子体增强化学气相沉积(PECVD)硅烷氧化物(silane oxide)。可以选择PECVD硅烷氧化物，因为它具有非常差的阶梯覆盖性，导致较大的气隙体积。在其他实施例中，电介质层252可以包括具有ILD氧化物(例如基于PECVD TEOS的、PVD、或类似的氧化物)的薄氮化硅层(为了清楚起见，未示出单独的层)。电介质层252可以包括多于一层的层间电介质材料。气隙250不暴露互连层104、106的电介质150内的任何接触170或金属布线172。也就是说，电介质150或由电介质层252对电介质150的任何加衬覆盖第一金属层110和第二金属层114中的任何导电布线172或第一过孔层112和第二过孔层116中的任何导电接触170。
如图6所示，气隙250竖直延伸穿过至少一个金属层110、114。更具体地，气隙250在第一金属层110和第二金属层114中的金属布线172的上方和下方竖直延伸，即，在第一金属层110的电介质150的下方和第二金属层114中的金属布线172上方竖直延伸。气隙250也在第二金属层114的上表面上方延伸。还如图6所示，气隙250可以竖直接触晶体管栅极132的硅化物层140，即，硅化物层40可以在气隙250中暴露。气隙250可以围绕金属层110、114的帽层154的边缘206、208(以及过孔层112、116的帽层156的未标记边缘)。气隙250仅部分地延伸到覆盖气隙的电介质层252中，使得电介质层252可以以来自气隙250的最小干扰用作第三过孔层的电介质。电介质层252中的过孔260可以延伸到另一金属层(未示出)，该另一金属层可以使用任何传统的或以后开发的技术形成在电介质层252中或其之上的电介质层中。无论横向布局如何，电介质层252密封开口200(图6)。开口200的横向形成可以通过随后形成的过孔260来控制以避免其暴露，从而防止过孔260的导体进入气隙250。
参考图6和图7，还示出了根据本公开的实施例的半导体器件270。在一个实施例中，半导体器件270可以包括器件层102，器件层102包括晶体管栅极132，晶体管栅极132具有位于栅极主体134之上的硅化物层140。蚀刻停止层142从硅化物层141的至少一部分去除，例如，在存在气隙250的情况下。晶体管130可以采用任何现在已知的或以后开发的互补金属氧化物半导体(CMOS)场效应晶体管(FET)的形式。半导体器件270还可以包括位于器件层102之上的至少一个金属层110、114。金属层110、114可以是分别位于器件层102之上的互连层104、106的一部分。第一互连层104可以包括一个或多个互连层，这些一个或多个互连层例如包括第一过孔层112和第一金属层110；并且第二互连层106可以包括一个或多个互连层，这些一个或多个互连层例如包括第二过孔层116和第二金属层114。也就是说，第一金属层110是还包括第一过孔层112的第一互连层104的一部分，并且第二金属层114是还包括第二过孔层116的第二互连层106的一部分。在任何情况下，金属层110、114都包括其中具有导体(例如，布线172)的电介质150。
半导体器件270还包括延伸穿过至少一个金属层110、114的电介质150的气隙250。气隙250连续穿过至少一个金属层110、114，即，在气隙中不存在断裂。该至少一个金属层可以至少包括位于器件层102之上的第一金属层110和位于第一金属层100之上的第二金属层114。气隙250可以延伸穿过任何数量的附加金属层，例如第三、第四、第五金属层等，以及任何中间的过孔层。气隙250可以延伸穿过第一过孔层112的一部分和第二过孔层116。气隙250位于器件层102中的晶体管栅极132之上，器件层102位于最下金属层(例如，至少一个金属层中的第一金属层110)下方。气隙250的下部接触位于栅极主体134之上的硅化物层140，并且在栅极主体134之上具有倒T形。如图6和图8所示，气隙250也可以在硅化物层140的上表面220下方延伸，例如，T形的侧面围绕硅化物层140、间隔物136和栅极主体134卷曲。因此，气隙250可以邻近栅极主体134的上部延伸，即，它延伸到栅极主体134的上部的一些部分的侧面。如图7所示，气隙250的下部可以接触位于栅极主体134之上的硅化物层140，并且在栅极主体134之上具有倒T形，但是不在硅化物层140的上表面下方或者沿着栅极主体134的上部延伸。在任何情况下，栅极主体134仍然被硅化物层140和间隔物136覆盖。电介质层252密封气隙250，并且如图8所示，可以给至少一个金属层110、114的电介质层150的侧壁202(图3)加衬。
半导体器件270还可以包括位于每个金属层110、114之上的至少一个帽层154。最上金属层(例如，第二金属层114)的金属帽层154位于第二金属层114的电介质150之上，并且第二金属层114的金属帽层154位于第一金属层110的电介质150(其间具有第二过孔层116)之上。气隙250可以围绕每个金属层110、114之上的(一个或多个)帽层154的(一个或多个)边缘206、208(以及过孔层112、116的帽层156的未标记边缘)。也就是说，气隙250与边缘相邻、在边缘之上和之下。
气隙250包括密封气隙上端的电介质层252。注意，如图8所示，电介质252的形成所产生的膜层(未示出)可以比扩大后存在的膜层的宽度窄。在一个实施例中，气隙250可以具有大于、约6.5的高宽比。其他尺寸和/或尺寸比也是可能的。尽管未示出，但气隙250可以横向地伸长到页面中和离开页面，并且可以具有任何期望的横向布局。
图9示出了半导体器件270的截面图，该半导体器件270包括位于一个金属层110中的气隙250。虽然图9示出了图6实施例形式的气隙250，但应认识到，它可以具有本文所述的任何形式。
可以是设置任何数量的气隙250，每个气隙250延伸穿过至少一个金属层110、114等中的每一个，并且接触位于晶体管栅极132的相应栅极主体134上方的硅化物层140。每个气隙250在其下部具有与硅化物层140接触的倒T形。
将认识到，半导体器件270可用于形成各种器件，诸如射频绝缘体上半导体(RFSOI)开关、低振幅放大器、功率放大器等。根据本公开的各种实施例的晶体管栅极132之上的气隙250的使用提供了一种机制，用以通过控制本征FET电容的主要贡献者之一：第一过孔层112和第一金属层110的有效介电常数，来减小任何器件的关断电容和导通电阻。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种半导体器件，包括：
包括晶体管栅极的器件层，所述晶体管栅极具有位于栅极主体之上的硅化物层；
位于所述器件层之上的至少一个金属层，所述至少一个金属层包括其中具有导体的电介质；以及
延伸穿过所述至少一个金属层的所述电介质的气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
2.根据权利要求1所述的半导体器件，其中，所述至少一个金属层至少包括位于所述器件层之上的第一金属层和位于所述第一金属层之上的第二金属层。
3.根据权利要求1所述的半导体器件，还包括位于每个金属层之上的至少一个帽层，其中，所述气隙围绕位于每个金属之上的所述至少一个帽层的边缘。
4.根据权利要求1所述的半导体器件，其中，所述至少两个金属层包括第一金属层和第二金属层，所述第一金属层是第一互连层的一部分，所述第一互连层还包括第一过孔层，所述第二金属层是第二互连层的一部分，所述第二互连层还包括第二过孔层，其中，所述气隙延伸穿过所述第一过孔层的一部分和所述第二过孔层。
5.根据权利要求1所述的半导体器件，还包括电介质层，所述电介质层密封所述气隙，并给所述至少一个金属层的所述电介质的侧壁加衬。
6.根据权利要求1所述的半导体器件，其中，所述气隙在所述硅化物层的上表面下方延伸。
7.根据权利要求6所述的半导体器件，其中，所述气隙邻近所述栅极主体的上部延伸。
8.一种射频绝缘体上半导体RFSOI开关，包括：
位于绝缘体上半导体SOI衬底的SOI器件层中的晶体管栅极，所述晶体管栅极包括位于栅极主体之上的硅化物层；
位于所述SOI器件层之上的至少一个金属层，所述至少一个金属层包括其中具有导体的电介质；以及
延伸穿过所述至少一个金属层的所述电介质的气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
9.根据权利要求8所述的RFSOI开关，其中，所述至少一个金属层至少包括位于所述器件层之上的第一金属层和位于所述第一金属层之上的第二金属层。
10.根据权利要求8所述的RFSOI开关，还包括位于每个金属层之上的至少一个帽层，其中，所述气隙邻近位于每个金属之上的所述至少一个帽层的边缘。
11.根据权利要求8所述的RFSOI开关，其中，所述至少一个金属层包括第一金属层和第二金属层，所述第一金属层是第一互连层的一部分，所述第一互连层还包括第一过孔层，所述第二金属层是第二互连层的一部分，所述第二互连层还包括第二过孔层，其中，所述气隙延伸穿过所述第一过孔层的一部分和所述第二过孔层。
12.根据权利要求8所述的RFSOI开关，还包括电介质层，所述电介质层密封所述气隙，并给所述至少一个金属层的所述电介质的侧壁加衬。
13.根据权利要求8所述的RFSOI开关，其中，所述气隙在所述硅化物层的上表面下方延伸。
14.根据权利要求13所述的RFSOI开关，其中，所述气隙邻近所述栅极主体的上部延伸。
15.一种方法，包括：
形成穿过位于晶体管栅极之上的至少一个金属层的电介质的开口，所述开口暴露出位于所述晶体管栅极的栅极主体之上的硅化物层之上的蚀刻停止层ESL；
扩大位于所述晶体管栅极之上的所述开口以去除所述ESL并暴露出位于所述晶体管栅极之上的所述硅化物层，所述开口的所述扩大底切位于所述晶体管栅极之上的所述电介质；以及
通过在所述开口之上形成电介质层以密封所述开口来形成气隙，其中，所述气隙的下部接触位于所述栅极主体之上的所述硅化物层，并且在所述栅极主体之上具有倒T形。
16.根据权利要求15所述的方法，其中，形成所述开口包括执行反应离子蚀刻RIE，并且，所述扩大包括蚀刻所述蚀刻停止层并将所述开口暴露于稀氢氟DHF酸蚀刻下。
17.根据权利要求15所述的方法，其中，所述扩大使所述开口延伸到所述硅化物层的上表面下方并沿着所述栅极主体的上部延伸，并且其中，所述气隙在所述硅化物层的所述上表面下方延伸。
18.根据权利要求15所述的方法，其中，所述扩大使所述开口延伸以围绕位于所述至少一个金属层之上的至少一个帽层的边缘，并且其中，所述气隙邻近位于所述至少一个金属层之上的所述至少一个帽层的所述边缘。
19.根据权利要求15所述的方法，其中，所述至少一个金属层包括第一金属层和第二金属层，所述第一金属层是第一互连层的一部分，所述第一互连层还包括第一过孔层，所述第二金属层是第二互连层的一部分，所述第二互连层还包括第二过孔层，其中，所述气隙延伸穿过所述第一过孔层的一部分和所述第二过孔层。
20.根据权利要求15所述的方法，其中，形成所述气隙用所述电介质层给所述至少一个金属层的所述电介质的侧壁加衬。
CN202310592282.8A 2022-06-21 2023-05-24 具有延伸穿过至少一个金属层的倒t形下部的气隙和相关方法 Pending CN117276284A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/807905 2022-06-21
US17/807,905 US20230411208A1 (en) 2022-06-21 2022-06-21 Air gap with inverted t-shaped lower portion extending through at least one metal layer, and related method

Publications (1)

Publication Number Publication Date
CN117276284A true CN117276284A (zh) 2023-12-22

Family

ID=88974844

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310592282.8A Pending CN117276284A (zh) 2022-06-21 2023-05-24 具有延伸穿过至少一个金属层的倒t形下部的气隙和相关方法

Country Status (3)

Country Link
US (1) US20230411208A1 (zh)
CN (1) CN117276284A (zh)
DE (1) DE102023113236A1 (zh)

Also Published As

Publication number Publication date
US20230411208A1 (en) 2023-12-21
DE102023113236A1 (de) 2023-12-21

Similar Documents

Publication Publication Date Title
CN107369646B (zh) 位于晶体管栅极上方的气隙以及相关方法
CN107424968B (zh) 位于晶体管栅极上方的气隙以及相关方法
US10236255B2 (en) Contact having self-aligned air gap spacers
US11610965B2 (en) Gate cut isolation including air gap, integrated circuit including same and related method
KR20180119092A (ko) 반도체 장치 및 이의 제조 방법
CN112951762B (zh) 用于封闭气隙结构中的接缝的双电介质层
US11482456B2 (en) Forming two portion spacer after metal gate and contact formation, and related IC structure
US10516051B2 (en) FinFET and method of fabrication thereof
US20070080392A1 (en) Semiconductor device and method of fabricating the same
US20230411208A1 (en) Air gap with inverted t-shaped lower portion extending through at least one metal layer, and related method
US20230253245A1 (en) Air gap through at least two metal layers, and related method
US10991689B2 (en) Additional spacer for self-aligned contact for only high voltage FinFETs
US7374980B2 (en) Field effect transistor with thin gate electrode and method of fabricating same
US11195761B2 (en) IC structure with short channel gate structure having shorter gate height than long channel gate structure
US11171036B2 (en) Preventing dielectric void over trench isolation region
US20230343639A1 (en) Etch stop detection structure and etch stop detection method
KR20040085349A (ko) 반도체소자의 제조방법
US10910276B1 (en) STI structure with liner along lower portion of longitudinal sides of active region, and related FET and method
US10707206B2 (en) Gate cut isolation formed as layer against sidewall of dummy gate mandrel
US10304692B1 (en) Method of forming field effect transistor (FET) circuits, and forming integrated circuit (IC) chips with the FET circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination