CN117276070A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN117276070A
CN117276070A CN202311402410.4A CN202311402410A CN117276070A CN 117276070 A CN117276070 A CN 117276070A CN 202311402410 A CN202311402410 A CN 202311402410A CN 117276070 A CN117276070 A CN 117276070A
Authority
CN
China
Prior art keywords
pad
top surface
substrate
passivation layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311402410.4A
Other languages
English (en)
Inventor
关富升
潘冬
刘珩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202311402410.4A priority Critical patent/CN117276070A/zh
Publication of CN117276070A publication Critical patent/CN117276070A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，半导体器件的制造方法包括：提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层。本发明的技术方案使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
焊盘结晶缺陷(Pad Crystal Defect)是一种在晶圆存储过程中很难避免的缺陷，其表现为一颗或多颗可以持续生长的晶体，会影响晶圆的封装打线强度，导致晶圆报废。
其中，在焊盘的制造工艺中，需要对焊盘表面的钝化层进行干法刻蚀以暴露出焊盘，而在干法刻蚀时使用了含氟气体，导致焊盘表面产生含氟的残留物，结合存储环境中的水汽，进而导致在焊盘表面不断生长晶体。
因此，如何避免焊盘表面产生结晶缺陷，以提升器件质量是亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；
采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层。
可选地，所述焊盘顶面高于所述焊盘外围的衬底上的钝化层顶面。
可选地，所述衬底上还形成有金属线，所述金属线与所述焊盘电连接，所述钝化层覆盖所述金属线，所述焊盘顶面高于所述金属线顶面。
可选地，所述焊盘顶面高于所述金属线上的钝化层顶面。
可选地，所述衬底中形成有第一凹槽，所述金属线形成于所述第一凹槽中。
可选地，所述金属线与所述焊盘同时形成。
可选地，所述衬底中形成有第二凹槽，所述焊盘形成于所述第二凹槽中，所述焊盘顶面高于所述第二凹槽外围的衬底顶面。
可选地，所述衬底中形成有第二凹槽，所述焊盘形成于所述第二凹槽中，所述焊盘顶面高于所述第二凹槽外围的衬底顶面，所述第一凹槽与所述第二凹槽连通，所述第二凹槽的底面高于所述第一凹槽的底面。
可选地，所述焊盘的材质包括铝。
本发明还提供一种半导体器件，采用所述的半导体器件的制造方法制造。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层，使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。
2、本发明的半导体器件，由于采用所述的半导体器件的制造方法制造，使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～图2b是图1所示的半导体器件的制造方法中的实施例一的器件示意图；
图3a～图3d是图1所示的半导体器件的制造方法中的实施例二的器件示意图；
图4a～图4d是图1所示的半导体器件的制造方法中的实施例三的器件示意图；
图5a～图5d是图1所示的半导体器件的制造方法中的实施例四的器件示意图。
其中，附图1～图5d的附图标记说明如下：
11-衬底；111-第二凹槽；12-焊盘；13-钝化层；14-金属线；141-第一凹槽。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件的制造方法，参阅图1，从图1中可看出，所述半导体器件的制造方法包括：
步骤S1，提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；
步骤S2，采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层。
下面参阅图2a～图2b、图3a～图3d、图4a～图4d和图5a～图5d对本实施例提供的半导体器件的制造方法进行详细说明，图2a～图2b、图3a～图3d、图4a～图4d和图5a～图5d也是纵向截面示意图。
按照步骤S1，提供一衬底11，所述衬底11上形成有焊盘12和钝化层13，所述钝化层13覆盖所述焊盘12，所述焊盘12顶面高于所述焊盘12外围的衬底11顶面。
优选的，所述焊盘12顶面高于所述焊盘12外围的衬底11上的钝化层13顶面，以使得后续在研磨去除所述焊盘12顶面的钝化层13时，避免研磨所述焊盘12外围的衬底11上的钝化层13。需要说明的是，在其他实施例中，所述焊盘12顶面也可以低于或齐平于所述焊盘12外围的衬底11上的钝化层13顶面，使得后续研磨去除高于所述焊盘12顶面的所述钝化层13之后，所述焊盘12顶面与所述焊盘12外围的衬底11上的钝化层13顶面齐平。
在一实施例中，所述衬底11上未形成有金属线14。
在另一实施例中，所述衬底11上还可形成有金属线14，所述金属线14与所述焊盘12电连接，所述钝化层13覆盖所述金属线14，所述焊盘12顶面高于所述金属线14顶面，以使得后续在研磨去除所述焊盘12顶面的钝化层13时，避免研磨去除所述金属线14顶面的钝化层13。
其中，优选所述焊盘12顶面高于所述金属线14上的钝化层13顶面，以进一步使得后续在研磨去除所述焊盘12顶面的钝化层13时，避免研磨所述金属线14顶面的钝化层13。需要说明的是，在其他实施例中，所述焊盘12顶面也可以低于或齐平于所述金属线14上的钝化层13顶面，使得后续研磨去除高于所述焊盘12顶面的所述钝化层13之后，所述焊盘12顶面与所述金属线14上的钝化层13顶面齐平。
当所述衬底11上未形成有所述金属线14时，形成所述焊盘12和所述钝化层13的步骤可以包括：首先，如图2a所示，通过沉积和刻蚀工艺在提供的所述衬底11上形成所述焊盘12，然后，形成所述钝化层13覆盖所述焊盘12和所述衬底11。
或者，当所述衬底11上未形成有所述金属线14时，形成所述焊盘12和所述钝化层13的步骤可以包括：首先，如图3a所示，在提供的所述衬底11中刻蚀形成第二凹槽111；然后，如图3b所示，通过沉积和刻蚀工艺在所述第二凹槽111中形成所述焊盘12，所述焊盘12顶面高于所述第二凹槽111外围的衬底11顶面，即所述焊盘12的厚度大于所述第二凹槽111的深度；然后，如图3c所示，形成所述钝化层13覆盖所述焊盘12和所述衬底11，优选所述焊盘12顶面高于所述第二凹槽111外围的衬底11上的钝化层13顶面。
当所述衬底11上形成有所述金属线14时，形成所述焊盘12、所述金属线14和所述钝化层13的步骤可以包括：首先，如图4a所示，在提供的所述衬底11中刻蚀形成第一凹槽141；然后，如图4b所示，沉积金属材料于所述衬底11上，并刻蚀金属材料，以同时形成所述金属线14与所述焊盘12，所述金属线14与所述焊盘12的厚度相同，所述金属线14形成于所述第一凹槽141中，所述焊盘12形成于所述第一凹槽141外围的衬底11上，所述金属线14与所述焊盘12电连接；然后，如图4c所示，形成所述钝化层13覆盖所述焊盘12、所述金属线14和所述衬底11。其中，所述金属线14的厚度可以大于、小于或等于所述第一凹槽141的深度。
或者，当所述衬底11上形成有所述金属线14时，形成所述焊盘12、所述金属线14和所述钝化层13的步骤可以包括：首先，如图5a所示，在提供的所述衬底11中刻蚀形成第一凹槽141和第二凹槽111，所述第一凹槽141与所述第二凹槽111连通，且所述第二凹槽111的底面高于所述第一凹槽141的底面；然后，如图5b所示，沉积金属材料于所述衬底11上，并刻蚀金属材料，以同时形成所述金属线14与所述焊盘12，所述金属线14与所述焊盘12的厚度相同，且所述金属线14形成于所述第一凹槽141中，所述焊盘12形成于所述第二凹槽111中，所述焊盘12顶面高于所述第二凹槽111外围的衬底11顶面，所述金属线14与所述焊盘12电连接；然后，如图5c所示，形成所述钝化层13覆盖所述焊盘12、所述金属线14和所述衬底11，优选所述焊盘12顶面高于所述第二凹槽111外围的衬底11上的钝化层13顶面。其中，所述金属线14的厚度可以大于、小于或等于所述第一凹槽141的深度。
所述焊盘12和所述金属线14的材质优选为铝。所述焊盘12和所述金属线14的材质还可以为铜、银或金等金属材料。
所述钝化层13的材质包括氧化硅、氮化硅和氮氧化硅等绝缘材料中的至少一种。
按照步骤S2，如图2b、图3d、图4d和图5d所示，采用化学机械研磨工艺研磨去除所述焊盘12顶面的钝化层13，以暴露出所述焊盘12的顶面，暴露出的所述焊盘12顶面用于后续封装打线。其中，所述焊盘12的侧壁、所述金属线14和所述衬底11仍被所述钝化层13覆盖，以保护所述焊盘12的侧壁、所述金属线14和所述衬底11。
从上述内容可知，本发明提供的半导体器件的制造方法，通过采用化学机械研磨工艺研磨去除所述焊盘12顶面的钝化层13，使得能够避免所述焊盘12顶面产生含氟的残留物，进而使得能够避免所述焊盘12表面产生结晶缺陷，从而使得半导体器件的质量得到提升，利于提高封装打线的强度；并且，当所述衬底11上未形成有所述金属线14时，所述焊盘12顶面高于所述焊盘12外围的衬底11顶面，当所述衬底11上形成有所述金属线14时，所述焊盘12顶面高于所述金属线14顶面，使得在采用化学机械研磨工艺研磨去除所述焊盘12顶面的钝化层13时能够避免研磨去除所述衬底11和所述金属线14顶面的钝化层13，进而使得在暴露出所述焊盘12顶面以实现封装打线的同时，所述衬底11和所述金属线14还能够继续被所述钝化层13保护。
综上所述，本发明提供一种半导体器件的制造方法，包括：提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层。本发明的半导体器件的制造方法使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。
本发明一实施例提供了一种半导体器件，采用所述的半导体器件的制造方法制造，使得能够避免焊盘表面产生结晶缺陷，从而使得半导体器件的质量得到提升。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有焊盘和钝化层，所述钝化层覆盖所述焊盘，所述焊盘顶面高于所述焊盘外围的衬底顶面；
采用化学机械研磨工艺研磨去除所述焊盘顶面的钝化层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述焊盘顶面高于所述焊盘外围的衬底上的钝化层顶面。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述衬底上还形成有金属线，所述金属线与所述焊盘电连接，所述钝化层覆盖所述金属线，所述焊盘顶面高于所述金属线顶面。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述焊盘顶面高于所述金属线上的钝化层顶面。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述衬底中形成有第一凹槽，所述金属线形成于所述第一凹槽中。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述金属线与所述焊盘同时形成。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述衬底中形成有第二凹槽，所述焊盘形成于所述第二凹槽中，所述焊盘顶面高于所述第二凹槽外围的衬底顶面。
8.如权利要求5所述的半导体器件的制造方法，其特征在于，所述衬底中形成有第二凹槽，所述焊盘形成于所述第二凹槽中，所述焊盘顶面高于所述第二凹槽外围的衬底顶面，所述第一凹槽与所述第二凹槽连通，所述第二凹槽的底面高于所述第一凹槽的底面。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述焊盘的材质包括铝。
10.一种半导体器件，其特征在于，采用如权利要求1～9中任一项所述的半导体器件的制造方法制造。
CN202311402410.4A 2023-10-25 2023-10-25 半导体器件及其制造方法 Pending CN117276070A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311402410.4A CN117276070A (zh) 2023-10-25 2023-10-25 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311402410.4A CN117276070A (zh) 2023-10-25 2023-10-25 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN117276070A true CN117276070A (zh) 2023-12-22

Family

ID=89214445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311402410.4A Pending CN117276070A (zh) 2023-10-25 2023-10-25 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN117276070A (zh)

Similar Documents

Publication Publication Date Title
US20230197453A1 (en) Structure with conductive feature for direct bonding and method of forming same
KR100589570B1 (ko) 반도체 장치의 제조 방법
KR20230125309A (ko) 기판-관통 비아를 가지는 구조체 및 이를 형성하기위한 방법
JP4307284B2 (ja) 半導体装置の製造方法
US7795137B2 (en) Manufacturing method of semiconductor device
US7582950B2 (en) Semiconductor chip having gettering layer, and method for manufacturing the same
US20120108055A1 (en) Manufacturing process of semiconductor device and semiconductor device
JP2000510288A (ja) 集積回路及びその製造方法
JP2011009645A (ja) 半導体装置及びその製造方法
JP2005317979A (ja) 集積受動デバイス
US6645863B2 (en) Method of manufacturing semiconductor device and semiconductor device
TWI803485B (zh) 用於垂直氮化鎵蕭特基二極體的方法
US20110129999A1 (en) Method for manufacturing semiconductor device
US8112852B2 (en) Radio frequency tunable capacitors and method of manufacturing using a sacrificial carrier substrate
CN111564362B (zh) 晶圆边缘处理方法
US20040110365A1 (en) Method of forming a planarized bond pad structure
CN117276070A (zh) 半导体器件及其制造方法
JP3950868B2 (ja) 半導体装置及びその製造方法
US10586776B2 (en) Semiconductor device and method of manufacturing the same
KR100814259B1 (ko) 반도체 소자의 제조 방법
US7833896B2 (en) Aluminum cap for reducing scratch and wire-bond bridging of bond pads
JP4845986B2 (ja) 半導体装置
CN115172146A (zh) 化合物半导体晶圆的制作方法
KR100220243B1 (ko) 반도체 소자의 본딩 패드 형성방법
CN116525462A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination