CN117270816A - 改变操作数的精度 - Google Patents

改变操作数的精度 Download PDF

Info

Publication number
CN117270816A
CN117270816A CN202310637438.XA CN202310637438A CN117270816A CN 117270816 A CN117270816 A CN 117270816A CN 202310637438 A CN202310637438 A CN 202310637438A CN 117270816 A CN117270816 A CN 117270816A
Authority
CN
China
Prior art keywords
operands
data
data type
mma
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310637438.XA
Other languages
English (en)
Inventor
屠济群
D·M·克拉克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of CN117270816A publication Critical patent/CN117270816A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/82—Architectures of general purpose stored program computers data or demand driven
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3812—Devices capable of handling different types of numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Data Mining & Analysis (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Nonlinear Science (AREA)
  • Advance Control (AREA)

Abstract

本公开涉及改变操作数的精度。用于使用用于第二类型的数据的一个或更多个MMA指令对第一类型的数据执行矩阵乘法累加(MMA)运算的装置、系统和技术。在至少一个实施例中，单个张量浮点32(TF32)MMA指令使用从FP32数据值转换的TF32输入操作数来计算32位浮点(FP32)输出。

Description

改变操作数的精度
技术领域
至少一个实施例涉及由并行处理单元(PPU)(如图形处理单元(GPU))用于执行矩阵乘法累加(MMA)运算的处理资源。例如，至少一个实施例涉及将第一类型的数据输入转换成第二类型的数据输入，并且使得对第二类型的数据输入执行MMA运算以生成第一类型的结果。
背景技术
深度学习和其他运算经常涉及矩阵运算，矩阵运算由图形处理单元(GPU)和其他加速器加速。这些加速器和其他硬件通常具有关于加速器可以对其执行运算的数据的限制。例如，加速器可要求数据为特定数据类型。然而，数据可能不总是满足硬件的标准。因此，执行运算经常必须使用其他经常更慢的硬件来执行，或者不得不执行附加运算来准备数据以满足标准。使用此类其他硬件和/或执行此类其他运算会导致低效率，诸如更高的能量使用和/或更高的延时。
附图说明
图1A是示出了根据至少一个实施例的对tensorfloat32(TF32)输入操作数的矩阵乘法累加(MMA)运算的框图；
图1B是示出了根据至少一个实施例的使用TF32 MMA运算对FP32输入操作数的模拟的32位浮点(FP32)MMA运算的框图；
图2A是示出了根据至少一个实施例的TF32 MMA指令的输入和输出操作数的矩阵维度的框图；
图2B是示出了根据至少一个实施例的使用单个m16n8k4 MMA指令的m16n8k1 MMA运算的框图；
图3是示出了根据至少一个实施例的将FP32输入操作数分解成两个TF32输入操作数的框图；
图4是示出了根据至少一个实施例的由第二类型的MMA指令对第一类型的操作数的MMA运算的框图；
图5是示出了根据至少一个实施例的使用16×1输入矩阵和1×8输入矩阵以生成16×8输出矩阵的MMA运算的框图；
图6示出了根据至少一个实施例的使用单个TF32 MMA指令执行FP32 MMA运算的过程；
图7示出了根据至少一个实施例的示例性数据中心；
图8示出了根据至少一个实施例的处理系统；
图9示出了根据至少一个实施例的计算机系统；
图10示出了根据至少一个实施例的系统；
图11示出了根据至少一个实施例的示例性集成电路；
图12示出了根据至少一个实施例的计算系统；
图13示出了根据至少一个实施例的APU；
图14示出了根据至少一个实施例的CPU；
图15示出了根据至少一个实施例的示例性加速器集成切片；
图16A和图16B示出了根据至少一个实施例的示例性图形处理器；
图17A示出了根据至少一个实施例的图形核心；
图17B示出了根据至少一个实施例的GPGPU；
图18A示出了根据至少一个实施例的并行处理器；
图18B示出了根据至少一个实施例的处理集群；
图18C示出了根据至少一个实施例的图形多处理器；
图19示出了根据至少一个实施例的图形处理器；
图20示出了根据至少一个实施例的处理器；
图21示出了根据至少一个实施例的处理器；
图22示出了根据至少一个实施例的图形处理器核心；
图23示出了根据至少一个实施例的PPU；
图24示出了根据至少一个实施例的GPC；
图25示出了根据至少一个实施例的流式多处理器；
图26示出了根据至少一个实施例的编程平台的软件栈；
图27示出了根据至少一个实施例的图26的软件栈的CUDA实现；
图28示出了根据至少一个实施例的图26的软件栈的ROCm实现；
图29示出了根据至少一个实施例的图26的软件栈的OpenCL实现；
图30示出了根据至少一个实施例的由编程平台支持的软件；
图31示出了根据至少一个实施例的、在图26-29的编程平台上执行的编译代码；
图32示出了根据至少一个实施例的、在图26-29的编程平台上执行的更详细的编译代码；
图33示出了根据至少一个实施例的在编译源代码之前转换源代码；
图34A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码的系统；
图34B示出了根据至少一个实施例的被配置为使用CPU和启用CUDA的GPU来编译和执行图34A的CUDA源代码的系统；
图34C示出了根据至少一个实施例的被配置为使用CPU和未启用CUDA的GPU来编译和执行图34A的CUDA源代码的系统；
图35示出了根据至少一个实施例的由图34C的CUDA到HIP转换工具转换的示例性内核；
图36更详细地示出了根据至少一个实施例的图34C的未启用CUDA的GPU；
图37示出了根据至少一个实施例的示例性CUDA网格的线程如何映射到图36的不同计算单元；以及
图38示出了根据至少一个实施例如何将现有CUDA代码迁移到数据并行C++代码。
具体实施方式
图1A是示出了根据至少一个实施例的对TF32输入操作数102、110的tensorfloat32(TF32，张量浮点32)矩阵乘法累加(MMA)运算112的框图。在至少一个实施例中，TF32是数据格式。在至少一个实施例中，数据格式是存储器或其他存储中的数据的排列。在至少一个实施例中，TF32是用于浮点数的数据格式。
在至少一个实施例中，MMA或MMA运算是用于执行矩阵乘法累加的计算操作。除非另外指明，否则术语MMA和MMA运算在本文中可互换地使用。在至少一个实施例中，MMA是一个或更多个软件指令，如果该指令被执行，则使得一个或更多个处理器执行矩阵乘法累加。在至少一个实施例中，MMA是一个或更多个x86软件指令。在至少一个实施例中，MMA是一个或更多个x86软件单指令多数据(SIMD)指令。在至少一个实施例中，MMA是一个或更多个x86SIMD指令，其将被解码成一个或更多个微操作，如本文进一步描述的。在至少一个实施例中，MMA是一个或更多个x86 SIMD指令，这些指令将被解码成一个或更多个微操作以使处理器执行矩阵乘法累加。在至少一个实施例中，MMA是执行矩阵乘法累加的硬件组件。在至少一个实施例中，MMA是执行矩阵乘法累加的一个或更多个并行处理单元(PPU)(诸如图形处理单元(GPU))的硬件组件。在至少一个实施例中，MMA是张量核心的一个或更多个组件，如本文进一步描述的。在至少一个实施例中，MMA是处理器的一个或更多个向量引擎的一个或更多个组件或将由处理器的一个或更多个向量引擎执行，包括本文进一步描述的任何处理器以及本文进一步描述的任何处理器系列的任何处理器。在至少一个实施例中，MMA是处理器的一个或更多个矩阵引擎的一个或更多个组件或将由处理器的一个或更多个矩阵引擎执行，包括在本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是一个或更多个处理器的一个或更多个组件或将由一个或更多个处理器执行，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是要由张量核心的一个或更多个组件执行的指令或操作，如本文进一步描述的。在至少一个实施例中，MMA是将由处理器的一个或更多个向量引擎的一个或更多个组件执行或将由处理器的一个或更多个向量引擎执行的指令或操作，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是将由处理器的一个或更多个矩阵引擎的一个或更多个组件执行或将由处理器的一个或更多个矩阵引擎执行的指令或操作，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是将由一个或更多个处理器的一个或更多个组件执行或将由一个或更多个处理器执行的指令或操作，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是处理器的一个或更多个向量引擎的一个或更多个组件或将由处理器的一个或更多个向量引擎执行，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是处理器的一个或更多个矩阵引擎的一个或更多个组件或将由处理器的一个或更多个矩阵引擎执行，包括本文进一步描述的任何处理器以及本文进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是一个或更多个处理器的一个或更多个组件或将由一个或更多个处理器执行，包括本文进一步描述的任何处理器以及任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是将由如本文进一步描述的Advanced Micro/>处理器和/或核心的一个或更多个组件执行的指令或操作。在至少一个实施例中，MMA是将由处理器的一个或更多个SIMD引擎(诸如miSIMD)的一个或更多个组件执行或将由处理器的一个或更多个SIMD引擎(诸如miSIMD)执行的指令或操作，包括本文中进一步描述的任何处理器以及本文中进一步描述的任何/>处理器系列中的任何处理器。在至少一个实施例中，MMA是将由处理器的一个或更多个其他引擎或处理(计算)单元的一个或更多个组件执行或将由处理器的一个或更多个其他引擎或处理(计算)单元执行的指令或操作，包括本文中进一步描述的任何处理器以及本文中进一步描述的任何/>处理器系列的任何处理器。在至少一个实施例中，MMA是将由一个或更多个处理器的一个或更多个组件执行或将由一个或更多个处理器执行的指令或操作，包括任何/>处理器系列的任何处理器的任何计算单元和/或其他集成电路。在至少一个实施例中，MMA是一个或更多个应用程序编程接口(API)，其在被调用时使得一个或更多个指令被执行以使得一个或更多个处理器执行矩阵乘法累加。
在至少一个实施例中，TF32矩阵乘法累加(MMA)112是使用TF32操作数102、110来执行矩阵乘法累加的计算操作。在至少一个实施例中，TF32 MMA 112是TF32 MMA 112运算。在至少一个实施例中，TF32 MMA 112是一个或更多个软件指令，该指令如果被执行，则使得一个或更多个处理器使用TF32操作数102、110执行矩阵乘法累加。在至少一个实施例中，TF32 MMA 112是一个或更多个x86软件指令。在至少一个实施例中，TF32 MMA 112是一个或更多个x86软件单指令多数据(SIMD)指令。在至少一个实施例中，TF32 MMA 112是一个或更多个x86 SIMD指令，其将被解码成一个或更多个微操作以使处理器使用TF32操作数102、110执行矩阵乘法累加。在至少一个实施例中，TF32 MMA 112运算是使用TF32输入操作数102、110执行矩阵乘法累加运算的硬件组件。在至少一个实施例中，TF32 MMA 112是用于使用TF32输入操作数102、110来执行矩阵乘法累加运算的一个或更多个并行处理单元(PPU)(诸如图形处理单元(GPU))的硬件组件。在至少一个实施例中，TF32 MMA 112是一个或更多个应用程序编程接口(API)，其在被调用时使得一个或更多个指令被执行，以使得一个或更多个处理器使用TF32输入操作数102、110执行矩阵乘法累加运算。
在至少一个实施例中，TF32 MMA 112计算MMA运算如下：
D＝A×B+C
其中A 102和B 110是TF32输入操作数，C 118是32位浮点(FP32)数据值，并且D128是FP32输出或输出操作数。在至少一个实施例中，FP32是数据格式。在至少一个实施例中，FP32是浮点数的数据格式。在至少一个实施例中，TF32 MMA 112包括乘法114。在至少一个实施例中，乘法114是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器将两个或更多个数据值相乘。在至少一个实施例中，乘法114是用于执行两个或更多个数据值的相乘的硬件组件。在至少一个实施例中，乘法114将输入操作数A 102和B 110的一个或更多个乘法运算执行为(A×B)。在至少一个实施例中，TF32 MMA 112包括加法116。在至少一个实施例中，加法116是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器将两个或更多个数据值相加。在至少一个实施例中，加法116是执行两个或更多个数据值的相加的硬件组件。在至少一个实施例中，加法116将输入操作数A102和B 110与数据值C 118的一个或更多个加法运算执行为(A×B)+C。在至少一个实施例中，加法116使用输入到TF32 MMA 112或由TF32 MMA 112计算的任何其他数据配置来执行一个或更多个加法运算。
在至少一个实施例中，TF32 MMA 112至少部分地基于输入操作数102、110计算矩阵乘法累加。在至少一个实施例中，输入操作数102、110是TF32输入操作数。在至少一个实施例中，输入操作数102、110是任何其他数据格式，如以下结合图1B所描述的。在至少一个实施例中，输入操作数102、110包括A操作数102和B操作数110。在至少一个实施例中，A操作数102包括TF32数据。在至少一个实施例中，B操作数110包括TF32数据。在至少一个实施例中，TF32数据包括1位符号104、8位指数106和10位尾数108。
在至少一个实施例中，TF32 MMA 112使用附加累加数据C 118计算矩阵乘法累加。在至少一个实施例中，附加累加数据C 118包括FP32数据。在至少一个实施例中，FP32数据包括1位符号122、8位指数124和23位尾数126。
在至少一个实施例中，TF32 MMA 112至少部分地基于TF32输入操作数A 102和TF32输入操作数B 110计算FP32输出D 128。在至少一个实施例中，TF32 MMA 112至少部分地基于TF32输入操作数A 102和TF32输入操作数B 110以及附加的FP32累加数据C 118计算FP32输出D 128。在至少一个实施例中，TF32 MMA 112生成包括1位符号、8位指数和23位尾数的FP32输出D 128。在至少一个实施例中，TF32 MMA 112计算具有本文中进一步描述的任何其他数据格式的输出D。
图1B是示出了根据至少一个实施例的使用tensorfloat32(TF32)MMA运算136在FP32输入操作数130、132上的模拟32位浮点(FP32)矩阵乘法累加(MMA)运算136的框图。在至少一个实施例中，FP32是包括如上所述的1位符号122、8位指数124和23位尾数126的浮点数的数据格式。在至少一个实施例中，模拟的FP32 MMA 138是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器使用一个或更多个TF32 MMA 136执行FP32MMA运算。在至少一个实施例中，模拟的FP32 MMA 138为包含用于使用TF32 MMA运算(包括TF32 MMA指令和/或电路)执行FP32 MMA运算的电路的硬件。
在至少一个实施例中，模拟的FP32 MMA 138接收FP32输入操作数A 130和FP32输入操作数B 132作为输入并且使用一个或更多个TF32MMA 136计算FP32输出D 140。在至少一个实施例中，模拟的FP32 MMA 138接收FP32输入操作数A 130和FP32输入操作数B 132以及附加的FP32累加数据C 134作为输入，并且使用一个或更多个TF32 MMA 136计算FP32输出D 140。在至少一个实施例中，附加的累加数据C 134是可用于存储一个或更多个中间数据值的寄存器数据。在至少一个实施例中，附加的累加数据C 134是包括待由模拟的FP32MMA 138和/或TF32 MMA 136使用的一个或更多个中间累加数据值的数据。在至少一个实施例中，附加的累加数据C 134是可用于促进一个或更多个模拟的FP32 MMA 138运算的执行的任何其他类型的数据。在至少一个实施例中，模拟的MMA 138不限于FP32输入操作数。在至少一个实施例中，将使用本文进一步描述的任何其他类型的输入操作数来执行模拟的MMA 138。
在至少一个实施例中，模拟的FP32 MMA 138是任何数据类型和/或精度的模拟MMA。在至少一个实施例中，模拟的MMA接收两个或更多个精度更高的数据值作为输入，并使用本文结合图2-6进一步描述的任何技术对两个或更多个精度更低的数据值的总和执行低精度MMA以生成更高精度的输出。在至少一个实施例中，模拟的MMA接收两个或更多个精度更低的数据值作为输入，并使用本文结合图2-6进一步描述的任何技术对两个或更多个精度更高的数据值的总和执行更高精度的MMA以生成更低精度的输出。在至少一个实施例中，将由本文进一步描述的任何处理器执行的任何更高精度的计算操作将使用以下结合图2-6描述的任何技术由更低精度的计算操作对两个或更多个较低精度的数据值的总和执行。例如，在一个实施例中，一个数据类型近似于三个其他数据类型的总和，并且将至少部分地基于所述总和和/或至少部分地基于所述近似的所述三个其他数据类型来执行一个或更多个计算操作。在至少一个实施例中，将至少部分地基于处理器中的执行所述模拟计算操作的可用硬件来确定模拟的计算操作(诸如特定模拟的MMA 138)。
图2A是示出了根据至少一个实施例的至一个或更多个tensorfloat32(TF32)矩阵乘法累加(MMA)指令206的输入和输出操作数A 202和B204的矩阵维度的框图。在至少一个实施例中，TF32 MMA指令206是软件指令，该软件指令如果被执行，则使一个或更多个处理器对TF32输入操作数执行MMA运算。在至少一个实施例中，输入操作数A 202和B 204包括矩阵数据。在至少一个实施例中，输入操作数A 202和B 204包括一个或更多个数据集。在至少一个实施例中，输入操作数A 202和B 204包括一个或更多个数据集，其中每个数据集进一步包括对应于矩阵的行和/或列元素的数据。
在至少一个实施例中，TF32 MMA指令206接收操作数A 202和输入操作数B 204作为输入。在至少一个实施例中，操作数A 202是包括TF32数据值的m×k矩阵，如以上结合图1A所描述的，其中m和k是正整数值。在至少一个实施例中，操作数A 202是包括FP32数据值的m×k矩阵，如以上结合图1B所描述的，其中m和k是正整数值。在至少一个实施例中，操作数B 204是包括TF32数据值的k×n矩阵，如以上结合图1A所述的，其中k和n是正整数值。在至少一个实施例中，操作数B 204是包括FP32数据值的k×n矩阵，如以上结合图1B所描述的，其中k和n是正整数值。
在至少一个实施例中，TF32 MMA指令206可选地接收累加数据C 208，如以上结合图1A和1B所描述的。在至少一个实施例中，可选的累加数据C 208是包括TF32数据值的m×n矩阵，其中m和n是正整数值。在至少一个实施例中，可选的累加数据C 208是包括FP32数据值的m×n矩阵，其中m和n是正整数值。在至少一个实施例中，TF32 MMA指令206生成输出数据D 210，如上文结合图1A和1B所描述的。在至少一个实施例中，输出数据D是包括FP32数据值的m×n矩阵，其中m和n是正整数值。
在至少一个实施例中，TF32 MMA指令206由其形状引用。在至少一个实施例中，TF32 MMA指令206的形状为指示所述TF32 MMA指令206的输入和输出数据值的维度m、n和k的一个或更多个数值。在至少一个实施例中，TF32 MMA指令206被称为具有表示为mXnYkZ的形状。在至少一个实施例中，X指示输入操作数A 202、可选的累加数据C 208和输出D 210的维度m的正整数值。在至少一个实施例中，Y指示输入操作数B 204、可选的累加数据C 208和输出D 210的维度n的正整数值。在至少一个实施例中，Z指示输入操作数A 202和B 204的维度k的正整数值。例如，在实施例中，如以下结合图2B所描述的，m16n8k4 TF32 MMA指令216接收具有16×4和4×8维度的输入操作数，并且生成16×8维度的输出。
图2B是示出了根据至少一个实施例的使用单个m16n8k4 tensorfloat32(TF32)MMA指令216的矩阵乘法累加(MMA)运算的框图。在至少一个实施例中，m16n8k4 TF32 MMA指令216是软件指令，该软件指令如果被执行，则使一个或更多个处理器对矩阵数据执行MMA运算。在至少一个实施例中，m16n8k4 TF32 MMA指令216是软件指令，该软件指令如果被执行，则使一个或更多个处理器对tensorfloat32(TF32)矩阵数据执行MMA运算。在至少一个实施例中，m16n8k4 MMA指令216是软件指令，该软件指令如果被执行，则使一个或更多个处理器对包括TF32数据的一个或更多个矩阵执行MMA运算。
在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括TF32数据的m×k操作数A 212作为输入。在至少一个实施例中，m16n8k4 TF32MMA指令216接收包括TF32数据的16×4操作数A 212作为输入。在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括TF32数据的k×n操作数B 214作为输入。在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括TF32数据的4×8操作数B 214作为输入。在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括32位浮点(FP32)数据的可选16×8累加数据C 218。在至少一个实施例中，m16n8k4 TF32MMA指令216计算或以其他方式生成包括FP32数据的16×8矩阵D 220作为输出。
在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括TF32数据的四个16×1操作数A 202作为输入。在至少一个实施例中，四个16×1操作数A 202被组合成单个16×4操作数A 202，以用作m16n8k4 TF32MMA指令216的输入，如下面结合图4和5所描述的。在至少一个实施例中，m16n8k4 TF32 MMA指令216接收包括TF32数据的四个1×8操作数B 214作为输入。在至少一个实施例中，四个1×8操作数B 214被组合成单个4×8操作数B 214，以用作m16n8k4 TF32 MMA指令216的输入，如下面结合图4和5所描述的。
在至少一个实施例中，m16n8k4 TF32 MMA指令216将由线程的逻辑分组(如线程束222)执行。在至少一个实施例中，线程束222是32个线程的逻辑分组，其中每个线程将执行与m16n8k4 TF32 MMA运算相关的一个或更多个计算操作。在至少一个实施例中，线程束222是任何其他数量的线程的逻辑分组，其中每个线程将执行与m16n8k4 TF32 MMA运算相关的一个或更多个计算操作。在至少一个实施例中，m16n8k4 TF32 MMA指令216将由本文进一步描述的一个或更多个线程的任何其他逻辑分组执行。
图3是示出了根据至少一个实施例的将32位浮点(FP32)输入操作数302分解304成两个tensorfloat32(TF32)输入操作数的框图。在至少一个实施例中，如以上结合图1B所述，为了使用另一类型的一个或更多个MMA运算来模拟对一种数据类型的一个或更多个矩阵乘法累加(MMA)运算，输入操作数302必须从输入数据类型的数据值分解304成另一数据类型的一个或更多个数据值。在至少一个实施例中，如以上结合图1B所描述的，为了使用一个或更多个TF32 MMA模拟一个或更多个FP32 MMA运算，必须将FP32输入操作数302从FP32数据值分解304成一个或更多个TF32数据值306、308。
在至少一个实施例中，分解304步骤或分解是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器从第一数据类型的一个或更多个数据值计算第二数据类型的一个或更多个数据值。在至少一个实施例中，分解304步骤或分解是用于从第一数据类型的一个或更多个数据值计算第二数据类型的一个或更多个数据值的硬件组件，诸如本文进一步描述的任何电路。在至少一个实施例中，分解304步骤或分解是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器从第一数据类型的一个或更多个数据值生成第二数据类型的一个或更多个数据值。在至少一个实施例中，分解304步骤或分解是用于从第一数据类型的一个或更多个数据值生成第二数据类型的一个或更多个数据值的硬件组件，诸如本文中进一步描述的任何电路。在至少一个实施例中，分解304步骤或分解是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器从第一数据类型的一个或更多个数据值变换第二数据类型的一个或更多个数据值。在至少一个实施例中，分解304步骤或分解是用于从第一数据类型的一个或更多个数据值变换第二数据类型的一个或更多个数据值的硬件组件，诸如本文进一步描述的任何电路。在至少一个实施例中，分解304步骤或分解是一个或更多个软件指令，该软件指令如果被执行，则使一个或更多个处理器从第一数据类型的一个或更多个数据值改变第二数据类型的一个或更多个数据值。在至少一个实施例中，分解304步骤或分解是用于从第一数据类型的一个或更多个数据值改变第二数据类型的一个或更多个数据值的硬件组件，诸如本文进一步描述的任何电路。
在至少一个实施例中，如上文结合图1B所描述的，FP32输入302被分解304成一个或更多个部分。在至少一个实施例中，FP32输入302被分解304成高部分和低部分。在至少一个实施例中，FP32输入302被分解304成TF32输入高306和TF32输入低308。在至少一个实施例中，TF32输入高306被计算为FP32输入302的1位符号、8位指数和23位尾数的前10位。在至少一个实施例中，TF32输入高308如下所示被计算为FP32输入302(输入FP32)和TF32输入高306之间的差：
输入低＝输入FP32-输入高在至少一个实施例中，TF32输入高306和TF32输入低308将用作一个或更多个TF32 MMA指令的输入操作数以执行一个或更多个模拟的MMA运算，如以上结合图1B和2B描述的以及在以下结合图4和5进一步描述的。
在至少一个实施例中，分解304将在生成一个或更多个内核以供一个或更多个并行处理单元(PPU)(诸如图形处理单元(GPU))执行时由编译器执行。在至少一个实施例中，分解304将在一个或更多个内核的执行期间由即时编译器执行。在至少一个实施例中，分解304将由编译器在将源代码编译成任何可执行代码以供本文进一步描述的任何处理器执行的期间执行。在至少一个实施例中，分解304将由一个或更多个硬件组件在一个或更多个内核的执行期间执行。
图4为示出了根据至少一个实施例的通过第二数据类型的MMA指令420对第一数据类型的操作数402、404的矩阵乘法累加(MMA)运算418的框图。在至少一个实施例中，为了使用针对第二类型数据的MMA指令420对第一数据类型的操作数402、404执行MMA运算418，将输入操作数A 402和B 404分解成第二数据类型的一个或更多个操作数410、412、414、416，如上文结合图3所述。在至少一个实施例中，第二数据类型的那些一个或更多个操作数410、412、414、416将用作第二数据类型的MMA指令420的输入，以生成第一数据类型的输出422。
在至少一个实施例中，具有如以上结合图2A所述的形状m16n8kl的模拟的32位浮点(FP32)MMA 418使用如以上结合图1A所述的具有形状m16n8k4的tensorfloat32(TF32)MMA指令420来执行。在至少一个实施例中，模拟的FP32 MMA 418接收包括FP32数据值的16×1矩阵操作数A 402作为输入。在至少一个实施例中，使用以上结合图3描述的那些技术，将16×1矩阵操作数A 402分解406成16×1TF32操作数A高410和A低412。在至少一个实施例中，模拟的FP32 MMA 418接收包括FP32数据值的1×8矩阵操作数B 404作为输入。在至少一个实施例中，使用以上结合图3描述的那些技术，将1×8矩阵操作数B 404分解408成1×8TF32操作数B高414和B低416。
在至少一个实施例中，使用A高410、A低412、B高414和B低，单个m16n8k4 TF32 MMA 420指令将16×8FP32输出值D 422计算为：
D＝(A高*B高)+(A低*B高)+(A高*B低)+(A低*B低)+C其中，(A高*B高)、(A低*B高)、(A高*B低)和(A低*B低)是TF32 16×1矩阵与TF32 1×8矩阵的单独相乘以产生FP32 16×8输出矩阵，并且每个FP32 16×8输出矩阵一起累加成FP32 16×8输出D 422中。
在至少一个实施例中，在生成一个或更多个内核以供一个或更多个并行处理单元(PPU)(如图形处理单元(GPU))执行时，编译器插入指令以执行如图4中所示的那些步骤，以使用用于第二类型的数据的一个或更多个MMA指令和/或电路对第一类型的数据执行一个或更多个MMA运算。在至少一个实施例中，在执行一个或更多个内核期间，即时编译器将插入指令以执行如图4中所示的那些步骤，以使用用于第二类型的数据的一个或更多个MMA指令和/或电路对第一类型的数据执行一个或更多个MMA运算。在至少一个实施例中，编译器在将源代码编译成任何可执行代码以供本文进一步描述的任何处理器执行的期间，将插入指令以执行如图4中所示的那些步骤，以使用用于第二类型的数据的一个或更多个MMA指令和/或电路对第一类型的数据执行一个或更多个MMA运算。在至少一个实施例中，在一个或更多个内核的执行期间，一个或更多个硬件组件将执行如图4中所示的那些步骤，以使用用于第二类型的数据的一个或更多个MMA指令和/或电路对第一类型的数据执行一个或更多个MMA运算。
图5是示出了根据至少一个实施例的使用16×1输入矩阵A 502和1×8输入矩阵B514生成16×8输出矩阵D 526的MMA运算的框图。在至少一个实施例中，16×1输入矩阵A502包括数据值ai，其中0≤i≤15。在至少一个实施例中，使用上面结合图3和4描述的那些技术，16×1输入矩阵A 502中的每个数据值ai将被分解504为ai,高506、508和ai,低510、512。在至少一个实施例中，ai,高506、508是特定数据类型的数据，如以上结合图1A、1B和2A所描述的。在至少一个实施例中，ai,低510、512是特定数据类型的数据，如以上结合图1A、1B和2A所描述的。在至少一个实施例中，输入矩阵A 502中的每个数据项ai被定义为：
ai＝ai,高+ai,低
在至少一个实施例中，1×8输入矩阵B 514包括数据值bj，其中0≤j≤7。在至少一个实施例中，使用上述结合图3和4所述的那些技术，1×8输入矩阵B 514中的每个数据值bj被分解516为bj,高518、522和bj,低520、524。在至少一个实施例中，bj,高518、522是特定数据类型的数据，如以上结合图1A、1B和2A所描述的。在至少一个实施例中，bj,低520、524是特定数据类型的数据，如以上结合图1A、图1B和图2A所描述的。在至少一个实施例中，输入矩阵B514中的每个数据项bj被定义为：
bj＝bj,高+bj,低
在至少一个实施例中，一个或更多个MMA运算使用ai,高506、508，ai,低510、512，bj,高518、522和bj,低520、524计算输出16 8矩阵D。在至少一个实施例中，D 526的每个元素di,j528(0≤i≤15，0≤j≤7)计算如下：
di,j＝ai×bj+ci,j
在至少一个实施例中，每个di,j＝ai×bj被计算为di,j＝(ai,高+ai,低)×(bj,高+bj,低)。如以上结合图4所描述的，每个di,j以其他形式计算为(ai,高×bj,高)+(ai,低×bj,高)+(ai,高×bj,低)+(ai,低×bj,低)。在至少一个实施例中，使用四个乘法运算计算每个di,j，这些乘法运算的结果被加到输出值di,j。在至少一个实施例中，能够执行四个同时乘法运算(诸如m16n8k4TF32 MMA运算)的单个指令将使用单个指令计算D 422中的每个di,j。
在至少一个实施例中，A 502和B 514包括32位浮点(FP32)数据项或元素。在至少一个实施例中，A 502的每个ai和B 514的bj包括FP32数据。在至少一个实施例中，A 502的每个ai被分解504成ai,高506、508和ai,低510、512，每个包括tensorfloat32(TF32)数据。在至少一个实施例中，B 514的每个bj被分解516为bj,高518、522和bj,低520、524，每个包括TF32数据。在至少一个实施例中，使用以上结合图3描述的那些技术来执行每个分解504、516。在至少一个实施例中，D 526包括FP32数据项或元素。在至少一个实施例中，D 526的每个di,j包括FP32数据。在至少一个实施例中，使用一个或更多个TF32乘法运算来计算D 526的每个di,j。在至少一个实施例中，每个ai,高506、508和ai,低510、512被组合成16×4矩阵，并且每个bj,高518、522和bj,低520、524被组合成4×8矩阵。在至少一个实施例中，单个m16n8k4 TF32 MMA指令然后使用包括ai,高506、508和ai,低510、512的16×4输入矩阵和包括bj,高518、522和bj,低520、524的4×8输入矩阵来计算D 526，如以上结合图2B和图4所描述的。
图6示出了根据至少一个实施例的使用单个tensorfloat32(TF32)MMA指令或硬件来执行32位浮点(FP32)矩阵乘法累加(MMA)运算的过程600。在至少一个实施例中，处理器(诸如本文中进一步描述的包括下面结合图11至图25描述的处理器和/或集成电路的任何处理器)执行过程600以响应于单个tensorfloat32(TF32)MMA指令来执行32位浮点(FP32)矩阵乘法累加(MMA)运算。在至少一个实施例中，使用单个TF32 MMA指令和/或硬件计算FP32 MMA的过程600通过以下方式开始602：对于16×1FP32输入矩阵A的所有元素i和1×8FP32输入矩阵B 604的所有元素j，将FP32输入数据值分解成TF32高部分和TF32低部分606，如以上结合图3和5描述的。在至少一个实施例中，分解606 16×1FP32输入矩阵A的元素i导致TF32数据值ai,高和ai,低，0≤i≤15。在至少一个实施例中，分解606 1×8FP32输入矩阵B的元素j导致TF32数据值bj,高和bj,低，0≤j≤7。
在至少一个实施例中，对于m16n8k4 TF32 MMA指令的输入16×4操作数A 608的每行i，该行填充有TF32数据值[ai,高，ai,高，ai,低，ai,低]610，如以上结合图5所描述的。在至少一个实施例中，对于m16n8k4 TF32 MMA指令的输入4×8操作数B 612的每列j，该列填充有TF32数据值[bj,高，bj,低，bj,高，bj,低]614，如以上结合图5所描述的。
在至少一个实施例中，单个m16n8k4 TF32 MMA指令和/或硬件使用16×4TF32操作数A和4×8TF32操作数B 616计算输出FP32矩阵D，其中D中的每个di,j被计算为：
(ai,高×bj,高)+(ai,高×bj,低)+(ai,低×bj,高)+(ai,低×bj,低)
或本文中进一步描述的元素ai,高、ai,低、bj,高和bj,低的任何变化或组合。在至少一个实施例中，一旦使用分解的TF32操作数数据值计算616输出矩阵D，过程600结束618。
在以下描述中，阐述了许多具体细节以便提供对至少一个实施例的更透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节中的一个或更多个的情况下实践本发明构思。
数据中心
图7示出了根据至少一个实施例的示例数据中心700。在至少一个实施例中，数据中心700包括但不限于数据中心基础设施层710、框架层720、软件层730和应用层740。
在至少一个实施例中，如图7所示，数据中心基础设施层710可以包括资源协调器712、分组的计算资源714和节点计算资源(“节点C.R.”)716(1)-716(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.716(1)-716(N)可以包括但不限于任意数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(“FPGA”)、网络设备中的数据处理单元(“DPU”)、图形处理器等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.716(1)-716(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源714可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源714内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、内存或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任意数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器712可以配置或以其他方式控制一个或更多个节点C.R.716(1)-716(N)和/或分组的计算资源714。在至少一个实施例中，资源协调器712可以包括用于数据中心700的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器712可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图7所示，框架层720包括但不限于作业调度器732、配置管理器734、资源管理器736和分布式文件系统738。在至少一个实施例中，框架层720可以包括支持软件层730的软件752和/或应用程序层740的一个或更多个应用程序742的框架。在至少一个实施例中，软件752或应用程序742可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层720可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统738来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器732可以包括Spark驱动器，以促进对数据中心700的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器734可以能够配置不同的层，例如软件层730和包括Spark和用于支持大规模数据处理的分布式文件系统738的框架层720。在至少一个实施例中，资源管理器736能够管理映射到或分配用于支持分布式文件系统738和作业调度器732的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层710上的分组的计算资源714。在至少一个实施例中，资源管理器736可以与资源协调器712协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层730中的软件752可以包括由节点C.R.716(1)-716(N)的至少一部分，分组计算资源714和/或框架层720的分布式文件系统738使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层740中包括的一个或更多个应用程序742可以包括由节点C.R.716(1)-716(N)的至少一部分、分组的计算资源714和/或框架层720的分布式文件系统738使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于CUDA应用程序。
在至少一个实施例中，配置管理器734、资源管理器736和资源协调器712中的任何一个可以基于以任何技术上可行的方式获取的任意数量和类型的数据来实现任意数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心700的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
基于计算机的系统
下面的附图非限制性地阐述了可用于实现至少一个实施例的示例性的基于计算机的系统。
图8示出了根据至少一个实施例的处理系统800。在至少一个实施例中，系统800包括一个或更多个处理器802和一个或更多个图形处理器808，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器802或处理器核心807的服务器系统。在至少一个实施例中，处理系统800是结合在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
在至少一个实施例中，处理系统800可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，处理系统800是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统800还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统800是电视或机顶盒设备，其具有一个或更多个处理器802以及由一个或更多个图形处理器808生成的图形界面。
在至少一个实施例中，一个或更多个处理器802每个包括一个或更多个处理器核心807，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心807中的每一个被配置为处理特定指令集809。在至少一个实施例中，指令集809可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，多个处理器核心807可以各自处理不同的指令集809，该指令集809可以包括有助于模拟其他指令集的指令。在至少一个实施例中，处理器核心807还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器802包括高速缓存存储器(cache)804。在至少一个实施例中，处理器802可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器802的各个组件之间共享。在至少一个实施例中，处理器802还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心807之间共享该逻辑。在至少一个实施例中，处理器802中另外包括寄存器文件806，处理器802可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件806可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器802与一个或更多个接口总线810耦合，以在处理器802与系统800中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线810在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线810不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器802包括集成存储器控制器816和平台控制器集线器830。在至少一个实施例中，存储器控制器816促进存储设备与处理系统800的其他组件之间的通信，而平台控制器集线器(PCH)830通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储器设备820可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储器设备820可以用作处理系统800的系统存储器，以存储数据822和指令821，以在一个或更多个处理器802执行应用或过程时使用。在至少一个实施例中，存储器控制器816还与可选的外部图形处理器812耦合，其可以与处理器802中的一个或更多个图形处理器808通信以执行图和媒体操作。在至少一个实施例中，显示设备811可以连接至处理器802。在至少一个实施例中，显示设备811可以包括内部显示设备中的一个或更多个，例如在移动电子设备或便携式计算机设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备。在至少一个实施例中，显示设备811可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器830使外围设备能够通过高速I/O总线连接到存储器设备820和处理器802。在至少一个实施例中，I/O外围设备包括但不限于音频控制器846、网络控制器834、固件接口828、无线收发器826、触摸传感器825、数据存储设备824(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备824可以经由存储器接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器825可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器826可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口828使能与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器834可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线810耦合。在至少一个实施例中，音频控制器846是多通道高清晰度音频控制器。在至少一个实施例中，处理系统800包括可选的传统(legacy)I/O控制器840，用于将遗留(例如，个人系统2(PS/2))设备耦合到处理系统800。在至少一个实施例中，平台控制器集线器830还可以连接到一个或更多个通用串行总线(USB)控制器842，该控制器连接输入设备，诸如键盘和鼠标843组合、相机844或其他USB输入设备。
在至少一个实施例中，存储器控制器816和平台控制器集线器830的实例可以集成到离散的外部图形处理器中，例如外部图形处理器812。在至少一个实施例中，平台控制器集线器830和/或存储控制器816可以在一个或更多个处理器802的外部。例如，在至少一个实施例中，处理系统800可以包括外部存储控制器816和平台控制器集线器830，其可以配置成在与处理器802通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
图9示出了根据至少一个实施例的计算机系统900。在至少一个实施例中，计算机系统900可以是具有互连的设备和组件，SOC，或某种组合的系统。在至少一个实施例中，计算机系统900由处理器902形成，该处理器902可以包括用于执行指令的执行单元。在至少一个实施例中，计算机系统900可以包括但不限于组件，例如处理器902，其采用包括逻辑的执行单元以执行用于过程数据的算法。在至少一个实施例中，计算机系统900可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)获得的处理器家族、XeonTM、/>XScaleTM和/或StrongARMTM，/>CoreTM或/> NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统900可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，计算机系统900可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、SoC、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统900可包括但不限于处理器902，该处理器902可包括但不限于一个或更多个执行单元908，其可以配置为执行计算统一设备架构(“CUDA”)(由加利福尼亚州圣克拉拉的NVIDIACorporation开发)程序。在至少一个实施例中，CUDA程序是用CUDA编程语言编写的软件应用程序的至少一部分。在至少一个实施例中，计算机系统900是单处理器台式机或服务器系统。在至少一个实施例中，计算机系统900可以是多处理器系统。在至少一个实施例中，处理器902可以包括但不限于CISC微处理器、RISC微处理器、VLIW微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器902可以耦合到处理器总线910，该处理器总线910可以在处理器902与计算机系统900中的其他组件之间传输数据信号。
在至少一个实施例中，处理器902可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)904。在至少一个实施例中，处理器902可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器902的外部。在至少一个实施例中，处理器902可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件906可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元908，其也位于处理器902中。处理器902还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元908可以包括用于处理封装指令集909的逻辑。在至少一个实施例中，通过将封装指令集909包括在通用处理器902的指令集中，以及要执行指令的相关电路，可以使用通用处理器902中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次对一个数据元素执行一个或更多个操作。
在至少一个实施例中，执行单元908也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统900可以包括但不限于存储器920。在至少一个实施例中，存储器920可以被实现为DRAM设备、SRAM设备、闪存设备或其他存储设备。存储器920可以存储由处理器902可以执行的由数据信号表示的指令919和/或数据921。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线910和存储器920。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)916，并且处理器902可以经由处理器总线910与MCH 916通信。在至少一个实施例中，MCH 916可以提供到存储器920的高带宽存储器路径918以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 916可以在处理器902、存储器920和计算机系统900中的其他组件之间启动数据信号，并且在处理器总线910、存储器920和系统I/O 922之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 916可以通过高带宽存储器路径918耦合到存储器920，并且图形/视频卡912可以通过加速图形端口(Accelerated Graphics Port)(“AGP”)互连914耦合到MCH 916。
在至少一个实施例中，计算机系统900可以使用系统I/O 922作为专有集线器接口总线来将MCH 916耦合到I/O控制器集线器(“ICH”)930。在至少一个实施例中，ICH 930可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器920、芯片组和处理器902的高速I/O总线。示例可以包括但不限于音频控制器929、固件集线器(“Flash BIOS”)928、无线收发器926、数据存储924、包含用户输入接口925的传统I/O控制器923和键盘接口、串行扩展端口927(例如USB)和网络控制器934。数据存储924可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图9示出了包括互连的硬件设备或“芯片”的系统。在至少一个实施例中，图9可以示出示例性SoC。在至少一个实施例中，图9中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统900的一个或更多个组件使用计算快速链路(CXL)互连来互连。
图10示出了根据至少一个实施例的系统1000。在至少一个实施例中，系统1000是利用处理器1010的电子设备。在至少一个实施例中，系统1000可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、通信地耦合到一个或更多个场所内或云服务提供商的边缘设备、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1000可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1010。在至少一个实施例中，处理器1010使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、USB(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，
图10示出了系统，该系统包括互连的硬件设备或“芯片”。在至少一个实施例中，图10可以示出示例性SoC。在至少一个实施例中，图10中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。
在至少一个实施例中，图10的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图10可以包括显示器1024、触摸屏1025、触摸板1030、近场通信单元(“NFC”)1045、传感器集线器1040、热传感器1046、快速芯片组(“EC”)1035、可信平台模块(“TPM”)1038、BIOS/固件/闪存(“BIOS，FW Flash”)1022、DSP 1060、固态磁盘(“SSD”)或硬盘驱动器(“HDD”)1020、无线局域网单元(“WLAN”)1050、蓝牙单元1052、无线广域网单元(“WWAN”)1056、全球定位系统(GPS)1055、相机(“USB 3.0相机”)1054(例如USB3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1015。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器1010。在至少一个实施例中，加速度计1041、环境光传感器(“ALS”)1042、罗盘1043和陀螺仪1044可以可通信地耦合到传感器集线器1040。在至少一个实施例中，热传感器1039、风扇1037、键盘1036和触摸板1030可以通信地耦合到EC 1035。在至少一个实施例中，扬声器1063、耳机1064和麦克风(“mic”)1065可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1064，其又可以通信地耦合到DSP 1060。在至少一个实施例中，音频单元1064可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1057可以通信地耦合到WWAN单元1056。在至少一个实施例中，组件(诸如WLAN单元1050和蓝牙单元1052以及WWAN单元1056)可以被实现为下一代形式因素(NGFF)。
图11示出了根据至少一个实施例的示例性集成电路1100。在至少一个实施例中，示例性集成电路1100是SoC，其可使用一个或更多个IP核心制造。在至少一个实施例中，集成电路1100包括一个或更多个应用处理器1105(例如，CPU、DPU)、至少一个图形处理器1110，并且可以另外包括图像处理器1115和/或视频处理器1120，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1100包括外围或总线逻辑，其包括USB控制器1125、UART控制器1130、SPI/SDIO控制器1135和I2S/I2C控制器1140。在至少一个实施例中，集成电路1100可以包括显示设备1145耦合到高清多媒体接口(HDMI)控制器1150和移动工业处理器接口(MIPI)显示接口1155中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1160提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1165提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1170。
图12示出了根据至少一个实施例的计算系统1200。在至少一个实施例中，计算系统1200包括处理子系统1201，其具有经由可以包括存储器集线器1205的互连路径通信的一个或更多个处理器1202和系统存储器1204。在至少一个实施例中，存储器集线器1205可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1202内。在至少一个实施例中，存储器集线器1205通过通信链路1206与I/O子系统1211耦合。在至少一个实施例中，I/O子系统1211包括I/O集线器1207，其可以使计算系统1200能够接收来自一个或更多个输入设备1208的输入。在至少一个实施例中，I/O集线器1207可以使能显示控制器，其包括在一个或更多个处理器1202中，用于向一个或更多个显示设备1210A提供输出。在至少一个实施例中，与I/O集线器1207耦合的一个或更多个显示设备1210A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1201包括经由总线或其他通信链路1213耦合到存储器集线器1205的一个或更多个并行处理器1212。在至少一个实施例中，通信链路1213可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCIe，或者可以是针对供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1212形成计算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1212形成可以将像素输出到经由I/O集线器1207耦合的一个或更多个显示设备1210A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1212还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1210B。
在至少一个实施例中，系统存储单元1214可以连接到I/O集线器1207，以提供用于计算系统1200的存储机制。在至少一个实施例中，I/O交换机1216可以用于提供接口机制，以实现I/O集线器1207与其他组件之间的连接，例如可以集成到平台中的网络适配器1218和/或无线网络适配器1219，以及可以通过一个或更多个附加设备1220添加的各种其他设备。在至少一个实施例中，网络适配器1218可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1219可以包括Wi-Fi、蓝牙、NFC的一个或更多个或其他包括一个或更多个无线电的网络设备。
在至少一个实施例中，计算系统1200可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1207。在至少一个实施例中，对图12中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCIe)，或其他总线或点对点通信接口和/或协议(例如，NVLink高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1212包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1212包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1200的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1212、存储器集线器1205、处理器1202和I/O集线器1207可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1200的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1200的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。在至少一个实施例中，从计算系统1200中省略了I/O子系统1211和显示设备1210B。
处理系统
下面的附图非限制性地阐述了可用于实现至少一个实施例的示例性处理系统。
图13示出了根据至少一个实施例的加速处理单元(“APU”)1300。在至少一个实施例中，APU 1300由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，APU1300可以被配置为执行应用程序，诸如CUDA程序。在至少一个实施例中，APU 1300包括但不限于核心复合体1310、图形复合体1340、结构1360、I/O接口1370、存储器控制器1380、显示控制器1392和多媒体引擎1394。在至少一个实施例中，APU 1300可以包括但不限于任意数量的核心复合体1310、任意数量的图形复合体1340、任意数量的显示控制器1392和任意数量的多媒体引擎1394的任何组合。为了说明的目的，在本文中用附图标记表示相似对象的多个实例，其中附图标记标识该对象，并且括号中的数字标识所需要的实例。
在至少一个实施例中，核心复合体1310是CPU，图形复合体1340是GPU，并且APU1300是将不限于1310和1340集成到单个芯片上的处理单元。在至少一个实施例中，一些任务可以被分配给核心复合体1310，而其他任务可以被分配给图形复合体1340。在至少一个实施例中，核心复合体1310被配置为执行与APU 1300相关联的主控制软件，例如操作系统。在至少一个实施例中，核心复合体1310是APU 1300的主处理器，其控制和协调其他处理器的操作。在至少一个实施例中，核心复合体1310发出控制图形复合体1340的操作的命令。在至少一个实施例中，核心复合体1310可以被配置为执行从CUDA源代码派生的主机可执行代码，并且图形复合体1340可以被配置为执行从CUDA源代码派生的设备可执行代码。
在至少一个实施例中，核心复合体1310包括但不限于核心1320(1)-1320(4)和L3高速缓存1330。在至少一个实施例中，核心复合体1310可以包括但不限于任意数量的核心1320以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1320被配置为执行特定指令集架构(“ISA”)的指令。在至少一个实施例中，每个核心1320是CPU核心。
在至少一个实施例中，每个核心1320包括但不限于获取/解码单元1322，整数执行引擎1324，浮点执行引擎1326和L2高速缓存1328。在至少一个实施例中，获取/解码单元1322获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1324和浮点执行引擎1326。在至少一个实施例中，获取/解码单元1322可以同时分派一个微指令到整数执行引擎1324和另一微指令到浮点执行引擎1326。在至少一个实施例中，整数执行引擎1324执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1326执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1322将微指令分派给单个执行引擎，该执行引擎代替整数执行引擎1324和浮点执行引擎1326两者。
在至少一个实施例中，每个核心1320(i)可以访问包括在核心1320(i)中的L2高速缓存1328(i)，其中i是表示核心1320的特定实例的整数。在至少一个实施例中，包括在核心复合体1310(j)中的每个核心1320经由包括在核心复合体1310(j)中的L3高速缓存1330(j)连接到包括在核心复合体1310(j)中的其他核心1320，其中j是表示核心复合体1310的特定实例的整数。在至少一个实施例中，包括在核心复合体1310(j)中的核心1320可以访问包括在核心复合体1310(j)中的所有L3高速缓存1330(j)，其中j是表示核心复合体1310的特定实例的整数。在至少一个实施例中，L3高速缓存1330可以包括但不限于任意数量的切片(slice)。
在至少一个实施例中，图形复合体1340可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，图形复合体1340被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染至显示器相关联的其他操作。在至少一个实施例中，图形复合体1340被配置为执行与图形无关的操作。在至少一个实施例中，图形复合体1340被配置为执行与图形有关的操作和与图形无关的操作。
在至少一个实施例中，图形复合体1340包括但不限于任意数量的计算单元1350和L2高速缓存1342。在至少一个实施例中，计算单元1350共享L2高速缓存1342。在至少一个实施例中，L2高速缓存1342被分区。在至少一个实施例中，图形复合体1340包括但不限于任意数量的计算单元1350以及任意数量(包括零)和类型的高速缓存。在至少一个实施例中，图形复合体1340包括但不限于任意数量的专用图形硬件。
在至少一个实施例中，每个计算单元1350包括但不限于任意数量的SIMD单元1352和共享存储器1354。在至少一个实施例中，每个SIMD单元1352实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个计算单元1350可以执行任意数量的线程块，但是每个线程块在单个计算单元1350上执行。在至少一个实施例中，线程块包括但不限于任意数量的执行线程。在至少一个实施例中，工作组是线程块。在至少一个实施例中，每个SIMD单元1352执行不同的线程束(warp)。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测(predication)来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器1354进行通信。
在至少一个实施例中，结构1360是系统互连，其促进跨核心复合体1310、图形复合体1340、I/O接口1370、存储器控制器1380、显示控制器1392和多媒体引擎1394的数据和控制传输。在至少一个实施例中，除了结构1360之外或代替结构1360，APU 1300还可以包括但不限于任意数量和类型的系统互连，该结构1360促进跨可以在APU 1300内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1370表示任意数量和类型的I/O接口(例如，PCI，PCI-Extended(“PCI-X”)，PCIe，千兆以太网(“GBE”)，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1370。在至少一个实施例中，耦合到I/O接口1370的外围设备可以包括但不限于键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，显示控制器AMD92在一个或更多个显示设备(例如液晶显示器(LCD)设备)上显示图像。在至少一个实施例中，多媒体引擎1394包括但不限于任意数量和类型的与多媒体相关的电路，例如视频解码器、视频编码器、图像信号处理器等。在至少一个实施例中，存储器控制器1380促进APU 1300与统一系统存储器1390之间的数据传输。在至少一个实施例中，核心复合体1310和图形复合体1340共享统一系统存储器1390。
在至少一个实施例中，APU 1300实现种存储器子系统，其包括但不限于任意数量和类型的存储器控制器1380和可以专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器1354)。组件。在至少一个实施例中，APU 1300实现高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1628，L3高速缓存1330和L2高速缓存1342)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1320，核心复合体1310，SIMD单元1352，计算单元1350和图形复合体1340)之间共享。
图14示出了根据至少一个实施例的CPU 1400。在至少一个实施例中，CPU 1400由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，CPU 1400可以被配置为执行应用程序。在至少一个实施例中，CPU 1400被配置为执行主控制软件，例如操作系统。在至少一个实施例中，CPU1400发出控制外部GPU(未示出)的操作的命令。在至少一个实施例中，CPU 1400可以被配置为执行从CUDA源代码派生的主机可执行代码，并且外部GPU可以被配置为执行从这种CUDA源代码派生的设备可执行代码。在至少一个实施例中，CPU 1400包括但不限于任意数量的核心复合体1410，结构(fabric)1460，I/O接口1470和存储器控制器1480。
在至少一个实施例中，核心复合体1410包括但不限于核心1420(1)-1420(4)和L3高速缓存1430。在至少一个实施例中，核心复合体1410可以包括但不限于任意数量的核心1420以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1420被配置为执行特定ISA的指令。在至少一个实施例中，每个核心1420是CPU核心。
在至少一个实施例中，每个核心1420包括但不限于获取/解码单元1422，整数执行引擎1424，浮点执行引擎1426和L2高速缓存1428。在至少一个实施例中，获取/解码单元1422获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1424和浮点执行引擎1426。在至少一个实施例中，获取/解码单元1422可以同时分派一个微指令至整数执行引擎1424和另一微指令至浮点执行引擎1426。在至少一个实施例中，整数执行引擎1424执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1426执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1422将微指令分派给单个执行引擎，该引擎代替整数执行引擎1424和浮点执行引擎1426两者。
在至少一个实施例中，每个核心1420(i)可以访问包括在核心1420(i)中的L2高速缓存1428(i)，其中i是表示核心1420的特定实例的整数。在至少一个实施例中，包括在核心复合体1410(j)中的每个核心1420经由包括在核心复合体1410(j)中的L3高速缓存1430(j)连接到核心复合体1410(j)中的其他核心1420，其中j是表示核心复合体1410的特定实例的整数。在至少一个实施例中，包括在核心复合体1410(j)中的核心1420可以访问包括在核心复合体1410(j)中的所有L3高速缓存1430(j)，其中j是表示核心复合体1410的特定实例的整数。在至少一个实施例中，L3高速缓存1430可以包括但不限于任意数量的切片。
在至少一个实施例中，结构1460是系统互连，其促进跨核心复合体1410(1)-1410(N)(其中N是大于零的整数)、I/O接口1470和存储器控制器1480的数据和控制传输。在至少一个实施例中，除了结构1460之外或代替结构1460，CPU 1400还可以包括但不限于任意数量和类型的系统互连，该结构1460促进跨可以在CPU 1400内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1470表示任意数量和类型的I/O接口(例如PCI，PCI-X，PCIe，GBE，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1470。在至少一个实施例中，耦合到I/O接口1470的外围设备可以包括但不限于显示器，键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，存储器控制器1480促进CPU 1400与系统存储器1490之间的数据传输。在至少一个实施例中，核心复合体1410和图形复合体1440共享系统存储器1490。在至少一个实施例中，CPU 1400实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器1480和可以专用于一个组件或在多个组件之间共享的存储器设备。在至少一个实施例中，CPU 1400实现了高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1428和L3高速缓存1430)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1420和核心复合体1410)之间共享。
图17示出了根据至少一个实施例的示例性加速器集成切片1790。如本文所使用的，“切片”包括加速器集成电路的处理资源的指定部分。在至少一个实施例中，加速器集成电路代表多个图形加速模块种的多个图形处理引擎提供高速缓存管理、存储器访问、环境管理和中断管理服务。图形处理引擎可以各自包括单独的GPU。可选地，图形处理引擎可包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块可以是具有多个图形处理引擎的GPU。在至少一个实施例中，图形处理引擎可以是集成在通用封装、线卡或芯片上的各个GPU。
系统存储器1514内的应用程序有效地址空间1582存储进程元素1583。在一个实施例中，响应于来自处理器1507上执行的应用程序1580的GPU调用1581而存储进程元素1583。进程元素1583包含对应应用程序1580的处理状态。包含在进程元素1583中的工作描述符(WD)1584可以是应用程序请求的单个作业或可能包含指向作业队列的指针。在至少一个实施例中，WD 1584是指向应用程序有效地址空间1582中的作业请求队列的指针。
图形加速模块1546和/或各个图形处理引擎可以由系统中的全部或部分进程共享。在至少一个实施例中，可以包括用于建立处理状态并将WD 1584发送到图形加速模块1546以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是针对实现的。在该模型中，单个进程拥有图形加速模块1546或个体图形处理引擎。由于图形加速模块1546由单个进程拥有，因此管理程序为拥有的分区初始化加速器集成电路，并且当分配图形加速模块1546时操作系统对加速器集成电路进行初始化以用于拥有的分区。
在操作中，加速器集成切片1590中的WD获取单元1591获取下一个WD 1584，其中包括要由图形加速模块1546的一个或更多个图形处理引擎完成的工作的指示。来自WD 1584的数据可以存储在寄存器1545被存储器管理单元(MMU)1539、中断管理电路1547和/或上下文(context)管理电路1548使用，如图所示。例如，MMU 1539的一个实施例包括用于访问OS虚拟地址空间1585内的段/页表1586的段/页面漫游电路。中断管理电路1547可以处理从图形加速模块1546接收到的中断事件(INT)1592。当执行图操作时，由图形处理引擎产生的有效地址1593由MMU 1539转换为实际地址。
在一个实施例中，为每个图形处理引擎和/或图形加速模块1546复制相同的寄存器组1545，并且可以由系统管理程序或操作系统来初始化。这些复制的寄存器中的每一个都可以包含在加速器集成切片1590中。表1中显示了可由管理程序初始化的示例性寄存器。
表1—管理程序初始化的寄存器
表2中示出了可以由操作系统初始化的示例性寄存器。
表2—操作系统初始化寄存器
1 进程和线程识别
2 有效地址(EA)环境保存/还原指针
3 虚拟地址(VA)加速器利用率记录指针
4 虚拟地址(VA)存储分段表指针
5 权威面具
6 工作描述符
在一个实施例中，每个WD 1584特定于特定的图形加速模块1546和/或特定图形处理引擎。它包含图形处理引擎进行工作或工作所需的所有信息，或者它可以是指向存储器位置的指针，其中应用程序建立了要完成的工作的命令队列。
图16A和16B示出了根据本文至少一个实施例的示例性图形处理器。在至少一个实施例中，任何示例性图形处理器可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。在至少一个实施例中，示例性图形处理器用于SoC内。
图16A示出了根据至少一个实施例的SoC集成电路的示例性图形处理器1610，其可以使用一个或更多个IP核心来制造。图16B示出了根据至少一个实施例的SoC集成电路的的附加示例性图形处理器1640，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图16A的图形处理器1610是低功耗图形处理器核心。在至少一个实施例中，图16B的图形处理器1640是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1610、1640可以是图11的图形处理器1110的变体。
在至少一个实施例中，图形处理器1610包括顶点处理器1605和一个或更多个片段处理器1615A-1615N(例如1615A、1615B、1615C、1615D至1615N-1和1615N)。在至少一个实施例中，图形处理器1610可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1605被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1615A-1615N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1605执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，片段处理器1615A-1615N使用由顶点处理器1605生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，片段处理器1615A-1615N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1610附加地包括一个或更多个MMU 1620A-1620B、高速缓存1625A-1625B和电路互连1630A-1630B。在至少一个实施例中，一个或更多个MMU 1620A-1620B提供用于图形处理器1610的虚拟到物理地址的映射，包括用于顶点处理器1605和/或片段处理器1615A-1615N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1625A-1625B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 1620A-1620B可以与系统内的其他MMU同步，包括与图11的一个或更多个应用处理器1105、图像处理器1115和/或视频处理器1120相关联的一个或更多个MMU，使得每个处理器1105-1120可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1630A-1630B使图形处理器1610能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器1640包括图16A的图形处理器1610的一个或更多个MMU 1620A-1620B、高速缓存1625A-1625B和电路互连1630A-1630B。在至少一个实施例中，图形处理器1640包括一个或更多个着色器核心1655A-1655N(例如，1655A、1655B、1655C、1655D、1655E、1655F、至1655N-1和1655N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1640包括核心间任务管理器1645，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1655A-1655N和分块单元1658，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
图17A示出了根据至少一个实施例的图形核心1700。在至少一个实施例中，图形核心1700可以包括在图11的图形处理器1110内。在至少一个实施例中，图形核心1700可以是图16B中统一的着色器核心1655A-1655N。在至少一个实施例中，图形核心1700包括共享指令高速缓存1702、纹理单元1718和高速缓存/共享存储器1720，它们是图形核心1700内的执行资源所共有的。在至少一个实施例中，图形核心1700可以包括多个切片(slice)1701A-1701N或每个核心的分区，图形处理器可以包括图形核心1700的多个实例。切片1701A-1701N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1704A-1704N、线程调度器1706A-1706N、线程分派器1708A-1708N和一组寄存器1710A-1710N。在至少一个实施例中，切片1701A-1701N可以包括一组附加功能单元(AFU)1712A-1712N、浮点单元(FPU)1714A-1714N、整数算术逻辑单元(ALU)1716A-1716N、地址计算单元(ACU)1711A-1711N、双精度浮点单元(DPFPU)1715A-1715N和矩阵处理单元(MPU)1717A-1717N。
在一个实施例中，FPU 1714A-1714N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1715A-1715N可以执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 1716A-1716N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 1717A-1717N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 1717A-1717N可以执行各种矩阵操作以加速CUDA程序，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 1712A-1712N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
图17B示出了在至少一个实施例中的通用图形处理单元(GPGPU)1730。在至少一个实施例中，GPGPU 1730是高度并行的并且适合于部署在多芯片模块上。在至少一个实施例中，GPGPU 1730可以被配置为使得高度并行的计算操作能够由GPU阵列来执行。在至少一个实施例中，GPGPU 1730可以直接链路到GPGPU 1730的其他实例，以创建多GPU集群以提高用于CUDA程序的执行时间。在至少一个实施例中，GPGPU 1730包括主机接口1732以实现与主机处理器的连接。在至少一个实施例中，主机接口1732是PCIe接口。在至少一个实施例中，主机接口1732可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 1730从主机处理器接收命令，并使用全局调度器1734将与那些命令相关联的执行线程分派给一组计算集群1736A-1736H。在至少一个实施例中，计算集群1736A-1736H共享高速缓存存储器1738。在至少一个实施例中，高速缓存存储器1738可以用作计算集群1736A-1736H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，GPGPU 1730包括经由一组存储器控制器1742A-1742B与计算集群1736A-1736H耦合的存储器1744A-1744B。在至少一个实施例中，存储器1744A-1744B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群1736A-1736H各自包括一组图形核心，诸如图17A的图形核心1700，其可以包括多种类型的整数和浮点逻辑单元，可以以各种精度执行计算操作，包括适合与CUDA程序相关的计算。例如，在至少一个实施例中，每个计算集群1736A-1736H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1730的多个实例可以被配置为操作为计算集群。计算集群1736A-1736H可以实现用于同步和数据交换的任何技术上可行的通信技术。在至少一个实施例中，GPGPU 1730的多个实例通过主机接口1732进行通信。在至少一个实施例中，GPGPU 1730包括I/O集线器1739，其将GPGPU 1730与GPU链路1740耦合，使得能够直接连接至GPGPU 1730的其他的实例。在至少一个实施例中，GPU链路1740耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 1730的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路1740与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 1730的多个实例位于单独的数据处理系统中，并经由可经由主机接口1732访问的网络设备进行通信。在至少一个实施例中，GPU链路1740可被配置为能够连接到主机处理器，附加或替代主机接口1732。在至少一个实施例中，GPGPU 1730可以配置为执行CUDA程序。
图18A示出了根据至少一个实施例的并行处理器1800。在至少一个实施例中，并行处理器1800的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或FPGA。
在至少一个实施例中，并行处理器1800包括并行处理单元1802。在至少一个实施例中，并行处理单元1802包括I/O单元1804，其使得能够与其他设备进行通信，包括并行处理单元1802的其他实例。在至少一个实施例中，I/O单元1804可以直接连接到其他设备。在至少一个实施例中，I/O单元1804通过使用集线器或交换机接口(例如，存储器集线器1805)与其他设备连接。在至少一个实施例中，存储器集线器1805与I/O单元1804之间的连接形成通信链路。在至少一个实施例中，I/O单元1804与主机接口1806和存储器交叉开关1816连接，其中主机接口1806接收用于执行处理操作的命令，而存储器交叉开关1816接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口1806经由I/O单元1804接收命令缓冲区时，主机接口1806可以引导工作操作以执行那些命令到前端1808。在至少一个实施例中，前端1808与调度器1810耦合，调度器1810配置成将命令或其他工作项分配给处理阵列1812。在至少一个实施例中，调度器1810确保在将任务分配给处理阵列1812中的处理阵列1812之前，处理阵列1812被正确地配置并且处于有效状态。在至少一个实施例中，调度器1810通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器1810可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列1812上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列1812上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器1810的微控制器内的调度器1810逻辑在处理阵列1812上自动分配。
在至少一个实施例中，处理阵列1812可以包括多达“N”个处理集群(例如，集群1814A、集群1814B到集群1814N)。在至少一个实施例中，处理阵列1812的每个集群1814A-1814N可以执行大量并发线程。在至少一个实施例中，调度器1810可以使用各种调度和/或工作分配算法将工作分配给处理阵列1812的集群1814A-1814N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器1810动态地处理，或者可以在配置为由处理阵列1812执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理阵列1812的不同的集群1814A-1814N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理阵列1812可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理阵列1812配置成执行通用并行计算操作。例如，在至少一个实施例中，处理阵列1812可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理阵列1812配置成执行并行图形处理操作。在至少一个实施例中，处理阵列1812可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理阵列1812可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元1802可以经由I/O单元1804从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器1822)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元1802用于执行图处理时，调度器1810可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理阵列1812的多个集群1814A-1814N。在至少一个实施例中，处理阵列1812的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群1814A-1814N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群1814A-1814N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理阵列1812可以经由调度器1810接收要执行的处理任务，该调度器1810从前端1808接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如可以包括表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器1810可以配置成获取与任务相对应的索引，或者可以从前端1808接收索引。在至少一个实施例中，前端1808可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理阵列1812配置成有效状态。
在至少一个实施例中，并行处理单元1802的一个或更多个实例中的每一个可以与并行处理器存储器1822耦合。在至少一个实施例中，可以经由存储器交叉开关1816访问并行处理器存储器1822，所述存储器交叉开关1816可以接收来自处理阵列1812以及I/O单元1804的存储器请求。在至少一个实施例中，存储器交叉开关1816可以经由存储器接口1818访问并行处理器存储器1822。在至少一个实施例中，存储器接口1818可以包括多个分区单元(例如，分区单元1820A、分区单元1820B到分区单元1820N)，其可各自耦合至并行处理器存储器1822的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元1820A-1820N为配置为等于存储器单元的数量，使得第一分区单元1820A具有对应的第一存储器单元1824A，第二分区单元1820B具有对应的存储器单元1824B，第N分区单元1820N具有对应的第N存储器单元1824N。在至少一个实施例中，分区单元1820A-1820N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元1824A-1824N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元1824A-1824N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元1824A-1824N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元1820A-1820N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器1822的可用带宽。在至少一个实施例中，可以排除并行处理器存储器1822的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理阵列1812的集群1814A-1814N中的任何一个都可以处理将被写入并行处理器存储器1822内的任何存储器单元1824A-1824N中的数据。在至少一个实施例中，存储器交叉开关1816可以配置为将每个集群1814A-1814N的输出传输到任何分区单元1820A-1820N或另一个集群1814A-1814N，集群1814A-1814N可以对输出执行其他处理操作。在至少一个实施例中，每个集群1814A-1814N可以通过存储器交叉开关1816与存储器接口1818通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关1816具有到存储器接口1818的连接以与I/O单元1804通信，以及到并行处理器存储器1822的本地实例的连接，从而使不同处理集群1814A-1814N内的处理单元与系统存储器或不是并行处理单元1802本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关1816可以使用虚拟通道来分离集群1814A-1814N和分区单元1820A-1820N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元1802的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元1802的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元1802的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元1802或并行处理器1800的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图18B示出了根据至少一个实施例的处理集群1894。在至少一个实施例中，处理集群1894被包括在并行处理单元内。在至少一个实施例中，处理集群1894是图18的处理集群1814A-1814N之一的实例。在至少一个实施例中，处理集群1894可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群1894内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器1832来控制处理集群1894的操作。在至少一个实施例中，管线管理器1832从图18的调度器1810接收指令，通过图形多处理器1834和/或纹理单元1836管理这些指令的执行。在至少一个实施例中，图形多处理器1834是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群1894内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群1894内可以包括图形多处理器1834的一个或更多个实例。在至少一个实施例中，图形多处理器1834可以处理数据，并且数据交叉开关1840可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器1832可以通过指定要经由数据交叉开关1840分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群1894内的每个图形多处理器1834可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元(LSU)等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群1894的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器1834内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器1834内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器1834内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器1834内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器1834上同时执行多个线程组。
在至少一个实施例中，图形多处理器1834包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器1834可以放弃内部高速缓存并使用处理集群1894内的高速缓存存储器(例如，L1高速缓存1848)。在至少一个实施例中，每个图形多处理器1834还可以访问分区单元(例如，图18A的分区单元1820A-1820N)内的L2高速缓存，这些分区单元在所有处理集群1894之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器1834还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元1802外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群1894包括图形多处理器1834的多个实例，它们可以共享可以存储在L1高速缓存1848中的公共指令和数据。
在至少一个实施例中，每个处理集群1894可以包括配置成将虚拟地址映射为物理地址的MMU 1845。在至少一个实施例中，MMU 1845的一个或更多个实例可以驻留在图18的存储器接口1818内。在至少一个实施例中，MMU 1845包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(谈论有关图块的更多信息)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 1845可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器1834或L1高速缓存1848或处理集群1894内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群1894，使得每个图形多处理器1834耦合到纹理单元1836，以执行纹理映射操作，例如，可以涉及确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器1834内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器1834将处理后的任务输出到数据交叉开关1840，以将处理后的任务提供给另一处理集群1894以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关1816的系统存储器中。在至少一个实施例中，光栅前操作单元(preROP)1842配置成从图形多处理器1834接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图18的分区单元1820A-1820N)一起定位。在至少一个实施例中，PreROP 1842单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
图18C示出了根据至少一个实施例的图形多处理器1896。在至少一个实施例中，图形多处理器1896是图18B的图形多处理器1834。在至少一个实施例中，图形多处理器1896与处理集群1894的管线管理器1832耦合。在至少一个实施例中，图形多处理器1896具有执行管线，该执行管线包括但不限于指令高速缓存1852、指令单元1854、地址映射单元1856、寄存器文件1858、一个或更多个GPGPU核心1862和一个或更多个LSU 1866。GPGPU核心1862和LSU 1866与高速缓存存储器1872和共享存储器1870通过存储器和高速缓存互连1868耦合。
在至少一个实施例中，指令高速缓存1852从管线管理器1832接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存1852中并将其分派以供指令单元1854执行。在一个实施例中，指令单元1854可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心1862内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元1856可以用于将统一地址空间中的地址转换成可以由LSU 1866访问的不同的存储器地址。
在至少一个实施例中，寄存器文件1858为图形多处理器1896的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件1858为连接到图形多处理器1896的功能单元(例如，GPGPU核心1862、LSU 1866)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件1858，使得为每个功能单元分配寄存器文件1858的专用部分。在至少一个实施例中，寄存器文件1858在图形多处理器1896正在执行的不同线程组之间划分。
在至少一个实施例中，GPGPU核心1862可以各自包括用于执行图多处理器1896的指令的FPU和/或ALU。GPGPU核心1862在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心1862的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-1808标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器1896可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心1862中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心1862包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心1862可以物理地执行SIMD4、SIMD8和SIMD9指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连1868是将图形多处理器1896的每个功能单元连接到寄存器文件1858和共享存储器1870的互连网络。在至少一个实施例中，存储器和高速缓存互连1868是交叉开关互连，其允许LSU 1866在共享存储器1870和寄存器文件1858之间实现加载和存储操作。在至少一个实施例中，寄存器文件1858可以以与GPGPU核心1862相同的频率操作，从而在GPGPU核心1862和寄存器文件1858之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器1870可以用于启用在图形多处理器1896内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器1872可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元1836之间通信的纹理数据。在至少一个实施例中，共享存储器1870也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器1872中的自动高速缓存的数据之外，在GPGPU核心1862上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以WD包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
图19示出了根据至少一个实施例的图形处理器1900。在至少一个实施例中，图形处理器1900包括环形互连1902、管线前端1904、媒体引擎1937和图形核心1980A-1980N。在至少一个实施例中，环形互连1902将图形处理器1900耦合到其他处理单元，包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器1900是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器1900经由环形互连1902接收多批命令。在至少一个实施例中，输入命令由管线前端1904中的命令流转化器1903解释。在至少一个实施例中，图形处理器1900包括可缩放执行逻辑，以经由图形核心1980A-1980N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器1903将命令提供给几何管线1936。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器1903将命令提供给视频前端1934，其与媒体引擎1937耦合。在至少一个实施例中，媒体引擎1937包括用于视频和图像后处理的视频质量引擎(VQE)1930，以及用于提供硬件加速媒体数据编码和解码的多格式编码/解码(MFX)1933引擎。在至少一个实施例中，几何管线1936和媒体引擎1937各自生成用于由至少一个图形核心1980A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器1900包括以模块化图形核心1980A-1980N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块核心具有多个子核心1950A-1950N、1960A-1960N(有时称为核心子切片)。在至少一个实施例中，图形处理器1900可以具有任意数量的图形核心1980A至1980N。在至少一个实施例中，图形处理器1900包括具有至少第一子核心1950A和第二子核心1960A的图形核心1980A。在至少一个实施例中，图形处理器1900是具有单个子核心(例如1950A)的低功率处理器。在至少一个实施例中，图形处理器1900包括多个图形核心1980A-1980N，每个图形核心包括一组第一子核心1950A-1950N和一组第二子核心1960A-1960N。在至少一个实施例中，第一子核心1950A-1950N中的每个子核心至少包括第一组执行单元(EU)1952A-1952N和媒体/纹理采样器1954A-1954N。在至少一个实施例中，第二子核心1960A-1960N中的每个子核心至少包括第二组执行单元1962A-1962N和采样器1964A-1964N。在至少一个实施例中，每个子核心1950A-1950N、1960A-1960N共享一组共享资源1970A-1970N。在至少一个实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。
图20示出了根据至少一个实施例的用于处理器2000。在至少一个实施例中，处理器2000可以包括但不限于执行指令的逻辑电路。在至少一个实施例中，处理器2000可以执行指令，包括x86指令、ARM指令、用于ASIC的专用指令等。在至少一个实施例中，处理器2010可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随SIMD和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2010可以执行指令以加速CUAD程序。
在至少一个实施例中，处理器2000包括有序前端(“前端”)2001，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2001可以包括几个单元。在至少一个实施例中，指令预取器2026从存储器中获取指令并将指令提供给指令解码器2028，指令解码器2028又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2028将接收到的指令解码用于执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2028将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以执行操作。在至少一个实施例中，跟踪高速缓存2030可以将解码的微指令组装成微指令队列2034中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2030遇到复杂指令时，微码ROM2032提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2028可以访问微码ROM 2032以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2028处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2032中。在至少一个实施例中，追踪高速缓存器2030参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2032读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM 2032完成对指令的微操作排序之后，机器的前端2001可以恢复从追踪高速缓存2030获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2003可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎2003包括但不限于分配器/寄存器重命名器2040、存储器微指令队列2042、整数/浮点微指令队列2044、存储器调度器2046、快速调度器2002、慢速/通用浮点调度器(“慢速/通用FP调度器”)2004和简单浮点调度器(“简单FP调度器”)2006。在至少一个实施例中，快速调度器2002、慢速/通用浮点调度器2004和简单浮点调度器2006也统称为“微指令调度器2002、2004、2006”。分配器/寄存器重命名器2040分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2040将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2040还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2042用于存储器操作和整数/浮点微指令队列2044用于非存储器操作，在存储器调度器2046和微指令调度器2002、2004、2006的前面。在至少一个实施例中，微指令调度器2002、2004、2006基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2002可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2004和简单浮点调度器2006可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2002、2004、2006对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块b11包括但不限于整数寄存器文件/支路网络2008、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2010、地址生成单元(“AGU”)2012和2014、快速算术逻辑单元(“快速ALU”)2016和2018、慢速ALU 2020、浮点ALU(“FP”)2022和浮点移动单元(“FP移动”)2024。在至少一个实施例中，整数寄存器文件/支路网络2008和浮点寄存器文件/旁路网络2010在本文中也称为“寄存器文件2008、2010”。在至少一个实施例中，AGUS 2012和2014、快速ALU 2016和2018、慢速ALU 2020、浮点ALU 2022和浮点移动单元2024在本文中也称为“执行单元2012、2014、2016、2018、2020、2022和2024”。在至少一个实施例中，执行框可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2008、2010可以布置在微指令调度器2002、2004、2006与执行单元2012、2014、2016、2018、2020、2022和2024之间。在至少一个实施例中，整数寄存器文件/支路网络2008执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2010执行浮点操作。在至少一个实施例中，寄存器文件2008、2010中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2008、2010可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2008可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2010可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2012、2014、2016、2018、2020、2022、2024可以执行指令。在至少一个实施例中，寄存器文件2008、2010存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2000可以包括但不限于任意数量的执行单元2012、2014、2016、2018、2020、2022、2024及其组合。在至少一个实施例中，浮点ALU 2022和浮点移动单元2024，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2022可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2016、2018。在至少一个实施例中，快速ALUS 2016、2018可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2020，因为慢速ALU 2020可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 2012、2014执行。在至少一个实施例中，快速ALU 2016、快速ALU 2018和慢速ALU 2020可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2016、快速ALU 2018和慢速ALU 2020以支持包括16、32、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2022和浮点移动单元2024可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 2022和浮点移动单元2024可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2002、2004、2006在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2000中推测性地调度和执行微指令，处理器2000还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
图21示出了根据至少一个实施例的处理器2100。在至少一个实施例中，处理器2100包括但不限于一个或更多个处理器核心(核心)2102A-2102N、集成的存储器控制器2114和集成的图形处理器2108。在至少一个实施例中，处理器2100可以包括直至并包括由虚线框表示的附加处理器核心2102N的附加核心。在至少一个实施例中，每个处理器核心2102A-2102N包括一个或更多个内部高速缓存单元2104A-2104N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存的单元2106。
在至少一个实施例中，内部高速缓存单元2104A-2104N和共享高速缓存单元2106表示处理器2100内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2104A-2104N可以包括每个处理器核心内的至少一级指令和数据以及共享中级缓存中的一级或更多级缓存，例如L2、L3、4级(L4)或其他级别的缓存，其中在外部存储器之前将最高级别的缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2106和2104A-2104N之间的一致性。
在至少一个实施例中，处理器2100还可包括一组一个或更多个总线控制器单元2116和系统代理核心2110。在至少一个实施例中，一个或更多个总线控制器单元2116管理一组外围总线，例如一个或更多个PCI或PCI Express总线。在至少一个实施例中，系统代理核心2110为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2110包括一个或更多个集成存储器控制器2114，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2102A-2102N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2110包括用于在多线程处理期间协调和操作处理器核心2102A-2102N的组件。在至少一个实施例中，系统代理核心2110可以另外包括电源控制单元(PCU)，该电源控制单元包括逻辑和组件以调节处理器核心2102A-2102N和图形处理器2108的一个或更多个电源状态。
在至少一个实施例中，处理器2100另外包括图形处理器2108以执行图处理操作。在至少一个实施例中，图形处理器2108与共享高速缓存单元2106和包括一个或更多个集成存储器控制器2114的系统代理核心2110耦合。在至少一个实施例中，系统代理核心2110还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2111。在至少一个实施例中，显示器控制器2111也可以是经由至少一个互连与图形处理器2108耦合的独立模块，或者可以集成在图形处理器2108内。
在至少一个实施例中，基于环的互连单元2112用于耦合处理器2100的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2108经由I/O链路2113与环形互连2112耦合。
在至少一个实施例中，I/O链路2113代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2118(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2102A-2102N和图形处理器2108中的每一个使用嵌入式存储器模块2118作为共享的LLC。
在至少一个实施例中，处理器核心2102A-2102N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2102A-2102N在ISA方面是异构的，其中一个或更多个处理器核心2102A-2102N执行公共指令集，而一个或更多个其他处理器核心2102A-2102N执行公共指令集或不同指令集的子集。在至少一个实施例中，就微架构而言，处理器核心2102A-2102N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2100可以实现在一个或更多个芯片上或被实现为SoC集成电路。
图22示出了根据所描述的至少一个实施例的图形处理器核心2200。在至少一个实施例中，图形处理器核心2200被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2200(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2200是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2200可以包括与多个子核心2201A-2201F耦合的固定功能块2230，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2230包括几何/固定功能管线2236，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2236可以由图形处理器2200中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2236包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2230还包括图形SoC接口2237、图形微控制器2238和媒体管线2239。图形SoC接口2237提供了图形核心2200以及SoC集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2238是可编程子处理器，其可配置为管理图形处理器2200的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2239包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2239经由对子核心2201-2201F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2237使图形核心2200能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的LLC存储器、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2237还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2200和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2237还可以实现用于图形核心2200的电源管理控制，并且启用图形核心2200的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2237使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2239，或者当要执行图处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2236、几何形状和固定功能管线2214)。
在至少一个实施例中，图形微控制器2238可以配置为对图形核心2200执行各种调度和管理任务。在至少一个实施例中，图形微控制器2238可以在子核心2201A-2201F中的执行单元(EU)阵列2202A-2202F、2204A-2204F内的各种图形并行引擎上执行图和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2200的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2238还可以促进图形核心2200的低功率或空闲状态，从而为图形核心2200提供在图形核心2200内独立于操作系统和/或系统上的图形驱动器软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2200可以具有比所示的子核心2201A-2201F更多或更少的子核心，达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2200还可以包括共享功能逻辑2210、共享和/或高速缓存存储器2212、几何/固定功能管线2214以及附加的固定功能逻辑2216以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2210可以包括可由图形核心2200内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器2212可以是图形核心2200内的N个子核心2201A-2201F的LLC，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2214来代替固定功能块2230内的几何/固定功能管线2236，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2200包括附加的固定功能逻辑2216，其可以包括供图形核心2200使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2216包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2216、2236内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2216中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2216中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2216还可包括通用目标处理加速逻辑，例如固定功能矩阵乘法逻辑，用于实现减速CUAD程序。
在至少一个实施例中，在每个图形子核心2201A-2201F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图、媒体和计算操作。在至少一个实施例中，图形子核心2201A-2201F包括多个EU阵列2202A-2202F、2204A-2204F，线程分派和线程间通信(TD/IC)逻辑2203A-2203F，3D(例如，纹理)采样器2205A-2205F，媒体采样器2206A-2206F，着色器处理器2207A-2207F和共享本地存储器(SLM)2208A-2208F。EU阵列2202A-2202F、2204A-2204F每个都包含多个执行单元，这些执行单元是GUGPU，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2203A-2203F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2205A-2205F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2206A-2206F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2201A-2201F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2201A-2201F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2208A-2208F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
图23示出了根据至少一个实施例的并行处理单元(“PPU”)2300。在至少一个实施例中，PPU 2300配置有机器可读代码，该机器可读代码如果由PPU 2300执行，则使得PPU2300执行贯穿本文描述的一些或全部过程和技术。在至少一个实施例中，PPU 2300是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2300执行的一组指令的实例。在至少一个实施例中，PPU 2300是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如LCD设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 2300用于执行计算，诸如线性代数运算和机器学习运算。图23仅出于说明性目的示出了示例并行处理器，并且应被解释为在至少一个实施例中实现的处理器架构的非限制性示例。
在至少一个实施例中，一个或更多个PPU 2300配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，一个或更多个PPU 2300配置成加速CUDA程序。在至少一个实施例中，PPU 2300包括但不限于I/O单元2306、前端单元2310、调度器单元2312、工作分配单元2314、集线器2316、交叉开关(“Xbar”)2320、一个或更多个通用处理集群(“GPC”)2318和一个或更多个分区单元(“存储器分区单元”)2322。在至少一个实施例中，PPU 2300通过一个或更多个高速GPU互连(“GPU互连”)2308连接到主机处理器或其他PPU 2300。在至少一个实施例中，PPU 2300通过互连2302连接到主机处理器或其他外围设备。在一实施例中，PPU 2300连接到包括一个或更多个存储器设备(“存储器”)2304的本地存储器。在至少一个实施例中，存储器设备2304包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2308可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个CPU结合的一个或更多个PPU 2300(“CPU”)，支持PPU 2300和CPU之间的高速缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连2308通过集线器2316将数据和/或命令传输到PPU 2300的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图23中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2306配置为通过系统总线2302从主机处理器(图23中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2306直接通过系统总线2302或通过一个或更多个中间设备(例如内存桥)与主机处理器通信。在至少一个实施例中，I/O单元2306可以经由系统总线2302与一个或更多个其他处理器(例如一个或更多个PPU 2300)通信。在至少一个实施例中，I/O单元2306实现PCIe接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2306实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2306对经由系统总线2302接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 2300执行各种操作的命令。在至少一个实施例中，I/O单元2306如命令所指定的那样将解码的命令发送到PPU 2300的各种其他单元。在至少一个实施例中，命令被发送到前端单元2310和/或被发送到集线器2316或PPU 2300的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图23中未明确示出)。在至少一个实施例中，I/O单元2306配置为在PPU 2300的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2300以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2300两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2306通过系统总线2302传输的存储器请求连接到系统总线2302的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2300，使得前端单元2310接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2300的各个单元。
在至少一个实施例中，前端单元2310耦合到调度器单元2312，该调度器单元2312配置各种GPC 2318以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2312配置为跟踪与调度器单元2312管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2318，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2312管理在一个或更多个GPC 2318上执行的多个任务。
在至少一个实施例中，调度器单元2312耦合到工作分配单元2314，该工作分配单元2314配置为分派任务以在GPC 2318上执行。在至少一个实施例中，工作分配单元2314跟踪从调度器单元2312接收到的多个调度任务并且工作分配单元2314管理每个GPC 2318的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2318处理的任务；活跃任务池可包括用于由GPC 2318主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2318中的一个完成任务的执行，该任务将从GPC 2318的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC 2318上执行。在至少一个实施例中，如果活跃任务在GPC 2318上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2318中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2318上执行。
在至少一个实施例中，工作分配单元2314经由XBar 2320与一个或更多个GPC2318通信。在至少一个实施例中，XBar 2320是互连网络，其将PPU 2300的许多单元耦合到PPU 2300的其他单元，并且可以配置为将工作分配单元2314耦合到特定的GPC 2318。在至少一个实施例中，一个或更多个PPU 2300的其他单元也可以通过集线器2316连接到XBar2320。
在至少一个实施例中，任务由调度器单元2312管理，并由工作分配单元2314分配给GPC 2318之一。GPC 2318配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2318中的其他任务消耗，通过XBar2320路由到不同的GPC 2318或存储在存储器2304中。在至少一个实施例中，结果可以通过分区单元2322写到存储器2304中，其实现了用于向存储器2304写入数据或从存储器2304读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2308传输到另一PPU 2300或CPU。在至少一个实施例中，PPU 2300包括但不限于U个分区单元2322，其等于耦合到PPU 2300的分离且不同的存储器设备2304的数量。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动器核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2300上执行。在一个实施例中，多个计算应用由PPU 2300同时执行，并且PPU 2300为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2300执行，并且驱动器核心将任务输出至由PPU 2300处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。
图24示出了根据至少一个实施例的GPC 2400。在至少一个实施例中，GPC 2400是图23的GPC 2318。在至少一个实施例中，每个GPC 2400包括但不限于用于处理任务的多个硬件单元，并且每个GPC 2400包括但不限于管线管理器2402、预光栅操作单元(“PROP”)2404、光栅引擎2408、工作分配交叉开关(“WDX”)2416、存储器管理单元(“MMU”)2418、一个或更多个数据处理集群(“DPC”)2406，以及部件的任何合适组合。
在至少一个实施例中，GPC 2400的操作由管线管理器2402控制。在至少一个实施例中，管线管理器2402管理一个或更多个DPC 2406的配置，以处理分配给GPC 2400的任务。在至少一个实施例中，管线管理器2402配置一个或更多个DPC 2406中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 2406配置为在可编程流式多处理器(“SM”)2414上执行顶点着色器程序。在至少一个实施例中，管线管理器2402配置为将从工作分配单元接收的数据包路由到GPC 2400内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 2404和/或光栅引擎2408中的固定功能硬件单元，而可以将其他数据包路由到DPC 2406以由原始引擎2412或SM 2414进行处理。在至少一个实施例中，管线管理器2402配置DPC 2406中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，管线管理器2402配置DPC 2406中的至少一个以执行CUDA程序的至少一部分。
在至少一个实施例中，PROP单元2404配置为将由光栅引擎2408和DPC 2406生成的数据路由到分区单元中的光栅操作(“ROP”)单元，例如上面结合图23更详细描述的存储器分区单元2322等。在至少一个实施例中，PROP单元2404配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎2408包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎2408包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎2408的输出包括将由任何适当的实体(例如，由在DPC 2406内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 2400中的每个DPC 2406包括但不限于M管线控制器(“MPC”)2410；图元引擎2412；一个或更多个SM 2414；及其任何合适的组合。在至少一个实施例中，MPC 2410控制DPC 2406的操作，将从管线管理器2402接收的分组路由到DPC2406中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎2412，图元引擎2412配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 2414。
在至少一个实施例中，SM 2414包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 2414是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 2414实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面结合图25更详细地描述SM 2414的至少一个实施例。
在至少一个实施例中，MMU 2418在GPC 2400和存储器分区单元(例如，图23的分区单元2322)之间提供接口，并且MMU 2418提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 2418提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
图25示出了根据至少一个实施例的流式多处理器(“SM”)2500。在至少一个实施例中，SM 2500是图24的SM 2414。在至少一个实施例中，SM 2500包括但不限于指令高速缓存2502；一个或更多个调度器单元2504；寄存器文件2508；一个或更多个处理核心(“核心”)2510；一个或更多个特殊功能单元(“SFU”)2512；一个或更多个加载/存储单元(“LSU”)2514；互连网络2516；共享存储器/一级(“L1”)高速缓存2518；及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 2500之一。在至少一个实施例中，调度器单元2504从工作分配单元接收任务并管理分配给SM 2500的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元2504调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元2504管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心2510、SFU 2512和LSU 2514)。
在至少一个实施例中，“合作组”可以指用于组织通信线程组的编程模型，其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的API提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，子块粒度与单个线程一样小。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，分派单元2506配置为将指令发送到功能单元中的一个或更多个，并且调度器单元2504包括但不限于两个分派单元2506，该两个分派单元2506使得来自相同线程束的两个不同指令能够在每个时钟周期被分派。在至少一个实施例中，每个调度器单元2504包括单个分派单元2506或附加分派单元2506。
在至少一个实施例中，每个SM 2500在至少一个实施例中包括但不限于寄存器文件2508，该寄存器文件2508为SM 2500的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2508在每个功能单元之间划分，从而为每个功能单元分配寄存器文件2508的专用部分。在至少一个实施例中，寄存器文件2508在由SM 2500执行的不同线程束之间划分，并且寄存器文件2508为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 2500包括但不限于多个L个处理核心2510。在至少一个实施例中，SM2500包括但不限于大量(例如128个或更多)不同的处理核心2510。在至少一个实施例中，每个处理核心2510在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心2510包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
在至少一个实施例中，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心2510中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA-C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 2500包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 2512。在至少一个实施例中，SFU 2512包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 2512包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 2500执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存2518中。在至少一个实施例中，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 2500包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 2500包括但不限于实现共享存储器/L1高速缓存2518与寄存器文件2508之间的加载和存储操作的N个LSU 2514。在至少一个实施例中，每个SM 2500包括但不限于互连网络2516，互连网络2516将每个功能单元连接到寄存器文件2508，并且LSU 2514连接到寄存器文件2508和共享存储器/L1高速缓存2518。在至少一个实施例中，互连网络2516是交叉开关，其可以配置为将任何功能单元连接到寄存器文件2508中的任何寄存器，并且将LSU 2514连接到寄存器文件2508和共享存储器/L1高速缓存2518中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存2518是片上存储器的阵列，其在至少一个实施例中允许SM 2500与图元引擎之间以及SM 2500中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存2518包括但不限于128KB的存储容量，并且位于从SM 2500到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存2518在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存2518、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存2518内的集成使共享存储器/L1高速缓存2518能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能GPU，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 2500执行程序并执行计算，使用共享存储器/L1高速缓存2518在线程之间进行通信，以及使用LSU2514通过共享存储器/L1高速缓存2518和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 2500向调度器单元2504写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、PDA、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、RISCCPU，MMU、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成GPU(“iGPU”)。
通用计算的软件构造
下面的附图非限制性地阐述了用于实现至少一个实施例的示例性软件构造。
图26示出了根据至少一个实施例的编程平台的软件栈。在至少一个实施例中，编程平台是用于利用计算系统上的硬件来加速计算任务的平台。在至少一个实施例中，软件开发人员可以通过库、编译器指令和/或对编程语言的扩展来访问编程平台。在至少一个实施例中，编程平台可以是但不限于CUDA，Radeon开放计算平台(“ROCm”)，OpenCL(由Khronosgroup开发的OpenCLTM)，SYCL或Intel One API。
在至少一个实施例中，编程平台的软件栈2600为应用程序2601提供执行环境。在至少一个实施例中，应用程序2601可以包括能够在软件栈2600上启动的任何计算机软件。在至少一个实施例中，应用程序2601可以包括但不限于人工智能(“AI”)/机器学习(“ML”)应用程序，高性能计算(“HPC”)应用程序，虚拟桌面基础架构(“VDI”)或数据中心工作负载。
在至少一个实施例中，应用程序2601和软件栈2600在硬件2607上运行。在至少一个实施例中，硬件2607可以包括一个或更多个GPU，CPU，FPGA，AI引擎和/或支持编程平台的其他类型的计算设备。在至少一个实施例中，例如采用CUDA，软件栈2600可以是厂商专用的，并且仅与来自特定厂商的设备兼容。在至少一个实施例中，例如在采用OpenCL中，软件栈2600可以与来自不同供应商的设备一起使用。在至少一个实施例中，硬件2607包括连接到一个或更多个设备的主机，该设备可经由应用程序编程接口(API)调用被访问以执行计算任务。在至少一个实施例中，与硬件2607内的主机相比，其可以包括但不限于CPU(但还可以包括计算设备)及其存储器，硬件2607内的设备可以包括但不限于GPU，FPGA，AI引擎或其他计算设备(但还可以包括CPU)及其存储器。
在至少一个实施例中，编程平台的软件栈2600包括但不限于多个库2603，运行时(runtime)2605和设备内核驱动器2606。在至少一个实施例中，库2603中的每个库可以包括可以由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，库2603可以包括但不限于预写的代码和子例程、类、值、类型规范、配置数据、文档、帮助数据和/或消息模板。在至少一个实施例中，库2603包括被优化用于在一种或更多种类型的设备上执行的函数。在至少一个实施例中，库2603可以包括但不限于用于在设备上执行数学、深度学习和/或其他类型的运算的函数。在至少一个实施例中，库2603与对应的API 2602相关联，API 2602可包括一个或更多个API，其暴露在库2603中实现的函数。
在至少一个实施例中，将应用程序2601编写为源代码，该源代码被编译成可执行代码，如下面结合图31-33更详细讨论的。在至少一个实施例中，应用程序2601的可执行代码可以至少部分地在由软件栈2600提供的执行环境上运行。在至少一个实施例中，在应用程序2601的执行期间，可以得到需要在设备(与主机相比)上运行的代码。在这种情况下，在至少一个实施例中，可以调用运行时2605以在设备上加载和启动必需的代码。在至少一个实施例中，运行时2605可以包括能够支持应用程序2601的执行的任何技术上可行的运行时系统。
在至少一个实施例中，运行时2605被实现为与对应的API(其被示为API 2604)相关联的一个或更多个运行时库。在至少一个实施例中，一个或更多个这样的运行时库可以包括但不限于用于存储器管理，执行控制，设备管理，错误处理和/或同步等等的函数。在至少一个实施例中，存储器管理函数可以包括但不限于用于分配、解除分配和复制设备存储器以及在主机存储器和设备存储器之间传输数据的函数。在至少一个实施例中，执行控制函数可以包括但不限于在设备上启动函数(当函数是可从主机调用的全局函数时，有时称为“内核”)的函数，和用于在运行时库为要在设备上执行的给定函数维护的缓冲区中设置属性值的函数。
在至少一个实施例中，可以任何技术上可行的方式来实现运行时库和相应的API2604。在至少一个实施例中，一个(或任意数量的)API可以公开用于设备的细粒度控制的低级函数集，而另一(或任意数量的)API可以公开这样的较高级的函数集。在至少一个实施例中，可以在低级API之上构建高级运行时API。在至少一个实施例中，一个或更多个运行时API可以是在与语言无关的运行时API之上分层的特定于语言的API。
在至少一个实施例中，设备内核驱动器2606被配置为促进与底层设备的通信。在至少一个实施例中，设备内核驱动器2606可以提供诸如API 2604之类的API和/或其他软件所依赖的低级函数。在至少一个实施例中，设备内核驱动器2606可以被配置为在运行时将中间表示(“IR”)代码编译成二进制代码。在至少一个实施例中，对于CUDA，设备内核驱动器2606可以在运行时将非硬件专用的并行线程执行(“PTX”)IR代码编译为用于特定目标设备的二进制代码(高速缓存已编译的二进制代码)，其有时也称为“最终”代码。在至少一个实施例中，这样做可以允许最终代码在目标设备上运行，而当源代码最初被编译为PTX代码时，该目标设备可能不存在。备选地，在至少一个实施例中，设备源代码可以离线地编译成二进制代码，而不需要设备内核驱动器2606在运行时编译IR代码。
图27示出了根据至少一个实施例的图26的软件栈2600的CUDA实现。在至少一个实施例中，可在其上启动应用程序2701的CUDA软件栈2700包括CUDA库2703，CUDA运行时2705，CUDA驱动器2707和设备内核驱动器2708。在至少一个实施例中，CUDA软件栈2700在硬件2709上执行，该硬件2709可以包括支持CUDA的GPU，其由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，应用程序2701、CUDA运行时2705和设备内核驱动器2708可以分别执行与应用程序2601、运行时2605和设备内核驱动器2606类似的功能，以上结合图26对其进行了描述。在至少一个实施例中，CUDA驱动器2707包括实现CUDA驱动器API 2706的库(libcuda.so)。在至少一个实施例中，类似于由CUDA运行时库(cudart)实现的CUDA运行时API 2704，CUDA驱动器API 2706可以公开但不限于用于存储器管理、执行控制、设备管理、错误处理、同步和/或图形互操作性等的函数。在至少一个实施例中，CUDA驱动器API2706与CUDA运行时API 2704的不同之处在于，CUDA运行时API 2704通过提供隐式初始化、上下文(类似于进程)管理和模块(类似于动态加载的库)管理来简化设备代码管理。与高级CUDA运行时API 2704相反，在至少一个实施例中，CUDA驱动器API 2706是提供对设备的更细粒度控制的低级API，特别是关于上下文和模块加载。在至少一个实施例中，CUDA驱动器API 2706可以公开没有由CUDA运行时API 2704公开的用于上下文管理的函数。在至少一个实施例中，CUDA驱动器API 2706也与语言无关，并且除了支持CUDA运行时API2704之外，还支持例如OpenCL。此外，在至少一个实施例中，包括CUDA运行时2705在内的开发库可被视为与驱动器组件分离，包括用户模式的CUDA驱动器2707和内核模式的设备驱动器2708(有时也称为“显示”驱动器)。
在至少一个实施例中，CUDA库2703可以包括但不限于数学库，深度学习库，并行算法库和/或信号/图像/视频处理库，并行计算应用程序(例如应用程序2701)可以利用这些库。在至少一个实施例中，CUDA库2703可包括数学库，例如cuBLAS库，其是用于执行线性代数运算的基本线性代数子程序(“BLAS”)的实现；用于计算快速傅立叶变换(“FFT”)的cuFFT库，以及用于生成随机数的cuRAND库等。在至少一个实施例中，CUDA库2703可以包括深度学习库，诸如用于深度神经网络的基元的cuDNN库和用于高性能深度学习推理的TensorRT平台等等。
图28示出了根据至少一个实施例的图26的软件栈2600的ROCm实现。在至少一个实施例中，可在其上启动应用程序2801的ROCm软件栈2800包括语言运行时2803，系统运行时2805，形实转换程序(thunk)2807，ROCm内核驱动器2808和设备内核驱动器。在至少一个实施例中，ROCm软件栈2800在硬件2809上执行，硬件2809可以包括支持ROCm的GPU，其由加利福尼亚州圣克拉拉市的AMD公司开发。
在至少一个实施例中，应用程序2801可以执行与以上结合图26讨论的应用程序2601类似的功能。另外，在至少一个实施例中，语言运行时2803和系统运行时2805可以执行与以上结合图26讨论的运行时2605类似的功能。在至少一个实施例中，语言运行时2803和系统运行时2805的不同之处在于，系统运行时2805是实现ROCr系统运行时API 2804并利用异构系统架构(“HSA”)运行时API的语言无关运行时。在至少一个实施例中，HSA运行时API是一种瘦用户模式API，它公开接口以供访问和与AMD GPU交互，包括用于存储器管理、通过架构分派内核的执行控制、错误处理、系统和代理信息以及运行时初始化和关闭等的函数。在至少一个实施例中，与系统运行时2805相比，语言运行时2803是ROCr系统运行时API2804之上分层的特定于语言的运行时API 2802的实现。在至少一个实施例中，语言运行时API可以包括但不限于可移植异构计算接口(“HIP”)语言运行时API，异构计算编译器(“HCC”)语言运行时API或OpenCL API等等。特别是，HIP语言是C++编程语言的扩展，具有CUDA机制的功能相似版本，并且在至少一个实施例中，HIP语言运行时API包括与以上结合图27讨论的CUDA运行时API 2704相似的函数，例如用于存储器管理、执行控制、设备管理、错误处理和同步等的函数。
在至少一个实施例中，形实转换程序(ROCt)2807是可用于与底层ROCm驱动器2808交互的接口。在至少一个实施例中，ROCm驱动器2808是ROCk驱动器，其是AMDGPU驱动器和HSA内核驱动器(amdkfd)的组合。在至少一个实施例中，AMDGPU驱动器是由AMD开发的用于GPU的设备内核驱动器，其执行与以上结合图26讨论的设备内核驱动器2606类似的功能。在至少一个实施例中，HSA内核驱动器是允许不同类型的处理器经由硬件特征更有效地共享系统资源的驱动器。
在至少一个实施例中，各种库(未示出)可以被包括在语言运行时2803上方的ROCm软件栈2800中，并且提供与以上结合图27讨论的CUDA库2703相似的功能。在至少一个实施例中，各种库可以包括但不限于数学、深度学习和/或其他库，例如实现与CUDA cuBLAS类似的函数的hipBLAS库，类似于CUDA cuFFT用于计算FFT的rocFFT库等。
图29示出了根据至少一个实施例的图26的软件栈2600的OpenCL实现。在至少一个实施例中，可以在其上启动应用程序2901的OpenCL软件栈2900包括OpenCL框架2905，OpenCL运行时2906和驱动器2907。在至少一个实施例中，OpenCL软件栈2900在不是特定于供应商的硬件2909上执行。在至少一个实施例中，由于由不同厂商开发的设备支持OpenCL，因此可能需要特定的OpenCL驱动器才能与来自此类厂商的硬件进行互操作。
在至少一个实施例中，应用程序2901，OpenCL运行时2906，设备内核驱动器2907和硬件2908可以分别执行与上面结合图26讨论的应用程序2601、运行时2605、设备内核驱动器2606和硬件2607类似的功能。在至少一个实施例中，应用程序2901还包括具有将在设备上执行的代码的OpenCL内核2902。
在至少一个实施例中，OpenCL定义了一种“平台”，其允许主机控制连接到该主机的设备。在至少一个实施例中，OpenCL框架提供平台层API和运行时API，示出为平台API2903和运行时API 2905。在至少一个实施例中，运行时API 2905使用上下文来管理设备上内核的执行。在至少一个实施例中，每个标识的设备可以与各自的上下文相关联，运行时API 2905可以使用该上下文来管理该设备的命令队列、程序对象和内核对象、共享存储器对象等。在至少一个实施例中，平台API 2903公开了允许设备上下文用于选择和初始化设备，经由命令队列将工作提交给设备，以及使得能够进行来自和去往设备的数据传输等的函数。另外，在至少一个实施例中，OpenCL框架提供各种内置函数(未示出)，包括数学函数、关系函数和图像处理函数等。
在至少一个实施例中，编译器2904也被包括在OpenCL框架2905中。在至少一个实施例中，源代码可以在执行应用程序之前被离线编译或者在执行应用程序期间被在线编译。与CUDA和ROCm相反，至少一个实施例中的OpenCL应用程序可以由编译器2904在线编译，编译器2904被包括以代表可以用于将源代码和/或IR代码(例如标准可移植中间表示(“SPIR-V”)代码)编译为二进制代码的任意数量的编译器。可替代地，在至少一个实施例中，可以在执行这样的应用程序之前离线编译OpenCL应用程序。
图30示出了根据至少一个实施例的由编程平台支持的软件。在至少一个实施例中，编程平台3004被配置为支持应用程序3000可以依赖的各种编程模型3003，中间件和/或库3002以及框架3001。在至少一个实施例中，应用程序3000可以是使用例如深度学习框架(例如，MXNet，PyTorch或TensorFlow)实现的AI/ML应用，其可以依赖于诸如cuDNN，NVIDIACollective Communications Library(“NCCL”)”和/或NVIDIA开发人员数据加载库(“DALI”)CUDA库之类的库，以在底层硬件上提供加速的计算。
在至少一个实施例中，编程平台3004可以是以上分别结合图27、图30和图29描述的CUDA、ROCm或OpenCL平台之一。在至少一个实施例中，编程平台3004支持多个编程模型3003，其是底层计算系统的抽象，其允许算法和数据结构的表达。在至少一个实施例中，编程模型3003可以暴露底层硬件的特征以便改善性能。在至少一个实施例中，编程模型3003可以包括但不限于CUDA，HIP，OpenCL，C++加速大规模并行性(“C++AMP”)，开放多处理(“OpenMP”)，开放加速器(“OpenACC”)和/或Vulcan计算(Vulcan Compute)。
在至少一个实施例中，库和/或中间件3002提供编程模型3004的抽象的实现。在至少一个实施例中，这样的库包括可由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，除了可以从编程平台3004获得的那些之外，这样的中间件还包括向应用程序提供服务的软件。在至少一个实施例中，库和/或中间件3002可以包括但不限于cuBLAS、cuFFT、cuRAND和其他CUDA库，或rocBLAS、rocFFT、rocRAND和其他ROCm库。另外，在至少一个实施例中，库和/或中间件3002可以包括NCCL和ROCm通信集合库(“RCCL”)库，其提供用于GPU的通信例程，用于深度学习加速的MIOpen库和/或用于线性代数、矩阵和向量运算、几何变换、数值求解器以及相关算法的本征库。
在至少一个实施例中，应用程序框架3001依赖于库和/或中间件3002。在至少一个实施例中，每个应用程序框架3001是用于实现应用软件的标准结构的软件框架。回到上面讨论的AI/ML示例，在至少一个实施例中，可以使用框架(诸如Caffe，Caffe2，TensorFlow，Keras，PyTorch或MxNet深度学习框架)来实现AI/ML应用。
图31示出了根据至少一个实施例的编译代码以在图26-29的编程平台之一上执行。在至少一个实施例中，编译器3101接收源代码3100，其包括主机代码以及设备代码两者。在至少一个实施例中，编译器3101被配置为将源代码3100转换为用于在主机上执行的主机可执行代码3102以及用于在设备上执行的设备可执行代码3103。在至少一个实施例中，源代码3100可以在执行应用程序之前离线编译，或者在执行应用程序期间在线编译。
在至少一个实施例中，源代码3100可以包括编译器3101支持的任何编程语言的代码，例如C++、C、Fortran等。在至少一个实施例中，源代码3100可以包括在单源(single-source)文件中，其具有主机代码和设备代码的混合，并在其中指示了设备代码的位置。在至少一个实施例中，单源文件可以是包括CUDA代码的.cu文件或包括HIP代码的.hip.cpp文件。备选地，在至少一个实施例中，源代码3100可以包括多个源代码文件，而不是单源文件，在该单源文件中主机代码和设备代码是分开的。
在至少一个实施例中，编译器3101被配置为将源代码3100编译成用于在主机上执行的主机可执行代码3102和用于在设备上执行的设备可执行代码3103。在至少一个实施例中，编译器3101执行操作，包括将源代码3100解析为抽象系统树(AST)，执行优化以及生成可执行代码。在源代码3100包括单源文件的至少一个实施例中，编译器3101可以将设备代码与主机代码在这种单源文件中分开，将设备代码和主机代码分别编译成设备可执行代码3103和主机可执行代码3102，以及将设备可执行代码3103和主机可执行代码3102在单个文件中链接到一起，如下面关于图32更详细讨论的。
在至少一个实施例中，主机可执行代码3102和设备可执行代码3103可以是任何合适的格式，例如二进制代码和/或IR代码。在CUDA的情况下，在至少一个实施例中，主机可执行代码3102可以包括本地对象代码，而设备可执行代码3103可以包括PTX中间表示的代码。在至少一个实施例中，在ROCm的情况下，主机可执行代码3102和设备可执行代码3103都可以包括目标二进制代码。
图32是根据至少一个实施例的编译代码以在图26-29的编程平台之一上执行的更详细图示。在至少一个实施例中，编译器3201被配置为接收源代码3200，编译源代码3200，并输出可执行文件3208。在至少一个实施例中，源代码3200是单源文件，例如.cu文件，.hip.cpp文件或其他格式的文件，其包括主机代码和设备代码两者。在至少一个实施例中，编译器3201可以是但不限于用于在.cu文件中编译CUDA代码的NVIDIA CUDA编译器(“NVCC”)，或用于在.hip.cpp文件中编译HIP代码的HCC编译器。
在至少一个实施例中，编译器3201包括编译器前端3202，主机编译器3205，设备编译器3206和链接器3209。在至少一个实施例中，编译器前端3202被配置为在源代码3200中将设备代码3204与主机代码3203分开。在至少一个实施例中，设备代码3204由设备编译器3206编译成设备可执行代码3208，如所描述的，其可以包括二进制代码或IR代码。在至少一个实施例中，主机代码3203由主机编译器3205单独地编译成主机可执行代码3207。在至少一个实施例中，对于NVCC，主机编译器3205可以是但不限于输出本机目标代码的通用C/C++编译器，而设备编译器3206可以是但不限于基于低级虚拟机(“LLVM”)的编译器，其将LLVM编译器基础架构分叉，并输出PTX代码或二进制代码。在至少一个实施例中，对于HCC，主机编译器3205和设备编译器3206两者可以是但不限于输出目标二进制代码的基于LLVM的编译器。
在至少一个实施例中，在将源代码3200编译成主机可执行代码3207和设备可执行代码3208之后，链接器3209将主机和设备可执行代码3207和3208在可执行文件3210中链接到一起。在至少一个实施例中，主机和PTX的本机目标代码或设备的二进制代码可以在可执行和可链接格式(“ELF”)文件中链接在一起，该文件是用于存储目标代码的容器格式。
图33示出了根据至少一个实施例的在编译源代码之前转换源代码。在至少一个实施例中，源代码3300通过转换工具3301传递，转换工具3301将源代码3300转换成转换后的源代码3302。在至少一个实施例中，编译器3303用于将转换后的源代码3302编译成主机可执行代码3304和设备可执行代码3405，其过程类似于由编译器3101将源代码3100编译成主机可执行代码3102和设备可执行代码3103的过程，如以上结合图31所讨论的。
在至少一个实施例中，由转换工具3301执行的转换被用于移植(port)源代码3300，以在与最初打算在其上运行的不同的环境中执行。在至少一个实施例中，转换工具3301可以包括但不限于HIP转换器，其用于将用于CUDA平台的CUDA代码“移植(hipify)”为可以在ROCm平台上编译和执行的HIP代码。在至少一个实施例中，源代码3300的转换可以包括：解析源代码3300，并将对由一个编程模型(例如，CUDA)提供的API的调用转换为对由另一编程模型(例如，例如，HIP)提供的API的相应调用，如下面结合图34A-图35更详细地讨论的。返回到移植CUDA代码的示例，在至少一个实施例中，对CUDA运行时API、CUDA驱动器API和/或CUDA库的调用可以被转换为对应的HIP API调用。在至少一个实施例中，由转换工具3301执行的自动转换有时可能是不完整的，需要额外的人工来完全移植源代码3300。
配置用于通用计算的GPU
下面的附图非限制性地阐述了根据至少一个实施例的yongy编译和执行计算源代码的示例性架构。
图34A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码3410的系统34A00。在至少一个实施例中，系统34A00包括但不限于CUDA源代码3410，CUDA编译器3450，主机可执行代码3470(1)，主机可执行代码3470(2)，CUDA设备可执行代码3484，CPU 3490，启用CUDA的GPU 3494，GPU 3492，CUDA到HIP转换工具3420，HIP源代码3430，HIP编译器驱动器3440，HCC 3460和HCC设备可执行代码3482。
在至少一个实施例中，CUDA源代码3410是CUDA编程语言的人类可读代码的集合。在至少一个实施例中，CUDA代码是CUDA编程语言的人类可读代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码以及区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备上并行执行的源代码。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如启用CUDA的GPU 3490、GPU 3492或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可以在主机上执行的源代码。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU 3490。
在至少一个实施例中，CUDA源代码3410包括但不限于，任意数量(包括零)的全局函数3412，任意数量(包括零)的设备函数3414，任意数量(包括零)的主机函数3416，以及任意数量(包括零)的主机/设备函数3418。在至少一个实施例中，全局函数3412，设备函数3414，主机函数3416和主机/设备函数3418在CUDA源代码3410中可以混合。在至少一个实施例中，每个全局函数3412可在设备上执行并且可从主机调用。因此，在至少一个实施例中，全局函数3412中的一个或更多个可以充当设备的入口点。在至少一个实施例中，每个全局函数3412是内核。在至少一个实施例中以及在一种称为动态并行性的技术中，一个或更多个全局函数3412定义了一内核，该内核可以在设备上执行并且可以从这样的设备调用。在至少一个实施例中，内核在执行期间由设备上的N个不同线程并行执行N次(其中N为任何正整数)。
在至少一个实施例中，每个设备函数3414在设备上执行并且只能从这样的设备调用。在至少一个实施例中，每个主机函数3416在主机上执行并且只能从这样的主机调用。在至少一个实施例中，每个主机/设备函数3416既定义了在主机上可执行并且只能从这样的主机调用的函数的主机版本，也定义了在设备上可执行并且只能从这样的设备调用的函数的设备版本。
在至少一个实施例中，CUDA源代码3410还可包括但不限于对通过CUDA运行时API3402定义的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA运行时API3402可以包括但不限于在主机上执行的任意数量的函数，用于分配和解除分配设备存储器，在主机存储器和设备存储器之间传输数据，管理具有多个设备的系统等。在至少一个实施例中，CUDA源代码3410还可以包括对在任意数量的其他CUDA API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA API可以是被设计为由CUDA代码使用的任何API。在至少一个实施例中，CUDA API包括但不限于CUDA运行时API 3402，CUDA驱动器API，用于任意数量的CUDA库的API等。在至少一个实施例中并且相对于CUDA运行时API3402，CUDA驱动器API是较低级别的API，但可以提供对设备的更细粒度的控制。在至少一个实施例中，CUDA库的示例包括但不限于cuBLAS，cuFFT，cuRAND，cuDNN等。
在至少一个实施例中，CUDA编译器3450编译输入的CUDA代码(例如，CUDA源代码3410)以生成主机可执行代码3470(1)和CUDA设备可执行代码3484。在至少一个实施例中，CUDA编译器3450是NVCC。在至少一个实施例中，主机可执行代码3470(1)是在CPU 3490上可执行的输入源代码中包括的主机代码的编译版本。在至少一个实施例中，CPU 3490可以是针对顺序指令处理而优化的任何处理器。
在至少一个实施例中，CUDA设备可执行代码3484是在启用CUDA的GPU 3494上可执行的输入源代码中包括的设备代码的编译版本。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于IR代码，例如PTX代码，该IR代码在运行时被设备驱动器进一步编译为用于特定目标设备(例如，启用CUDA的GPU 3494)的二进制代码。在至少一个实施例中，启用CUDA的GPU3494可以是针对并行指令处理而优化并且支持CUDA的任何处理器。在至少一个实施例中，启用CUDA的GPU 3494由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，CUDA到HIP转换工具3420被配置为将CUDA源代码3410转换成功能上相似的HIP源代码3430。在至少一个实施例中，HIP源代码3430是HIP编程语言的人类可读代码的集合。在至少一个实施例中，HIP代码是HIP编程语言的人类可读代码。在至少一个实施例中，HIP编程语言是C++编程语言的扩展，其包括但不限于CUDA机制的功能上相似的版本，用于定义设备代码并区分设备代码和主机代码。在至少一个实施例中，HIP编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，例如，HIP编程语言包括但不限于定义全局函数3412的机制，但是这样的HIP编程语言可能缺乏对动态并行性的支持，因此，在HIP代码中定义的全局函数3412仅可从主机调用。
在至少一个实施例中，HIP源代码3430包括但不限于任意数量(包括零)的全局函数3412，任意数量(包括零)的设备函数3414，任意数量(包括零)的主机函数3416以及任意数量(包括零)的主机/设备函数3418。在至少一个实施例中，HIP源代码3430还可以包括对在HIP运行时API 3432中指定的任意数量的函数的任意数量的调用。在一个实施例中，HIP运行时API 3432包括但不限于CUDA运行时API 3402中包括的函数的子集的功能上相似的版本。在至少一个实施例中，HIP源代码3430还可以包括对在任意数量的其他HIP API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，HIP API可以是被设计为供HIP代码和/或ROCm使用的任何API。在至少一个实施例中，HIP API包括但不限于HIP运行时API 3432，HIP驱动器API，用于任意数量的HIP库的API，用于任意数量的ROCm库的API等。
在至少一个实施例中，CUDA到HIP转换工具3420将CUDA代码中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA代码中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，CUDA调用是对在CUDA API中指定的函数的调用，并且HIP调用是对在HIP API中指定的函数的调用。在至少一个实施例中，CUDA到HIP转换工具3420将对在CUDA运行时API 3402中指定的函数的任意数量的调用转换为对在HIP运行时API 3432中指定的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3420是被称为hipify-perl的工具，其执行基于文本的转换过程。在至少一个实施例中，CUDA到HIP转换工具3420是被称为hipify-clang的工具，相对于hipify-perl，其执行更复杂且更鲁棒的转换过程，该过程涉及使用clang(编译器前端)解析CUDA代码，然后转换得到的符号。在至少一个实施例中，除了由CUDA到HIP转换工具3420执行的那些修改之外，将CUDA代码正确地转换成HIP代码可能还需要修改(例如，手动编辑)。
在至少一个实施例中，HIP编译器驱动器3440是确定目标设备3446，然后配置与目标设备3446兼容的编译器以编译HIP源代码3430的前端。在至少一个实施例中，目标设备3446是针对并行指令处理而优化的处理器。在至少一个实施例中，HIP编译器驱动器3440可以以任何技术上可行的方式确定目标设备3446。
在至少一个实施例中，如果目标设备3446与CUDA兼容(例如，启用CUDA的GPU3494)，则HIP编译器驱动器3440生成HIP/NVCC编译命令3442。在至少一个实施例中并且结合图34B更详细地描述的，HIP/NVCC编译命令3442配置CUDA编译器3450以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3430。在至少一个实施例中并且响应于HIP/NVCC编译命令3442，CUDA编译器3450生成主机可执行代码3470(1)和CUDA设备可执行代码3484。
在至少一个实施例中，如果目标设备3446与CUDA不兼容，则HIP编译器驱动器3440生成HIP/HCC编译命令3444。在至少一个实施例中并且如结合图34C更详细地描述的，HIP/HCC编译命令3444配置HCC 3460以使用HCC头和HIP/HCC运行时库编译HIP源代码3430。在至少一个实施例中并且响应于HIP/HCC编译命令3444，HCC 3460生成主机可执行代码3470(2)和HCC设备可执行代码3482。在至少一个实施例中，HCC设备可执行代码3482是HIP源代码3430中包含的可在GPU 3492上执行的设备代码的编译版本。在至少一个实施例中，GPU3492可以是针对并行指令处理而优化的、与CUDA不兼容且与HCC兼容的任何处理器。在至少一个实施例中，GPU 3492由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，GPU 3492是不启用CUDA的GPU 3492。
仅出于说明性目的，在图34A中描绘了在至少一个实施例中可以实现为编译CUDA源代码3410以在CPU 3490和不同设备上执行的三个不同流程。在至少一个实施例中，直接CUDA流程编译CUDA源代码3410以在CPU 3490和启用CUDA的GPU 3494上执行，而无需将CUDA源代码3410转换为HIP源代码3430。在至少一个实施例中，间接CUDA流程将CUDA源代码3410转换为HIP源代码3430，然后编译HIP源代码3430以在CPU 3490和启用CUDA的GPU 3494上执行。在至少一个实施例中，CUDA/HCC流程将CUDA源代码3410转换为HIP源代码3430，然后编译HIP源代码3430以在CPU 3490和GPU 3492上执行。
可以通过虚线和一系列气泡注释A1-A3描绘可以在至少一个实施例中实现的直接CUDA流程。在至少一个实施例中，并且如气泡注释A1所示，CUDA编译器3450接收CUDA源代码3410和配置CUDA编译器3450以编译CUDA源代码3410的CUDA编译命令3448。在至少一个实施例中，直接CUDA流程中使用的CUDA源代码3410是用CUDA编程语言编写的，该CUDA编程语言基于除C++之外的其他编程语言(例如C，Fortran，Python，Java等)。在至少一个实施例中，并且响应于CUDA编译命令3448，CUDA编译器3450生成主机可执行代码3470(1)和CUDA设备可执行代码3484(用气泡注释A2表示)。在至少一个实施例中并且如用气泡注释A3所示，主机可执行代码3470(1)和CUDA设备可执行代码3484可以分别在CPU 3490和启用CUDA的GPU3494上执行。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过虚线和一系列气泡注释B1-B6来描述可以在至少一个实施例中实现的间接CUDA流程。在至少一个实施例中并且如气泡注释B1所示，CUDA到HIP转换工具3420接收CUDA源代码3410。在至少一个实施例中并且如气泡注释B2所示，CUDA到HIP转换工具3420将CUDA源代码3410转换为HIP源代码3430。在至少一个实施例中并如气泡注释B3所示，HIP编译器驱动器3440接收HIP源代码3430，并确定目标设备3446是否启用了CUDA。
在至少一个实施例中并且如气泡注释B4所示，HIP编译器驱动器3440生成HIP/NVCC编译命令3442，并将HIP/NVCC编译命令3442和HIP源代码3430两者都发送到CUDA编译器3450。在至少一个实施例中并且如结合图34B更详细地描述的，HIP/NVCC编译命令3442配置CUDA编译器3450以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3430。在至少一个实施例中并且响应于HIP/NVCC编译命令3442，CUDA编译器3450生成主机可执行代码3470(1)和CUDA设备可执行代码3484(用气泡注释B5表示)。在至少一个实施例中并且如气泡注释B6所示，主机可执行代码3470(1)和CUDA设备可执行代码3484可以分别在CPU 3490和启用CUDA的GPU 3494上执行。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过实线和一系列气泡注释C1-C6来描述可以在至少一个实施例中实现的CUDA/HCC流程。在至少一个实施例中并且如气泡注释C1所示，CUDA到HIP转换工具3420接收CUDA源代码3410。在至少一个实施例中并且如气泡注释C2所示，CUDA到HIP转换工具3420将CUDA源代码3410转换为HIP源代码3430。在至少一个实施例中并且如气泡注释C3所示，HIP编译器驱动器3440接收HIP源代码3430，并确定目标设备3446未启用CUDA。
在至少一个实施例中，HIP编译器驱动器3440生成HIP/HCC编译命令3444，并且将HIP/HCC编译命令3464和HIP源代码3430两者发送到HCC 3460(用气泡注释C4表示)。在至少一个实施例中并且如结合图34C更详细地描述的，HIP/HCC编译命令3464配置HCC 3460以使用但不限于HCC头和HIP/HCC运行时库编译HIP源代码3430。在至少一个实施例中并且响应于HIP/HCC编译命令3444，HCC 3460生成主机可执行代码3470(2)和HCC设备可执行代码3482(用气泡注释C5表示)。在至少一个实施例中并且如气泡注释C6所示，主机可执行代码3470(2)和HCC设备可执行代码3482可以分别在CPU 3490和GPU 3492上执行。
在至少一个实施例中，在将CUDA源代码3410转换为HIP源代码3430之后，HIP编译器驱动器3440可随后用于生成用于启用CUDA的GPU 3494或GPU 3492的可执行代码，而无需将CUDA重新执行为HIP转换工具3420。在至少一个实施例中，CUDA到HIP转换工具3420将CUDA源代码3410转换为HIP源代码3430，然后将其存储在存储器中。在至少一个实施例中，HIP编译器驱动器3440然后配置HCC 3460以基于HIP源代码3430生成主机可执行代码3470(2)和HCC设备可执行代码3482。在至少一个实施例中，HIP编译器驱动器3440随后配置CUDA编译器3450以基于存储的HIP源代码3430生成主机可执行代码3470(1)和CUDA设备可执行代码3484。
图34B示出了根据至少一个实施例的被配置为使用CPU 3490和启用CUDA的GPU3494来编译和执行图34A的CUDA源代码3410的系统3404。在至少一个实施例中，系统3404包括但不限于CUDA源代码3410，CUDA到HIP转换工具3420，HIP源代码3430，HIP编译器驱动器3440，CUDA编译器3450，主机可执行代码3470(1)，CUDA设备可执行代码3484，CPU 3490和启用CUDA的GPU 3494。
在至少一个实施例中并且如本文先前结合图34A所描述的，CUDA源代码3410包括但不限于任意数量(包括零)的全局函数3412，任意数量(包括零)的设备函数3414，任意数量(包括零)的主机函数3416以及任意数量(包括零)的主机/设备函数3418。在至少一个实施例中，CUDA源代码3410还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3420将CUDA源代码3410转换成HIP源代码3430。在至少一个实施例中，CUDA到HIP转换工具3420将CUDA源代码3410中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA源代码3410中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3440确定目标设备3446是启用CUDA的，并且生成HIP/NVCC编译命令3442。在至少一个实施例中，然后HIP编译器驱动器3440经由HIP/NVCC编译命令3442配置CUDA编译器3450以编译HIP源代码3430。在至少一个实施例中，作为配置CUDA编译器3450的一部分，HIP编译器驱动器3440提供对HIP到CUDA转换头3452的访问。在至少一个实施例中，HIP到CUDA转换头3452将任意数量的HIP API中指定的任意数量的机制(例如，函数)转换为任意数量的CUDA API中指定的任意数量的机制。在至少一个实施例中，CUDA编译器3450将HIP到CUDA转换头3452与对应于CUDA运行时API 3402的CUDA运行时库3454结合使用，以生成主机可执行代码3470(1)和CUDA设备可执行代码3484。在至少一个实施例中，然后可以分别在CPU 3490和启用CUDA的GPU 3494上执行主机可执行代码3470(1)和CUDA设备可执行代码3484。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3484包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
图34C示出了根据至少一个实施例的系统3406，该系统3406被配置为使用CPU3490和未启用CUDA的GPU 3492来编译和执行图34A的CUDA源代码3410。在至少一个实施例中，系统3406包括但不限于CUDA源代码3410，CUDA到HIP转换工具3420，HIP源代码3430，HIP编译器驱动器3440，HCC 3460，主机可执行代码3470(2)，HCC设备可执行代码3482，CPU3490和GPU 3492。
在至少一个实施例中，并且如本文先前结合图34A所描述的，CUDA源代码3410包括但不限于任意数量(包括零)的全局函数3412，任意数量(包括零)的设备函数3414，任意数量(包括零)的主机函数3416以及任意数量(包括零)的主机/设备函数3418。在至少一个实施例中，CUDA源代码3410还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3420将CUDA源代码3410转换成HIP源代码3430。在至少一个实施例中，CUDA到HIP转换工具3420将CUDA源代码3410中的每个内核调用从CUDA语法转换为HIP语法，并将源代码3410中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3440随后确定目标设备3446不是启用CUDA的，并生成HIP/HCC编译命令3444。在至少一个实施例中，然后HIP编译器驱动器3440配置HCC 3460以执行HIP/HCC编译命令3444，从而编译HIP源代码3430。在至少一个实施例中，HIP/HCC编译命令3444将HCC 3460配置为使用但不限于HIP/HCC运行时库3458和HCC头3456来生成主机可执行代码3470(2)和HCC设备可执行代码3482。在至少一个实施例中，HIP/HCC运行时库3458对应于HIP运行时API 3432。在至少一个实施例中，HCC头3456包括但不限于用于HIP和HCC的任意数量和类型的互操作性机制。在至少一个实施例中，主机可执行代码3470(2)和HCC设备可执行代码3482可以分别在CPU 3490和GPU 3492上执行。
图35示出了根据至少一个实施例的由图34C的CUDA到HIP转换工具3420转换的示例性内核。在至少一个实施例中，CUDA源代码3410将给定内核被设计为解决的总体问题划分为可以使用线程块独立解决的相对粗糙的子问题。在至少一个实施例中，每个线程块包括但不限于任意数量的线程。在至少一个实施例中，每个子问题被划分为相对细小的部分(pieces)，这些部分可以由线程块中的线程协作并行地解决。在至少一个实施例中，线程块内的线程可以通过共享存储器共享数据并通过同步执行以协调存储器访问来协作。
在至少一个实施例中，CUDA源代码3410将与给定内核相关联的线程块组织成线程块的一维、二维或三维网格。在至少一个实施例中，每个线程块包括但不限于任意数量的线程，并且网格包括但不限于任意数量的线程块。
在至少一个实施例中，内核是使用“__global__”声明说明符(specifier)定义的设备代码中的函数。在至少一个实施例中，使用CUDA内核启动语法3510来指定针对给定内核调用执行内核的网格的维度以及相关联的流。在至少一个实施例中，CUDA内核启动语法3510被指定为“KernelName<<<GridSize，BlockSize，SharedMemorySize，Stream>>>(KernelArguments)；”。在至少一个实施例中，执行配置语法是“<<<...>>>”构造，其被插入在内核名称(“KernelName”)和内核参数的括号列表(“KernelArguments”)之间。在至少一个实施例中，CUDA内核启动语法3510包括但不限于CUDA启动函数语法而不是执行配置语法。
在至少一个实施例中，“GridSize”是dim3类型的，并且指定网格的维度和大小。在至少一个实施例中，类型dim3是CUDA定义的结构，其包括但不限于无符号整数x，y和z。在至少一个实施例中，如果未指定z，则z默认为1。在至少一个实施例中，如果未指定y，则y默认为1。在至少一个实施例中，网格中的线程块的数量等于GridSize.x、GridSize.y和GridSize.z的乘积。在至少一个实施例中，“BlockSize”是dim3类型的，并且指定每个线程块的维度和大小。在至少一个实施例中，每线程块的线程数等于BlockSize.x、BlockSize.y和BlockSize.z的乘积。在至少一个实施例中，给定执行内核的每个线程唯一的线程ID，该线程ID可通过内置变量(例如“threadIdx”)在内核内访问。
在至少一个实施例中，关于CUDA内核启动语法3510，“SharedMemorySize”是一可选参数，它指定共享存储器中除静态分配的存储器外，针对给定内核调用为每个线程块动态分配的字节数。在至少一个实施例中并且关于CUDA内核启动语法3510，SharedMemorySize默认为零。在至少一个实施例中并且关于CUDA内核启动语法3510，“流”是可选的参数，其指定相关联的流并且默认为零以指定默认流。在至少一个实施例中，流是按顺序执行的命令序列(其可能由不同的主机线程发出)。在至少一个实施例中，不同的流可以相对于彼此无序地或同时地执行命令。
在至少一个实施例中，CUDA源代码3410包括但不限于用于示例性内核“MatAdd”的内核定义和主函数。在至少一个实施例中，主函数是在主机上执行的主机代码，并且包括但不限于使内核MatAdd在设备上执行的内核调用。在至少一个实施例中，如图所示，内核MatAdd将大小为NxN的两个矩阵A和B相加，其中N为正整数，并将结果存储在矩阵C中。在至少一个实施例中，主函数将threadsPerBlock变量定义为16x 16，numBlocks变量为N/16xN/16。在至少一个实施例中，然后主函数指定内核调用“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。在至少一个实施例中，并且根据CUDA内核启动语法3510，使用维度为N/16×N/16的线程块网格来执行内核MatAdd，其中每个线程块的维度为16×16。在至少一个实施例中，每个线程块包括256个线程，创建具有足够块的网格以使每个矩阵元素具有一个线程，并且该网格中的每个线程执行内核MatAdd以执行一个逐对的加法。
在至少一个实施例中，在将CUDA源代码3410转换成HIP源代码3430的同时，CUDA到HIP转换工具3420将CUDA源代码3410中的每个内核调用从CUDA内核启动语法3510转换成HIP内核启动语法3520，并将源代码3410中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，HIP内核启动语法3520被指定为“hipLaunchKernelGGL(KernelName,GridSize,BlockSize,SharedMemorySize,Stream,KernelArguments)；”。在至少一个实施例中，KernelName，GridSize，BlockSize，ShareMemorySize，Stream和KernelArguments中的每一个在HIP内核启动语法3520中具有与在CUDA内核启动语法3510中(本文先前描述)相同的含义。在至少一个实施例中，参数SharedMemorySize和Stream在HIP内核启动语法3520中是必需的，而在CUDA内核启动语法3510中是可选的。
在至少一个实施例中，除了使内核MatAdd在设备上执行的内核调用之外，图35中描绘的HIP源代码3430的一部分与图35中描绘的CUDA源代码3410的一部分相同。在至少一个实施例中，在HIP源代码3430中定义内核MatAdd，具有与在CUDA源代码3410中定义内核MatAdd相同的“__global__”声明说明符。在至少一个实施例中，在HIP源代码3430中的内核调用是“hipLaunchKernelGGL(MatAdd，numBlocks，threadsPerBlock，0、0，A，B，C)；”，而CUDA源代码3410中的相应内核调用是“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。
图36更详细地示出了根据至少一个实施例的图34C的未启用CUDA的GPU 3492。在至少一个实施例中，GPU 3492由圣塔克拉拉市的AMD公司开发。在至少一个实施例中，GPU3492可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，GPU 3492被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染到显示器相关联的其他操作。在至少一个实施例中，GPU 3492被配置为执行与图形无关的操作。在至少一个实施例中，GPU 3492被配置为执行与图形有关的操作和与图形无关的操作两者。在至少一个实施例中，GPU 3492可以被配置为执行HIP源代码3430中包括的设备代码。
在至少一个实施例中，GPU 3492包括但不限于任意数量的可编程处理单元3620，命令处理器3610，L2高速缓存3622，存储器控制器3670，DMA引擎3680(1)，系统存储器控制器3682，DMA引擎3680(2)和GPU控制器3684。在至少一个实施例中，每个可编程处理单元3620包括但不限于工作负载管理器3630和任意数量的计算单元3640。在至少一个实施例中，命令处理器3610读取来自一个或更多个命令队列(未示出)的命令，并将命令分发给工作负载管理器3630。在至少一个实施例中，对于每个可编程处理单元3620，相关的工作负载管理器3630将工作分发给包括在可编程处理单元3620中的计算单元3640。在至少一个实施例中，每个计算单元3640可以执行任意数量的线程块，但是每个线程块在单个计算单元3640上执行。在至少一个实施例中，工作组是线程块。
在至少一个实施例中，每个计算单元3640包括但不限于任意数量的SIMD单元3650和共享存储器3660。在至少一个实施例中，每个SIMD单元3650实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个SIMD单元3650包括但不限于向量ALU 3652和向量寄存器文件3654。在至少一个实施例中，每个SIMD单元3650执行不同的线程束。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器3660进行通信。
在至少一个实施例中，可编程处理单元3620被称为“着色引擎”。在至少一个实施例中，除了计算单元3640之外，每个可编程处理单元3620还包括但不限于任意数量的专用图形硬件。在至少一个实施例中，每个可编程处理单元3620包括但不限于任意数量(包括零)的几何处理器，任意数量(包括零)的光栅化器，任意数量(包括零)的渲染后端，工作负载管理器3630和任意数量的计算单元3640。
在至少一个实施例中，计算单元3640共享L2高速缓存3622。在至少一个实施例中，L2高速缓存3622被分区。在至少一个实施例中，GPU 3492中的所有计算单元3640可访问GPU存储器3690。在至少一个实施例中，存储器控制器3670和系统存储器控制器3682促进GPU3492与主机之间的数据传输，并且DMA引擎3680(1)使能GPU 3492与此主机之间的异步存储器传输。在至少一个实施例中，存储器控制器3670和GPU控制器3684促进GPU 3492与其他GPU 3492之间的数据传输，并且DMA引擎3680(2)使能GPU 3492与其他GPU 3492之间的异步存储器传输。
在至少一个实施例中，GPU 3492包括但不限于任意数量和类型的系统互连，该系统互连促进在GPU 3492内部或外部的任意数量和类型的直接或间接链接的组件之间的数据和控制传输。在至少一个实施例中，GPU 3492包括但不限于耦合到任意数量和类型的外围设备的任意数量和类型的I/O接口(例如，PCIe)。在至少一个实施例中，GPU 3492可以包括但不限于任意数量(包括零)的显示引擎和任意数量(包括零)的多媒体引擎。在至少一个实施例中，GPU 3492实现了存储器子系统，该存储器子系统包括但不限于任意数量和类型的存储器控制器(例如，存储器控制器3670和系统存储器控制器3682)以及专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器3660)。在至少一个实施例中，GPU3492实现了高速缓存子系统，该高速缓存子系统包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存3622)，每个高速缓存存储器可以是私有的或在任意数量的组件(例如，SIMD单元3650，计算单元3640和可编程处理单元3620)之间共享。
图37示出了根据至少一个实施例的示例性CUDA网格3720的线程如何被映射到图36的不同计算单元3640。在至少一个实施例中，并且仅出于说明目的，网格3720具有BX乘以BY乘以1的GridSize和TX乘以TY乘以1的BlockSize。因此，在至少一个实施例中，网格3720包括但不限于(BX*BY)线程块3730，每个线程块3730包括但不限于(TX*TY)线程3740。线程3740在图37中被描绘为弯曲箭头。
在至少一个实施例中，网格3720被映射到可编程处理单元3620(1)，该可编程处理单元3620(1)包括但不限于计算单元3640(1)-3640(C)。在至少一个实施例中并且如图所示，将(BJ*BY)线程块3730映射到计算单元3640(1)，并且将其余线程块3730映射到计算单元3640(2)。在至少一个实施例中，每个线程块3730可以包括但不限于任意数量的线程束，并且每个线程束被映射到图36的不同的SIMD单元3650。
在至少一个实施例中，给定线程块3730中的线程束可以一起同步并通过关联的计算单元3640中包括的共享存储器3660进行通信。例如并且在至少一个实施例中，线程块3730(BJ，1)中的线程束可以一起同步并通过共享存储器3660(1)进行通信。例如并且在至少一个实施例中，线程块3730(BJ+1，1)中的线程束可以一起同步并通过共享存储器3660(2)进行通信。
图38图示了根据至少一个实施例如何将现有CUDA代码迁移到数据并行C++代码。数据并行C++(DPC++)可能是指对于单一架构专有语言的语言的一种开放的、基于标准的替代，其允许开发人员跨硬件目标(CPU和例如GPU和FPGA的加速器)重用代码，还可以针对特定加速器执行自定义调整。DPC++根据开发人员可能熟悉的ISO C++使用相似和/或相同的C和C++结构。DPC++合并了来自The Khronos Group的标准SYCL，以支持数据并行和异构编程。SYCL指的是一个跨平台抽象层(建立在OpenCL的底层概念、可移植性和效率之上)，使异构处理器的代码能够使用标准C++以“单源”风格编写。SYCL可以实现单一源代码开发，其中C++模板函数可以包含主机和设备代码两者，以构建使用OpenCL加速的复杂算法，然后在整个它们的源代码中在不同类型的数据上重用它们。
在至少一个实施例中，DPC++编译器被用于编译可以跨不同硬件目标部署的DPC++源代码。在至少一个实施例中，DPC++编译器用于生成可以跨不同硬件目标部署的DPC++应用程序，并且DPC++兼容性工具可以用于将CUDA应用程序迁移到DPC++中的多平台程序。在至少一个实施例中，DPC++基础工具包包括：DPC++编译器，其用于跨不同的硬件目标部署应用程序；DPC++库，其用于提高CPU、GPU和FPGA的生产力和性能；DPC++兼容性工具，其用于将CUDA应用程序迁移到多平台应用程序；以及其任何合适的组合。
在至少一个实施例中，DPC++编程模型被利用以通过使用现代C++特征来使用称为数据并行C++的编程语言来表达并行性，来简化与编程CPU和加速器相关的一个或更多个方面。DPC++编程语言被利用以使用单一源语言对主机(例如CPU)和加速器(例如GPU或FPGA)进行代码重用，清楚地传达了执行和存储器的依赖关系。DPC++代码中的映射可用于将应用程序转变为在最能加速工作负载的硬件或硬件设备组上运行。即使在不具备可用加速器的平台上，也可以使用主机来简化设备代码的开发和调试。
在至少一个实施例中，CUDA源代码3800作为输入被提供给DPC++兼容性工具3802以生成人类可读的DPC++3804。在至少一个实施例中，人类可读的DPC++3804包括由DPC++兼容性工具3802生成的行内注释，其指导开发人员如何和/或在何处修改DPC++代码以完成编码并调试到期望的性能3806，从而生成DPC++源代码3808。
在至少一个实施例中，CUDA源代码3800是或包括CUDA编程语言中的人类可读源代码的集合。在至少一个实施例中，CUDA源代码3800是CUDA编程语言中的人类可读源代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于用于限定设备代码和区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备(例如，GPU或FPGA)上可执行的源代码，并且可以包括可以在设备的一个或更多个处理器核上执行的或多个可并行化的工作流。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如支持CUDA的GPU、GPU或另一GPGPU等。在至少一个实施例中，主机代码是在编译之后可在主机上执行的源代码。在至少一个实施例中，主机代码和设备代码中的一些或全部可以跨CPU和GPU/FPGA被并行执行。在至少一个实施例中，主机是为顺序指令处理而优化的处理器，例如CPU。结合图38描述的CUDA源代码3800可以参考本文其他地方所讨论的内容。
在至少一个实施例中，DPC++兼容性工具3802是指可执行工具、程序、程序或用于促进CUDA源代码3800迁移到DPC++源代码3808的任何其他合适类型的工具。在至少一个实施例中，DPC++兼容性工具3802是一种基于命令行的代码迁移工具，可用作用于将现有CUDA源转移到DPC++的DPC++工具包的一部分。在至少一个实施例中，DPC++兼容性工具3802将CUDA应用程序的一些或全部源代码从CUDA转换为DPC++，并生成至少部分地用DPC++编写的结果文件，其称为人类可读的DPC++3804。在至少一个实施例中，人类可读的DPC++3804包括由DPC++兼容性工具3802生成的注释以指示哪里可能需要用户干预。在至少一个实施例中，当CUDA源代码3800调用没有类似DPC++API的CUDA API时，用户干预是必要的，稍后将更详细地讨论哪里需要用户干预的其他示例。
在至少一个实施例中，用于迁移CUDA源代码3800(例如，应用程序或其一部分)的工作流包括创建一个或更多个编译数据库文件；使用DPC++兼容性工具3802将CUDA迁移到DPC++；完成迁移并验证正确性，从而生成DPC++源代码3808；使用DPC++编译器编译DPC++源代码3808以生成DPC++应用程序。在至少一个实施例中，一种兼容性工具提供了一种实用程序，该实用程序拦截在Makefile执行时使用的命令并将它们存储在编译数据库文件中。在至少一个实施例中，文件以JSON格式存储。在至少一个实施例中，拦截构建(intercept-built)命令将Makefile命令转换为DPC兼容性命令。
在至少一个实施例中，拦截构建是一种实用程序脚本，它拦截构建过程以捕获编译选项、宏定义并包含路径，并将该数据写入到编译数据库文件。在至少一个实施例中，编译数据库文件是JSON文件。在至少一个实施例中，DPC++兼容性工具3802解析编译数据库并在迁移输入源时应用选项。在至少一个实施例中，拦截构建的使用是可选的，但强烈推荐用于基于Make或CMake的环境。在至少一个实施例中，迁移数据库包括命令、目录和文件：命令可以包括必要的编译标志；目录可能包括到头文件的路径；文件可能包含到CUDA文件的路径。
在至少一个实施例中，DPC++兼容性工具3802尽可能通过生成DPC++来将用CUDA编写的CUDA代码(例如，应用程序)迁移到DPC++。在至少一个实施例中，DPC++兼容性工具3802可用作工具包的一部分。在至少一个实施例中，DPC++工具包包括拦截构建工具。在至少一个实施例中，拦截构建工具创建编译数据库，该编译数据库捕获编译命令以迁移CUDA文件。在至少一个实施例中，由DPC++兼容性工具3802使用由截取构建工具生成的编译数据库来将CUDA代码迁移到DPC++。在至少一个实施例中，非CUDA C++代码和文件按原样迁移。在至少一个实施例中，DPC++兼容性工具3802生成人类可读的DPC++3804，DPC++3804可能是如由DPC++兼容性工具3802生成的DPC++代码，其不能由DPC++编译器编译，并且需要额外的管道来验证未正确迁移的代码的部分，并且可能涉及例如由开发人员进行的手动干预。在至少一个实施例中，DPC++兼容性工具3802提供嵌入在代码中的提示或工具以帮助开发人员手动迁移不能自动迁移的附加代码。在至少一个实施例中，迁移是源文件、项目或应用程序的一次性活动。
在至少一个实施例中，DPC++兼容性工具38002能够成功地将CUDA代码的所有部分迁移到DPC++，并且可以仅存在用于手动验证和调整所生成的DPC++源代码的性能的可选步骤。在至少一个实施例中，DPC++兼容性工具3802直接生成由DPC++编译器编译的DPC++源代码3808，而不需要或利用人工干预来修改由DPC++兼容性工具3802生成的DPC++代码。在至少一个实施例中，DPC++兼容性工具生成可编译的DPC++代码，该代码可以由开发人员根据性能、可读性、可维护性和其他各种考虑或其任何组合来选择性地进行调整。
在至少一个实施例中，至少部分地使用DPC++兼容性工具3802将一个或更多个CUDA源文件迁移到DPC++源文件。在至少一个实施例中，CUDA源代码包括一个或更多个头文件，该头文件可以包括CUDA头文件。在至少一个实施例中，CUDA源文件包括可用于打印文本的<cuda.h>头文件和<stdio.h>头文件。在至少一个实施例中，向量加法内核CUDA源文件的一部分可以编写为或涉及如下：
/>
在至少一个实施例中并结合上面呈现的CUDA源文件，DPC++兼容性工具3802解析CUDA源代码并且使用适当的DPC++和SYCL头文件来替换头文件。在至少一个实施例中，DPC++头文件包括助手声明。在CUDA中，具有线程ID的概念，并且相应地在DPC++或SYCL中，每个元素则具有一个本地标识符。
在至少一个实施例中并结合上面呈现的CUDA源文件，有两个被初始化的向量A和B，并且向量加法结果被放入向量C作为VectorAddKernel()的一部分。在至少一个实施例中，DPC++兼容性工具3802通过本地ID将用于索引工作元素的CUDA线程ID转换为工作元素的SYCL标准寻址，作为将CUDA代码迁移到DPC++代码的一部分。在至少一个实施例中，可以优化(例如通过减少nd_item的维度)由DPC++兼容性工具3802生成的DPC++代码，从而增加内存和/或处理器利用率。
在至少一个实施例中并结合上面呈现的CUDA源文件，迁移内存分配。在至少一个实施例中，cudaMalloc()被迁移到设备和上下文被传递到的统一的共享内存SYCL调用malloc_device()该调用，其依赖于诸如平台、设备、上下文和队列的SYCL概念。在至少一个实施例中，SYCL平台可以具有多个设备(例如，主机和GPU设备)；一个设备可以具有作业可以被提交到其的多个队列；每个设备可以具有上下文；并且上下文可以具有多个设备并管理共享内存对象。
在至少一个实施例中并结合上面呈现的CUDA源文件，main()函数调用或调取VectorAddKernel()以将两个向量A和B加在一起并将结果存储在向量C中。在至少一个实施例中，用于调用VectorAddKernel()的CUDA代码被DPC++代码替换以将内核提交到命令队列以供执行。在至少一个实施例中，命令组处理程序cgh传递提交给队列的数据、同步和计算，parallel_for被调用用于调用VectorAddKernel()的那个工作组中的多个全局元素和多个工作项。
在至少一个实施例中并结合上面呈现的CUDA源文件，用于复制设备内存然后释放用于向量A、B和C的内存的CUDA调用被迁移到对应的DPC++调用。在至少一个实施例中，C++代码(例如，用于打印浮点变量的向量的标准ISO C++代码)按原样迁移，而不被DPC++兼容性工具3802修改。在至少一个实施例中，DPC++兼容性工具3802修改CUDA API用于内存设置和/或主机调用以在加速设备上执行内核。在至少一个实施例中并结合上面呈现的CUDA源文件，对应的人类可读DPC++3804(例如，其可以被编译)被编写为或涉及如下：
/>
在至少一个实施例中，人类可读的DPC++3804指的是由DPC++兼容性工具3802生成的输出，并且可以以一种或另一种方式被优化。在至少一个实施例中，由DPC++兼容性工具3802生成的人类可读的DPC++3804可以在迁移之后由开发人员手动编辑以使其更易于维护、执行或其他考虑。在至少一个实施例中，由DPC++兼容性工具38002(例如所公开的DPC++)生成的DPC++代码可以通过为每个malloc_device()调用去除对get_current_device()和/或get_default_context()的重复调用来进行优化。在至少一个实施例中，上面生成的DPC++代码使用3维nd_range(其可以被重构为仅使用单一维度)，从而减少内存使用。在至少一个实施例中，开发者可以手动编辑由DPC++兼容性工具3802生成的DPC++代码，用访问器代替统一的共享内存的使用。在至少一个实施例中，DPC++兼容性工具3802具有改变如何将CUDA代码迁移到DPC++代码的选项。在至少一个实施例中，DPC++兼容性工具3802是冗长的，因为它正在使用适用于大量情况的将CUDA代码迁移到DPC++代码的通用模板。
在至少一个实施例中，CUDA到DPC++的迁移工作流包括以下步骤：使用拦截构建脚本为迁移做准备；使用DPC++兼容性工具3802执行从CUDA项目到DPC++的迁移；手动检查和编辑迁移的源文件以确保完整性和正确性；以及编译最终的DPC++代码以生成DPC++应用程序。在至少一个实施例中，在包括但不限于以下的一种或多种情况下可能需要手动检查DPC++源代码：迁移的API不返回错误代码(CUDA代码可以返回错误代码，然后应用程序可以使用该错误代码，但SYCL使用异常来报告错误，因此不使用错误代码来暴露错误)；DPC++不支持CUDA计算能力相关逻辑；无法移除声明。在至少一个实施例中，DPC++代码需要人工干预的情况可以包括但不限于：错误代码逻辑替换为(*,0)代码或被注释掉；等效的DPC++API不可用；CUDA计算能力相关逻辑；硬件相关API(clock())；缺少功能不被支持的API；执行时间测量逻辑；处理内置向量类型冲突；cuBLAS API的迁移；以及更多。
本公开的至少一个实施例可以根据以下条款来描述：
1.一种处理器，包括：
一个或更多个电路，所述一个或更多个电路用于将第一数据类型的一个或更多个操作数变换为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加(MMA)运算。
2.如条款1所述的处理器，其中通过使所述第一数据类型的所述一个或更多个操作数的第一部分存储为所述第二数据类型的所述一个或更多个操作数以及使所述第一数据类型的所述一个或更多个操作数的第二部分存储为所述第二数据类型的一个或更多个其他操作数，来变换所述第一数据类型的所述一个或更多个操作数。
3.如条款1或2所述的处理器，其中所述MMA运算如果由所述一个或更多个电路执行，则使所述一个或更多个电路执行特定于所述第二数据类型的一个或更多个数学运算。
4.如条款1-3中任一项所述的处理器，其中第一数据类型的所述一个或更多个操作数包括一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括一个或更多个第二数据集，所述一个或更多个第二数据集是通过组合所述一个或更多个第一数据集的一个或更多个子集从所述一个或更多个第一数据集变换的。
5.如条款1-4中任一项所述的处理器，其中所述MMA运算如果由所述一个或更多个电路执行，则将生成所述第一数据类型的一个或更多个输出。
6.如条款1-5中任一项所述的处理器，其中所述一个或更多个电路用于通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来变换所述第一数据类型的所述一个或更多个操作数。
7.一种系统，包括：
一个或更多个处理器，所述一个或更多个处理器用于将第一数据类型的一个或更多个操作数转换成第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加(MMA)运算。
8.如条款7所述的系统，其中所述第一数据类型的所述一个或更多个操作数包括具有一组维度的一个或更多个数据集，并且所述MMA运算如果由所述一个或更多个处理器执行，则将生成具有所述一组维度的子集的所述第一数据类型的一个或更多个其他数据集。
9.如条款7或8所述的系统，其中所述第一数据类型的所述一个或更多个操作数包括具有一组维度的一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括均具有所述一组维度的子集的一个或更多个第二数据集，所述一个或更多个第二数据集将由所述MMA运算使用。
10.如条款7-9中任一项所述的系统，其中使得对所述第二数据类型的所述一个或更多个操作数执行所述MMA运算使所述一个或更多个处理器生成所述第一数据类型的一个或更多个数据集。
11.如条款7-10中任一项所述的系统，其中所述一个或更多个处理器用于通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
12.如条款7-11中任一项所述的系统，其中所述一个或更多个处理器用于通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
13.如条款7-12中任一项所述的系统，其中所述MMA运算具有形状，并且所述第二数据类型的所述一个或更多个操作数包括满足所述形状的一个或更多个数据集。
14.一种机器可读介质，具有存储在其上的一个或更多个指令，所述一个或更多个指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：
将第一数据类型的一个或更多个操作数改变为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加(MMA)运算。
15.如条款14所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算待存储为所述第二数据类型的所述一个或更多个操作数的所述第一数据类型的所述一个或更多个操作数的第一部分以及待存储为所述第二数据类型的一个或更多个其他操作数的所述第一数据类型的所述一个或更多个操作数的第二部分，来将所述第一数据类型的所述一个或更多个操作数改变为所述第二数据类型的所述一个或更多个操作数。
16.如条款14或15所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来改变所述第一数据类型的所述一个或更多个操作数。
17.如条款14-16中任一项所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
18.如条款14-17中任一项所述的机器可读介质，其中将对所述第二数据类型的所述一个或更多个操作数执行的所述MMA运算使得所述一个或更多个处理器生成所述第一数据类型的一个或更多个结果。
19.如条款14-18中任一项所述的机器可读介质，其中第一数据类型的所述一个或更多个操作数包括一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括一个或更多个第二数据集，所述一个或更多个第二数据集是至少部分地基于所述一个或更多个第一数据集计算的，并且将对所述一个或更多个第二数据集的一个或更多个组合执行所述MMA运算。
20.如条款14-19中任一项所述的机器可读介质，其中所述MMA运算具有至少部分地基于所述第二数据类型的所述一个或更多个操作数的一组维度确定的形状，并且所述MMA运算特定于所述第二数据类型。
21.一种方法，包括：
将第一数据类型的一个或更多个操作数变换为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加(MMA)运算。
22.如条款21所述的方法，进一步包括：通过使所述第一数据类型的所述一个或更多个操作数的一个或更多个第一位存储在所述第二数据类型的所述一个或更多个操作数中，使所述第一数据类型的所述一个或更多个操作数的一个或更多个第二位存储在所述第二数据类型的所述一个或更多个操作数中，以及使所述第一数据类型的所述一个或更多个操作数的一个或更多个第三位存储在所述第二数据类型的所述一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
23.如条款21或22所述的方法，进一步包括：通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中以能用作所述MMA运算的输入，来变换所述第一数据类型的所述一个或更多个操作数。
24.如条款21-23中任一项所述的方法，其中将所述第一数据类型的所述一个或更多个操作数变换为所述第二数据类型的所述一个或更多个操作数包括：计算待存储为所述第二数据类型的所述一个或更多个操作数的所述第一数据类型的所述一个或更多个操作数的第一部分以及待存储为所述第二数据类型的一个或更多个其他操作数的所述第一数据类型的所述一个或更多个操作数的第二部分，并且将至少部分地基于所述第二数据类型的所述一个或更多个操作数和所述第二数据类型的所述一个或更多个其他操作数来执行所述MMA运算。
25.如条款21-24中任一项所述的方法，其中所述MMA运算具有至少部分地基于所述第二数据类型的所述一个或更多个操作数的一个或更多个维度确定的形状，并且所述MMA运算特定于所述第二数据类型。
26.如条款21-25中任一项所述的方法，进一步包括：由所述MMA运算至少部分地基于所述第二数据类型的所述一个或更多个操作数来生成所述第一数据类型的一个或更多个输出。
27.如条款21-26中任一项所述的方法，其中所述MMA运算包括一个或更多个乘法运算和一个或更多个累加运算，用于至少部分地基于所述第二数据类型的所述一个或更多个操作数生成所述第一数据类型的一个或更多个数据集。
28.一种处理器，包括：
一个或更多个电路，所述一个或更多个电路用于将一个或更多个32位浮点(FP32)操作数转换成一个或更多个张量流32(TF32)操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加(MMA)运算。
29.如条款28所述的处理器，其中所述一个或更多个FP32操作数中的每个FP32操作数包括1位符号、8位指数以及23位尾数，并且所述一个或更多个电路用于通过对于所述一个或更多个FP32操作数中的每个FP32操作数将所述1位符号、所述8位指数以及所述23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
30.如条款28或29所述的处理器，其中所述一个或更多个电路用于通过计算所述一个或更多个FP32操作数与一个或更多个其他数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数，来将所述一个或更多个FP32操作数转换成所述一个或更多个TF32操作数。
31.如条款28-30中任一项所述的处理器，其中所述MMA运算是m16n8k4 MMA指令，所述m16n8k4 MMA指令如果被执行，则使所述一个或更多个电路计算一个或更多个FP32数据集。
32.如条款28-31中任一项所述的处理器，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算如果被执行，则使所述一个或更多个电路生成至少具有所述第一高度和所述第二宽度的第五数据集。
33.如条款28-32中任一项所述的处理器，其中所述一个或更多个TF32操作数包括第一数据集和第二数据集，所述第一数据集是至少部分地基于所述一个或更多个FP32操作数的至少一个尾数计算的，所述第二数据集是至少部分地基于所述一个或更多个FP32操作数与一个或更多个数据值之间的一个或更多个差计算的。
34.如条款28-33中任一项所述的处理器，其中所述MMA运算包括形状，并且所述一个或更多个TF32操作数包括满足所述形状的一个或更多个维度。
35.一种系统，包括：
一个或更多个处理器，所述一个或更多个处理器用于将一个或更多个32位浮点(FP32)操作数转换成一个或更多个张量流32(TF32)操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加(MMA)运算。
36.如条款35所述的系统，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
37.如条款35或36所述的系统，其中所述MMA运算是m16n8k4 TF32MMA指令，所述m16n8k4 TF32 MMA指令如果被执行，则使所述一个或更多个处理器至少部分地基于所述一个或更多个TF32操作数来计算一个或更多个FP32数据值。
38.如条款35-37中任一项所述的系统，其中所述一个或更多个TF32操作数包括第一数据集和第二数据集，所述第一数据集是至少部分地基于所述一个或更多个FP32操作数的至少一个尾数计算的，所述第二数据集是至少部分地基于所述一个或更多个FP32操作数与一个或更多个数据值之间的一个或更多个差计算的。
39.如条款35-38中任一项所述的系统，其中所述一个或更多个FP32操作数中的每个FP32操作数包括1位符号、8位指数以及23位尾数，并且所述一个或更多个处理器用于通过对于所述一个或更多个FP32操作数中的至少一个FP32操作数将所述1位符号、所述8位指数以及所述23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数中的至少一个FP32操作数。
40.如条款35-39中任一项所述的系统，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算如果被执行，则使所述一个或更多个处理器生成至少具有所述第一高度和所述第二宽度的第五数据集。
41.如条款35-40中任一项所述的系统，其中所述一个或更多个处理器用于通过将所述一个或更多个FP32操作数中的每个FP32操作数分解成高部分和低部分以及将所述高部分和所述低部分复制到要组合成所述一个或更多个TF32操作数的数据集中，来转换所述一个或更多个FP32操作数。
42.如条款35-41中任一项所述的系统，其中所述MMA运算是响应于m16n8k4 TF32MMA指令而被执行的。
43.一种机器可读介质，具有存储在其上的一个或更多个指令，所述一个或更多个指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：
将一个或更多个32位浮点(FP32)操作数转换成一个或更多个张量流32(TF32)操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加(MMA)运算。
44.如条款43所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过将所述一个或更多个FP32操作数中的每个FP32操作数分解为高部分和低部分以及将所述高部分和所述低部分复制到要组合成所述一个或更多个TF32操作数的数据集中，来转换所述一个或更多个FP32操作数。
45.如条款43或44所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过将所述一个或更多个FP32操作数中的至少一个FP32操作数的1位符号、8位指数和23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数来转换所述一个或更多个FP32操作数。
46.如条款43-45中任一项所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算所述一个或更多个FP32操作数中的至少一个FP32操作数与一个或更多个数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数中的至少一个TF32操作数来转换所述一个或更多个FP32操作数。
47.如条款43-46中任一项所述的机器可读介质，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
48.如条款43-47中任一项所述的机器可读介质，其中所述MMA运算是m16n8k4 MMA指令，并且所述MMA运算用于生成一个或更多个FP32数据集。
49.如条款43-48中任一项所述的机器可读介质，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算使所述一个或更多个处理器生成至少具有所述第一高度和所述第二宽度的第五数据集。
50.一种方法，包括：
将一个或更多个32位浮点(FP32)操作数转换成一个或更多个张量流32(TF32)操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加(MMA)运算。
51.如条款50所述的方法，进一步包括：通过将所述一个或更多个FP32操作数中的每个FP32操作数分解成至少一个高部分和至少一个低部分以组合成所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
52.如条款50或51所述的方法，进一步包括：通过将所述一个或更多个FP32操作数中的至少一个FP32操作数的1位符号、8位指数和23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数以及计算所述一个或更多个FP32操作数中的至少一个FP32操作数与一个或更多个数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
53.如条款50-52中任一项所述的方法，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算用于生成至少具有所述第一高度和所述第二宽度的第五数据集。
54.如条款50-53中任一项所述的方法，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
55.如条款50-54中任一项所述的方法，其中所述MMA运算是m16n8k4 MMA指令。
56.如条款50-55中任一项所述的方法，其中使得执行所述MMA运算使得至少部分地基于所述一个或更多个TF32操作数来生成一个或更多个FP32数据集。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(例如，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在至少一个实施例中，算术逻辑单元是采用一个或更多个输入来产生结果的一组组合逻辑电路。在至少一个实施例中，处理器使用算术逻辑单元来实现数学运算，如加法、减法或乘法。在至少一个实施例中，算术逻辑单元用于实现逻辑运算，诸如逻辑AND/OR或XOR。在至少一个实施例中，算术逻辑单元是无状态的，并且由被布置为形成逻辑门的物理开关组件(诸如半导体晶体管)制成。在至少一个实施例中，算术逻辑单元可以在内部操作为具有相关联的时钟的有状态逻辑电路。在至少一个实施例中，算术逻辑单元可构造为具有未维持在相关联的寄存器组中的内部状态的异步逻辑电路。在至少一个实施例中，算术逻辑单元被处理器用来组合被存储在处理器的一个或更多个寄存器中的操作数并产生可以被处理器存储在另一寄存器或存储器位置中的输出。
在至少一个实施例中，作为处理由处理器检索到的指令的结果，该处理器向算术逻辑单元呈现一个或更多个输入或操作数，从而使该算术逻辑单元至少部分地基于提供给该算术逻辑单元的输入的指令代码来产生结果。在至少一个实施例中，由处理器提供给ALU的指令代码至少部分地基于由处理器执行的指令。在至少一个实施例中，ALU中的组合逻辑处理输入并产生输出，该输出被放置在处理器内的总线上。在至少一个实施例中，处理器选择输出总线上的目的地寄存器、存储器位置、输出设备或输出存储位置，使得对处理器进行计时致使将ALU产生的结果发送到所需位置。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。

Claims (56)

1.一种处理器，包括：
一个或更多个电路，所述一个或更多个电路用于将第一数据类型的一个或更多个操作数变换为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加MMA运算。
2.如权利要求1所述的处理器，其中通过使所述第一数据类型的所述一个或更多个操作数的第一部分存储为所述第二数据类型的所述一个或更多个操作数以及使所述第一数据类型的所述一个或更多个操作数的第二部分存储为所述第二数据类型的一个或更多个其他操作数，来变换所述第一数据类型的所述一个或更多个操作数。
3.如权利要求1所述的处理器，其中所述MMA运算如果由所述一个或更多个电路执行，则使所述一个或更多个电路执行特定于所述第二数据类型的一个或更多个数学运算。
4.如权利要求1所述的处理器，其中第一数据类型的所述一个或更多个操作数包括一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括一个或更多个第二数据集，所述一个或更多个第二数据集是通过组合所述一个或更多个第一数据集的一个或更多个子集从所述一个或更多个第一数据集变换的。
5.如权利要求1所述的处理器，其中所述MMA运算如果由所述一个或更多个电路执行，则将生成所述第一数据类型的一个或更多个输出。
6.如权利要求1所述的处理器，其中所述一个或更多个电路用于通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来变换所述第一数据类型的所述一个或更多个操作数。
7.一种系统，包括：
一个或更多个处理器，所述一个或更多个处理器用于将第一数据类型的一个或更多个操作数转换成第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加MMA运算。
8.如权利要求7所述的系统，其中所述第一数据类型的所述一个或更多个操作数包括具有一组维度的一个或更多个数据集，并且所述MMA运算如果由所述一个或更多个处理器执行，则将生成具有所述一组维度的子集的所述第一数据类型的一个或更多个其他数据集。
9.如权利要求7所述的系统，其中所述第一数据类型的所述一个或更多个操作数包括具有一组维度的一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括均具有所述一组维度的子集的一个或更多个第二数据集，所述一个或更多个第二数据集将由所述MMA运算使用。
10.如权利要求7所述的系统，其中使得对所述第二数据类型的所述一个或更多个操作数执行所述MMA运算使所述一个或更多个处理器生成所述第一数据类型的一个或更多个数据集。
11.如权利要求7所述的系统，其中所述一个或更多个处理器用于通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
12.如权利要求7所述的系统，其中所述一个或更多个处理器用于通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
13.如权利要求7所述的系统，其中所述MMA运算具有形状，并且所述第二数据类型的所述一个或更多个操作数包括满足所述形状的一个或更多个数据集。
14.一种机器可读介质，具有存储在其上的一个或更多个指令，所述一个或更多个指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：
将第一数据类型的一个或更多个操作数改变为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加MMA运算。
15.如权利要求14所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算待存储为所述第二数据类型的所述一个或更多个操作数的所述第一数据类型的所述一个或更多个操作数的第一部分以及待存储为所述第二数据类型的一个或更多个其他操作数的所述第一数据类型的所述一个或更多个操作数的第二部分，来将所述第一数据类型的所述一个或更多个操作数改变为所述第二数据类型的所述一个或更多个操作数。
16.如权利要求14所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过使一个或更多个第一位作为第一位集存储在所述第二数据类型的所述一个或更多个操作数中、使一个或更多个第二位作为第二位集存储在所述第二数据类型的所述一个或更多个操作数中、以及使一个或更多个第三位作为第三位集存储在所述第二数据类型的所述一个或更多个操作数中，来改变所述第一数据类型的所述一个或更多个操作数。
17.如权利要求14所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
18.如权利要求14所述的机器可读介质，其中将对所述第二数据类型的所述一个或更多个操作数执行的所述MMA运算使得所述一个或更多个处理器生成所述第一数据类型的一个或更多个结果。
19.如权利要求14所述的机器可读介质，其中第一数据类型的所述一个或更多个操作数包括一个或更多个第一数据集，并且所述第二数据类型的所述一个或更多个操作数包括一个或更多个第二数据集，所述一个或更多个第二数据集是至少部分地基于所述一个或更多个第一数据集计算的，并且将对所述一个或更多个第二数据集的一个或更多个组合执行所述MMA运算。
20.如权利要求14所述的机器可读介质，其中所述MMA运算具有至少部分地基于所述第二数据类型的所述一个或更多个操作数的一组维度确定的形状，并且所述MMA运算特定于所述第二数据类型。
21.一种方法，包括：
将第一数据类型的一个或更多个操作数变换为第二数据类型的一个或更多个操作数，以及使得对所述第二数据类型的所述一个或更多个操作数执行矩阵乘法累加MMA运算。
22.如权利要求21所述的方法，进一步包括：通过使所述第一数据类型的所述一个或更多个操作数的一个或更多个第一位存储在所述第二数据类型的所述一个或更多个操作数中，使所述第一数据类型的所述一个或更多个操作数的一个或更多个第二位存储在所述第二数据类型的所述一个或更多个操作数中，以及使所述第一数据类型的所述一个或更多个操作数的一个或更多个第三位存储在所述第二数据类型的所述一个或更多个操作数中，来转换所述第一数据类型的所述一个或更多个操作数。
23.如权利要求21所述的方法，进一步包括：通过计算所述第一数据类型的所述一个或更多个操作数中的每个操作数与所述第二数据类型的所述一个或更多个操作数中的每个操作数之间的一个或更多个差以及将所述一个或更多个差存储在所述第二数据类型的另外一个或更多个操作数中以能用作所述MMA运算的输入，来变换所述第一数据类型的所述一个或更多个操作数。
24.如权利要求21所述的方法，其中将所述第一数据类型的所述一个或更多个操作数变换为所述第二数据类型的所述一个或更多个操作数包括：计算待存储为所述第二数据类型的所述一个或更多个操作数的所述第一数据类型的所述一个或更多个操作数的第一部分以及待存储为所述第二数据类型的一个或更多个其他操作数的所述第一数据类型的所述一个或更多个操作数的第二部分，并且将至少部分地基于所述第二数据类型的所述一个或更多个操作数和所述第二数据类型的所述一个或更多个其他操作数来执行所述MMA运算。
25.如权利要求21所述的方法，其中所述MMA运算具有至少部分地基于所述第二数据类型的所述一个或更多个操作数的一个或更多个维度确定的形状，并且所述MMA运算特定于所述第二数据类型。
26.如权利要求21所述的方法，进一步包括：由所述MMA运算至少部分地基于所述第二数据类型的所述一个或更多个操作数来生成所述第一数据类型的一个或更多个输出。
27.如权利要求21所述的方法，其中所述MMA运算包括一个或更多个乘法运算和一个或更多个累加运算，用于至少部分地基于所述第二数据类型的所述一个或更多个操作数生成所述第一数据类型的一个或更多个数据集。
28.一种处理器，包括：
一个或更多个电路，所述一个或更多个电路用于将一个或更多个32位浮点FP32操作数转换成一个或更多个张量流32TF32操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加MMA运算。
29.如权利要求28所述的处理器，其中所述一个或更多个FP32操作数中的每个FP32操作数包括1位符号、8位指数以及23位尾数，并且所述一个或更多个电路用于通过对于所述一个或更多个FP32操作数中的每个FP32操作数将所述1位符号、所述8位指数以及所述23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
30.如权利要求28所述的处理器，其中所述一个或更多个电路用于通过计算所述一个或更多个FP32操作数与一个或更多个其他数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数，来将所述一个或更多个FP32操作数转换成所述一个或更多个TF32操作数。
31.如权利要求28所述的处理器，其中所述MMA运算是m16n8k4MMA指令，所述m16n8k4MMA指令如果被执行，则使所述一个或更多个电路计算一个或更多个FP32数据集。
32.如权利要求28所述的处理器，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算如果被执行，则使所述一个或更多个电路生成至少具有所述第一高度和所述第二宽度的第五数据集。
33.如权利要求28所述的处理器，其中所述一个或更多个TF32操作数包括第一数据集和第二数据集，所述第一数据集是至少部分地基于所述一个或更多个FP32操作数的至少一个尾数计算的，所述第二数据集是至少部分地基于所述一个或更多个FP32操作数与一个或更多个数据值之间的一个或更多个差计算的。
34.如权利要求28所述的处理器，其中所述MMA运算包括形状，并且所述一个或更多个TF32操作数包括满足所述形状的一个或更多个维度。
35.一种系统，包括：
一个或更多个处理器，所述一个或更多个处理器用于将一个或更多个32位浮点FP32操作数转换成一个或更多个张量流32TF32操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加MMA运算。
36.如权利要求35所述的系统，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
37.如权利要求35所述的系统，其中所述MMA运算是m16n8k4 TF32MMA指令，所述m16n8k4 TF32 MMA指令如果被执行，则使所述一个或更多个处理器至少部分地基于所述一个或更多个TF32操作数来计算一个或更多个FP32数据值。
38.如权利要求35所述的系统，其中所述一个或更多个TF32操作数包括第一数据集和第二数据集，所述第一数据集是至少部分地基于所述一个或更多个FP32操作数的至少一个尾数计算的，所述第二数据集是至少部分地基于所述一个或更多个FP32操作数与一个或更多个数据值之间的一个或更多个差计算的。
39.如权利要求35所述的系统，其中所述一个或更多个FP32操作数中的每个FP32操作数包括1位符号、8位指数以及23位尾数，并且所述一个或更多个处理器用于通过对于所述一个或更多个FP32操作数中的至少一个FP32操作数将所述1位符号、所述8位指数以及所述23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数中的至少一个FP32操作数。
40.如权利要求35所述的系统，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算如果被执行，则使所述一个或更多个处理器生成至少具有所述第一高度和所述第二宽度的第五数据集。
41.如权利要求35所述的系统，其中所述一个或更多个处理器用于通过将所述一个或更多个FP32操作数中的每个FP32操作数分解成高部分和低部分以及将所述高部分和所述低部分复制到要组合成所述一个或更多个TF32操作数的数据集中，来转换所述一个或更多个FP32操作数。
42.如权利要求35所述的系统，其中所述MMA运算是响应于m16n8k4 TF32 MMA指令而被执行的。
43.一种机器可读介质，具有存储在其上的一个或更多个指令，所述一个或更多个指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：
将一个或更多个32位浮点FP32操作数转换成一个或更多个张量流32TF32操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加MMA运算。
44.如权利要求43所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过将所述一个或更多个FP32操作数中的每个FP32操作数分解为高部分和低部分以及将所述高部分和所述低部分复制到要组合成所述一个或更多个TF32操作数的数据集中，来转换所述一个或更多个FP32操作数。
45.如权利要求43所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过将所述一个或更多个FP32操作数中的至少一个FP32操作数的1位符号、8位指数和23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数来转换所述一个或更多个FP32操作数。
46.如权利要求43所述的机器可读介质，还包括指令，所述指令如果由所述一个或更多个处理器执行，则使所述一个或更多个处理器通过计算所述一个或更多个FP32操作数中的至少一个FP32操作数与一个或更多个数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数中的至少一个TF32操作数来转换所述一个或更多个FP32操作数。
47.如权利要求43所述的机器可读介质，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
48.如权利要求43所述的机器可读介质，其中所述MMA运算是m16n8k4 MMA指令，并且所述MMA运算用于生成一个或更多个FP32数据集。
49.如权利要求43所述的机器可读介质，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算使所述一个或更多个处理器生成至少具有所述第一高度和所述第二宽度的第五数据集。
50.一种方法，包括：
将一个或更多个32位浮点FP32操作数转换成一个或更多个张量流32TF32操作数，以及使得对所述一个或更多个TF32操作数执行矩阵乘法累加MMA运算。
51.如权利要求50所述的方法，进一步包括：通过将所述一个或更多个FP32操作数中的每个FP32操作数分解成至少一个高部分和至少一个低部分以组合成所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
52.如权利要求50所述的方法，进一步包括：通过将所述一个或更多个FP32操作数中的至少一个FP32操作数的1位符号、8位指数和23位尾数的前10位复制到所述一个或更多个TF32操作数中的至少一个TF32操作数以及计算所述一个或更多个FP32操作数中的至少一个FP32操作数与一个或更多个数据值之间的一个或更多个差以及将所述一个或更多个差复制到所述一个或更多个TF32操作数中的至少一个TF32操作数，来转换所述一个或更多个FP32操作数。
53.如权利要求50所述的方法，其中所述一个或更多个FP32操作数包括具有第一宽度和第一高度的第一数据集以及具有第二宽度和第二高度的第二数据集，并且所述一个或更多个TF32操作数包括至少具有所述第一高度的第三数据集和至少具有所述第二宽度的第四数据集，并且所述MMA运算用于生成至少具有所述第一高度和所述第二宽度的第五数据集。
54.如权利要求50所述的方法，其中所述MMA运算包括形状，并且所述形状指示所述一个或更多个TF32操作数的一个或更多个维度。
55.如权利要求50所述的方法，其中所述MMA运算是m16n8k4 MMA指令。
56.如权利要求50所述的方法，其中使得执行所述MMA运算使得至少部分地基于所述一个或更多个TF32操作数来生成一个或更多个FP32数据集。
CN202310637438.XA 2022-06-22 2023-05-31 改变操作数的精度 Pending CN117270816A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/846,409 2022-06-22
US17/846,409 US20240095302A1 (en) 2022-06-22 2022-06-22 Changing precision of operands

Publications (1)

Publication Number Publication Date
CN117270816A true CN117270816A (zh) 2023-12-22

Family

ID=89075548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310637438.XA Pending CN117270816A (zh) 2022-06-22 2023-05-31 改变操作数的精度

Country Status (3)

Country Link
US (1) US20240095302A1 (zh)
CN (1) CN117270816A (zh)
DE (1) DE102023115662A1 (zh)

Also Published As

Publication number Publication date
DE102023115662A1 (de) 2023-12-28
US20240095302A1 (en) 2024-03-21

Similar Documents

Publication Publication Date Title
CN116783578A (zh) 执行矩阵值指示
CN113961873A (zh) 用于加速矩阵运算的应用程序编程接口
CN114981777A (zh) 功率平衡多个芯片的技术
CN117136354A (zh) 多架构执行图
CN118119924A (zh) 用于利用可重用线程执行操作的应用程序编程接口
CN118103817A (zh) 用于执行选择性加载的应用程序编程接口
CN116521254A (zh) 基于图的存储器存储
CN118043773A (zh) 不受操作数在存储器中的存储位置限制对矩阵操作数进行运算
CN117222984A (zh) 用于取消关联虚拟地址的应用程序编程接口
CN117157618A (zh) 用于创建和修改图形对象的应用程序编程接口
CN116401039A (zh) 异步的存储器解除分配
CN116436874A (zh) 使用备用指示集的网络组播
CN116243921A (zh) 用于修改图代码的技术
CN117178261A (zh) 使图代码更新信号量的应用程序编程接口
CN116225676A (zh) 用于限制存储器的应用程序编程接口
CN116257353A (zh) 用于互操作性的应用编程接口
CN116257354A (zh) 用于互操作性的应用编程接口
CN116802613A (zh) 同步图形执行
CN116724292A (zh) 线程组的并行处理
CN115878312A (zh) 用户可配置的存储器分配
CN116097224A (zh) 同时启动代码
CN116830101A (zh) 基于处理资源的张量修改
CN117270816A (zh) 改变操作数的精度
CN116433460A (zh) 用于存储图像的部分的应用程序编程接口
CN117203619A (zh) 使用上下文信息的技术

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination