CN117251391B - 一种链路均衡方法、装置、设备和存储介质 - Google Patents

一种链路均衡方法、装置、设备和存储介质 Download PDF

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Abstract

本申请公开了一种链路均衡方法、装置、设备和存储介质,涉及计算机技术领域。方法包括:响应于检测到任一第一高速串行计算机扩展总线标准通道或者任一第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;若待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;若待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果。本申请保证均衡质量优化的同时有效降低链路均衡时长。

Description

一种链路均衡方法、装置、设备和存储介质
技术领域
本申请涉及计算机技术领域,特别是涉及一种链路均衡方法、装置、设备和存储介质。
背景技术
由于具有冗余链路、高可用以及高可靠等优势,双端口固态存储设备(例如双端口固态硬盘)广泛应用于数据中心、分布式存储、自动驾驶等新型领域中。而采用PCIe(peripheral component interconnect express,高速串行计算机扩展总线标准)接口的双端口固态存储设备能够实现高速的信息传输,从而提升读写带宽性能。双端口模式的PCIe固态存储设备通常应用在高可用性场景中。在该模式下服务器主机(上游器件)在LTSSM(Link Training and Status State Machine,链路训练与状态机器)期间配置为两个Link,主机将同一个数据包同时给两个Link,两个端口执行相同的任务,并将数据存储在固态存储设备中的不同地址范围内,或者从同一个地址内读取相同的数据到主机中。链路传输质量易受介质损耗(电信号变成热损耗)、反射损耗(传输导线中的电阻波动)以及不同链路间的串扰的影响而变差,从而导致链路失败。这样即便其中一个Link或者端口出现了链路失败,那么另一个端口仍能执行任务,从而保持业务的连续性。
目前系统在判断某个Link出现错误并经过一定的timeout后,该错误端口将会独立的自启动进行链路的重新训练以及均衡,直到其链路状态恢复,之后主机与双端口固态存储设备将继续进行数据的存储以及读取。而现有技术中需要在每次的均衡中寻找到局部最优眼图质量对应的均衡参数。就需要在每一次端口的链路失败以及重新恢复将会使用与第一次均衡一样的链路时延甚至更多(可能会涉及到重新均衡过程),在该过程中链路均衡的时长将会影响固态存储设备的双端运行占比,就会导致在高可用场景中的双端口固态存储设备处于非双端运行的风险之中。
发明内容
基于此,有必要针对上述背景技术中提到的至少一个技术问题,提供一种链路均衡方法、装置、设备和存储介质,在保证均衡质量优化的同时能够有效降低链路均衡的时长。
本申请实施例提供的具体技术方案如下:
第一方面,提供一种链路均衡方法,应用于双端口固态存储设备,所述双端口固态存储设备包括第一物理层、第一控制单元、第二物理层以及第二控制单元,所述第一物理层包括一个或多个第一高速串行计算机扩展总线标准通道,所述第二物理层包括一个或多个第二高速串行计算机扩展总线标准通道,所述方法包括:
响应于检测到任一所述第一高速串行计算机扩展总线标准通道或者任一所述第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
若所述待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,所述眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果。
进一步的,所述若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果,包括:
参数设置步骤:向下游端口发起请求,请求下游端口设置下游端口发送端的第一均衡参数以及第一均衡预设值并发送数据至所述待均衡高速串行计算机扩展总线标准通道的接收端;
眼图质量对比步骤:通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与所述眼图质量标准值对比,得到对比结果。
进一步的,所述对比结果包括所述第一眼图质量大于所述眼图质量标准值以及所述第一眼图质量不大于所述眼图质量标准值中的一种,所述方法还包括:
若所述对比结果为所述第一眼图质量大于所述眼图质量标准值,将所述第一均衡参数以及所述第一眼图质量作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
进一步的,所述方法还包括:
若所述对比结果为所述第一眼图质量不大于所述眼图质量标准值,判断当前均衡时间是否超过所述预设均衡时间。
进一步的,所述方法还包括:
若所述当前均衡时间未超过所述预设均衡时间,设置不同均衡参数重复所述参数设置步骤以及所述眼图质量对比步骤直至得到的眼图质量大于所述眼图质量标准值或者所述当前均衡时间超过所述预设均衡时间。
进一步的,所述方法还包括:
若所述当前均衡时间超过所述预设均衡时间,将所述第一均衡参数以及所述眼图质量标准值作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
进一步的,所述眼图质量对比步骤还包括:
通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与最近一次存储的眼图质量标准值对比,得到对比结果。
进一步的,所述压力眼图测试包括:
对所述待均衡高速串行计算机扩展总线标准通道进行水平扫描和垂直扫描,分别获取所述待均衡高速串行计算机扩展总线标准通道的多个水平检测点以及多个垂直检测点;
根据所述多个水平检测点以及所述多个垂直检测点,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值。
进一步的,所述根据所述多个水平检测点以及所述多个垂直检测点,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值,包括:
分别连接所述多个水平检测点以及所述多个垂直检测点,得到眼图轮廓图像;
根据均衡参数以及所述眼图轮廓图像,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值,所述眼图质量值包括眼高质量值以及眼宽质量值中的至少一种。
进一步的,每个所述待均衡高速串行计算机扩展总线标准通道均配置有一个或多个寄存器,所述寄存器包括均衡次数寄存器以及均衡状态寄存器中的至少一种。
进一步的,所述均衡次数寄存器用于存储当前所述待均衡高速串行计算机扩展总线标准通道的均衡次数,以便于判断当前所述待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
所述均衡状态寄存器用于存储均衡参数、均衡预设值以及眼图质量值中的至少一种。
进一步的,所述眼图质量标准值包括眼高质量标准值以及眼宽质量标准值中的至少一种。
第二方面,提供一种链路均衡装置,所述装置包括:
首次均衡检测模块,用于响应于检测到任一第一高速串行计算机扩展总线标准通道或者任一第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
首次均衡执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,所述眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
均衡优化执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果。
第三方面,提供一种计算机设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,所述处理器执行所述计算机程序时实现上述链路均衡方法。
第四方面,提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序被处理器执行时实现上述链路均衡方法。
本申请实施例具有如下有益效果:
本申请实施例提供的一种链路均衡方法、装置、设备和存储介质,能够使得均衡质量随着均衡次数增加而优化,能够降低某一端口链路失败以及恢复过程中的均衡时间,提升双端口固态存储设备的双端运行占比,进而提升双端口固态存储设备的可用性;另外,仅需要在硬件上增加均衡次数寄存器、均衡状态寄存器,就能够实现记录均衡次数以及存储均衡参数、均衡预设值以及眼图质量值等信息,能够便于判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡同时统计均衡次数,便于后续进行追溯和分析;同时,其硬件结构形式简单,连接链路不复杂,能够节约成本,减少工序,进而实现在保证均衡质量优化的同时有效降低链路均衡时长。
附图说明
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出本申请实施例提供的链路均衡方法的总流程图;
图2示出根据本申请一个实施例的链路均衡方法的具体流程图;
图3示出本申请实施例提供的链路均衡方法依赖的双端口固态存储设备与服务器主机交互架构示意图;
图4示出根据本申请一个实施例的眼图轮廓图像示意图;
图5示出本申请实施例提供的链路均衡装置的结构示意图;
图6示出可被用于实施本申请中所述的各个实施例的示例性系统。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
应当理解,在本申请的描述中,除非上下文明确要求,否则整个说明书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义;也就是说,是“包括但不限于”的含义。
还应当理解,术语“第一”、“第二”等仅用于描述目的,而不能理解为指示或暗示相对重要性。此外,在本申请的描述中,除非另有说明,“多个”的含义是两个或两个以上。
实施例一
本申请提供了一种链路均衡方法,应用于双端口固态存储设备,双端口固态存储设备包括第一物理层、第一控制单元、第二物理层以及第二控制单元,第一物理层包括一个或多个第一高速串行计算机扩展总线标准通道,第二物理层包括一个或多个第二高速串行计算机扩展总线标准通道,参照图1,方法包括:
S1、响应于检测到任一第一高速串行计算机扩展总线标准通道或者任一第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
S2、若待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
S3、若待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果。
具体的,在双端口模式下服务器主机(上游器件)在LTSSM(Link Training andStatus State Machine,链路训练与状态机器)期间配置为两个Link(链路),参照图3,包括第一链路以及第二链路。示例性的,第一链路与下游器件双端口固态存储设备的第一物理层中的第一高速串行计算机扩展总线标准通道Lane0(通道0)与Lane1(通道1)链接,第二链路与下游器件双端口固态存储设备的第二物理层的第二高速串行计算机扩展总线标准通道Lane2(通道2)与Lane3(通道3)链接。主机将同一个数据包同时给第一链路以及第二链路,两个端口执行相同的任务,并将数据存储在双端口固态存储设备中的不同地址范围内,或者从同一个地址内读取相同的数据到主机中。即便其中一个链路或者端口出现了链路失败,那么另一个端口仍能执行任务,从而保持业务的连续性。系统在判断某个链路出现错误并经过一定的timeout(超时)后,该错误端口将会独立的自启动进行链路的重新训练以及均衡,直到其链路状态到L0状态,之后主机与双端口固态存储设备将继续进行数据的存储以及读取。在该过程中链路均衡的时长将会影响SSD(固态存储设备)的双端运行占比。当某一个高速串行计算机扩展总线标准通道需要进行链路均衡时,首先判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡,若待均衡高速串行计算机扩展总线标准通道为首次均衡,则按照特定时间最优眼图质量标准算法进行首次均衡,并在均衡完成存储眼图标准值,同时均衡次数加一,以便于后续判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡。当待均衡高速串行计算机扩展总线标准通道不为首次均衡,则能够在预设均衡时间内对首次眼图标准值或者最近一次记录并存储的眼图标准值进行均衡优化,并输出优化后的均衡结果。通过采用这样的技术手段,能够使得均衡质量随着均衡次数增加而优化,能够降低某一端口链路失败以及恢复过程中的均衡时间,提升双端口固态存储设备的双端运行占比,进而提升双端口固态存储设备的可用性。
示例性的,参照图3,每个待均衡高速串行计算机扩展总线标准通道均配置有一个或多个寄存器,寄存器包括均衡次数寄存器以及均衡状态寄存器中的至少一种。均衡次数寄存器用于存储当前待均衡高速串行计算机扩展总线标准通道的均衡次数,以便于判断当前待均衡高速串行计算机扩展总线标准通道是否为首次均衡。均衡状态寄存器用于存储均衡参数、均衡预设值以及眼图质量值中的至少一种。其中,眼图质量标准值包括眼高质量标准值以及眼宽质量标准值中的至少一种。通过采用这样的技术手段,仅需要在硬件上增加均衡次数寄存器、均衡状态寄存器,就能够实现记录均衡次数以及存储均衡参数、均衡预设值以及眼图质量值等信息,能够便于判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡同时统计均衡次数,便于后续进行追溯和分析;同时,其硬件结构形式简单,连接链路不复杂,能够节约成本,减少工序,进而实现在保证均衡质量优化的同时有效降低链路均衡时长。
下面将结合附图2进行进一步的说明:
在一些实施方式中,S3包括:
S31、参数设置步骤:向下游端口发起请求,请求下游端口设置下游端口发送端的第一均衡参数以及第一均衡预设值并发送数据至待均衡高速串行计算机扩展总线标准通道的接收端;
S32、眼图质量对比步骤:通过待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将第一眼图质量与眼图质量标准值对比,得到对比结果。
具体的,在均衡时,首先建立正常链路,然后上游端口(即双端口固态存储设备)会向下游端口(例如服务器主机)设置其均衡参数/均衡预设值(preset值)并发送数据给上游端口。上游端口的接收端接收到来的数据会进行压力眼图测试,记录得到的第一眼图质量,然后会进行眼图比较,即将第一眼图质量与眼图质量标准值对比,得到对比结果。通过采用这样的技术手段,能够在首次均衡得出的眼图质量标准值的基础上进行眼图优化,即后续得到的能作为眼图质量标准的眼图质量值至少不会比首次眼图质量标准值差,这样后续均衡的时间一定小于等于首次均衡的均衡时间,从而能够实现在保证均衡质量优化的同时有效降低链路均衡时长。
在一些实施方式中,对比结果包括第一眼图质量大于眼图质量标准值以及第一眼图质量不大于眼图质量标准值中的一种,基于此,方法还包括:
S33、若对比结果为第一眼图质量大于眼图质量标准值,将第一均衡参数以及第一眼图质量作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
在一些实施方式中,S32还包括:
通过待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将第一眼图质量与最近一次存储的眼图质量标准值对比,得到对比结果。
示例性的,若不是首次均衡,可以在后续均衡时采用每一次均与首次均衡的眼图标准值进行对比,即每一次均与第一次对比,这样可以避免每次对眼图质量值进行存储,但同样也不能进行持续的眼图质量优化,仅能实现单次的优化。特别的,在对比结果为第一眼图质量大于眼图质量标准值,若将第一均衡参数以及第一眼图质量作为新的眼图标准值存储,能够便于再在后续的均衡过程中以新的眼图标准值作为标准进行对比,从而能够实现随着均衡次数增加,逐步的实现对眼图质量的优化。
在一些实施方式中,方法还包括:
S34、若对比结果为第一眼图质量不大于眼图质量标准值,判断当前均衡时间是否超过预设均衡时间。
在一些实施方式中,基于此,方法还包括:
S35、若当前均衡时间未超过预设均衡时间,设置不同均衡参数重复参数设置步骤以及眼图质量对比步骤直至得到的眼图质量大于眼图质量标准值或者当前均衡时间超过预设均衡时间。
在一些实施方式中,方法还包括:
S36、若当前均衡时间超过预设均衡时间,将第一均衡参数以及眼图质量标准值作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
具体的,若对比结果为第一眼图质量不大于眼图质量标准值,则需要判断当前均衡时间是否超过预设均衡时间。若当前均衡时间超过预设均衡时间,则将第一均衡参数以及眼图质量标准值作为新的眼图标准值存储,并将均衡次数加一,完成均衡。即此时仅存储均衡参数而不变更眼图质量标准值(因为第一眼图质量不大于眼图质量标准值),而当前均衡时间超过预设均衡时间,则至少要避免均衡时间过长。需要注意的是,此处预设均衡时间可以由用户根据实际应用场景进行灵活配置,也可以等于首次均衡的均衡时间。而若当前均衡时间未超过预设均衡时间,则表明还有均衡时间富余,可以通过设置不同均衡参数重复参数设置步骤以及眼图质量对比步骤直至得到的眼图质量大于眼图质量标准值或者当前均衡时间超过预设均衡时间,能够对已选用的均衡参数的眼图质量进行比较并排序编码,若眼图质量越好,则编码数值越大,上述过程重复直到当前均衡时间超过预设均衡时间,然后选取整个过程数值最高对应的均衡参数作为最终的参数值。通过采用这样的技术手段,能够使得均衡质量随着均衡次数的增加而优化,从而增大两次链路失败之间的间隔,提升双端口固态存储设备的可用性。
在一些实施方式中,压力眼图测试包括:
110、对待均衡高速串行计算机扩展总线标准通道进行水平扫描和垂直扫描,分别获取待均衡高速串行计算机扩展总线标准通道的多个水平检测点以及多个垂直检测点;
120、根据多个水平检测点以及多个垂直检测点,确定待均衡高速串行计算机扩展总线标准通道的眼图质量值。
具体的,能够依据PCIe标准确定水平扫描和垂直扫描的边界点,从而获取待均衡高速串行计算机扩展总线标准通道的多个水平检测点以及多个垂直检测点。并根据多个水平检测点以及多个垂直检测点,确定待均衡高速串行计算机扩展总线标准通道的眼图质量值。
在一些实施方式中,120包括:
121、分别连接多个水平检测点以及多个垂直检测点,得到眼图轮廓图像;
122、根据均衡参数以及眼图轮廓图像,确定待均衡高速串行计算机扩展总线标准通道的眼图质量值,眼图质量值包括眼高质量值以及眼宽质量值中的至少一种。
示例性的,参照图4,通过PCIe通道进行水平扫描和垂直扫描获取到四个数值后,将这四个数值作为四个检测点的坐标,(水平扫描和垂直扫描分别两个检测点)根据这些坐标连接四个检测点,计算出四条线路的数学斜率,然后依照PCIe标准中对于眼宽和眼高的定义,取适当的UI(坐标轴横向表示时间,单位为ui,纵向表示电压值,单位为mv)作为切线,计算得出当前PCIe通道的眼宽和眼高。示例性的,参照图4,得到眼图轮廓图像中横向最左端和最右端的值,纵向最上端和最下端的值,眼宽质量值为左右极值点的差值;而取平均电压中心轴±0.1ui与眼图轮廓图像的交点差值中的较大值即为眼高质量值。通过采用这样的技术手段,能够精准获取到对应均衡参数的对应眼图质量值,眼图质量值包括眼高质量值以及眼宽质量值,从而便于后续依据得到的眼高质量值以及眼宽质量值进行对比优化。
在本实施例中,能够使得均衡质量随着均衡次数增加而优化,能够降低某一端口链路失败以及恢复过程中的均衡时间,提升双端口固态存储设备的双端运行占比,进而提升双端口固态存储设备的可用性;另外,仅需要在硬件上增加均衡次数寄存器、均衡状态寄存器,就能够实现记录均衡次数以及存储均衡参数、均衡预设值以及眼图质量值等信息,能够便于判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡同时统计均衡次数,便于后续进行追溯和分析;同时,其硬件结构形式简单,连接链路不复杂,能够节约成本,减少工序,进而实现在保证均衡质量优化的同时有效降低链路均衡时长。
需要注意的是,术语“S1”、“S2”等仅用于步骤的描述目的,并非特别指称次序或顺位的意思,亦非用以限定本申请,其仅仅是为了方便描述本申请的方法,而不能理解为指示步骤的先后顺序。另外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本申请要求的保护范围之内。
实施例二
对应上述实施例,本申请还提供了一种链路均衡装置,参照图5,装置包括首次均衡检测模块、首次均衡执行模块以及均衡优化执行模块。
其中,首次均衡检测模块,用于响应于检测到任一第一高速串行计算机扩展总线标准通道或者任一第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
首次均衡执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,所述眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
均衡优化执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果。
进一步的,均衡优化执行模块还用于执行参数设置步骤以及执行眼图质量对比步骤。其中,参数设置步骤包括:向下游端口发起请求,请求下游端口设置所述下游端口发送端的第一均衡参数以及第一均衡预设值并发送数据至所述待均衡高速串行计算机扩展总线标准通道的接收端;眼图质量对比步骤包括:通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与所述眼图质量标准值对比,得到对比结果。
进一步的,所述对比结果包括所述第一眼图质量大于所述眼图质量标准值以及所述第一眼图质量不大于所述眼图质量标准值中的一种,基于此,均衡优化执行模块还用于若所述对比结果为所述第一眼图质量大于所述眼图质量标准值,将所述第一均衡参数以及所述第一眼图质量作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
进一步的,均衡优化执行模块还用于若所述对比结果为所述第一眼图质量不大于所述眼图质量标准值,判断当前均衡时间是否超过所述预设均衡时间。
进一步的,均衡优化执行模块还用于若所述当前均衡时间未超过所述预设均衡时间,设置不同均衡参数重复所述参数设置步骤以及所述眼图质量对比步骤直至得到的眼图质量大于所述眼图质量标准值或者所述当前均衡时间超过所述预设均衡时间。
进一步的,均衡优化执行模块还用于若所述当前均衡时间超过所述预设均衡时间,将所述第一均衡参数以及所述眼图质量标准值作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
进一步的,均衡优化执行模块还用于执行眼图质量对比步骤,其中,所述眼图质量对比步骤还包括:通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与最近一次存储的眼图质量标准值对比,得到对比结果。
进一步的,均衡优化执行模块中执行的压力眼图测试包括:对所述待均衡高速串行计算机扩展总线标准通道进行水平扫描和垂直扫描,分别获取所述待均衡高速串行计算机扩展总线标准通道的多个水平检测点以及多个垂直检测点;根据所述多个水平检测点以及所述多个垂直检测点,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值。
进一步的,均衡优化执行模块还用于分别连接所述多个水平检测点以及所述多个垂直检测点,得到眼图轮廓图像;以及用于根据均衡参数以及所述眼图轮廓图像,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值,所述眼图质量值包括眼高质量值以及眼宽质量值中的至少一种。
进一步的,每个所述待均衡高速串行计算机扩展总线标准通道均配置有一个或多个寄存器,所述寄存器包括均衡次数寄存器以及均衡状态寄存器中的至少一种。
进一步的,所述均衡次数寄存器用于存储当前所述待均衡高速串行计算机扩展总线标准通道的均衡次数,以便于判断当前所述待均衡高速串行计算机扩展总线标准通道是否为首次均衡;所述均衡状态寄存器用于存储均衡参数、均衡预设值以及眼图质量值中的至少一种。
进一步的,所述眼图质量标准值包括眼高质量标准值以及眼宽质量标准值中的至少一种。
关于链路均衡装置的具体限定可以参见上文中对于链路均衡方法实施例中的相关限定,故此处不作赘述。上述链路均衡装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中,也可以以软件形式存储于计算机设备中的存储器中,以便于处理器调用执行以上各个模块对应的操作。
实施例三
对应上述实施例,本申请还提供了一种计算机设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,处理器执行程序时可以实现上述链路均衡方法。
如图6所示,在一些实施例中,系统能够作为各所述实施例中的任意一个用于链路均衡方法的上述计算机设备。在一些实施例中,系统可包括具有指令的一个或多个计算机可读介质(例如,系统存储器或NVM/存储设备)以及与该一个或多个计算机可读介质耦合并被配置为执行指令以实现模块从而执行本申请中所述的动作的一个或多个处理器(例如,(一个或多个)处理器)。
对于一个实施例,系统控制模块可包括任意适当的接口控制器,以向(一个或多个)处理器中的至少一个和/或与系统控制模块通信的任意适当的设备或组件提供任意适当的接口。
系统控制模块可包括存储器控制器模块,以向系统存储器提供接口。存储器控制器模块可以是硬件模块、软件模块和/或固件模块。
系统存储器可被用于例如为系统加载和存储数据和/或指令。对于一个实施例,系统存储器可包括任意适当的易失性存储器,例如,适当的DRAM。在一些实施例中,系统存储器可包括双倍数据速率类型四同步动态随机存取存储器(DDR4SDRAM)。
对于一个实施例,系统控制模块可包括一个或多个输入/输出(I/O)控制器,以向NVM/存储设备及(一个或多个)通信接口提供接口。
例如,NVM/存储设备可被用于存储数据和/或指令。NVM/存储设备可包括任意适当的非易失性存储器(例如,闪存)和/或可包括任意适当的(一个或多个)非易失性存储设备(例如,一个或多个硬盘驱动器(HDD)、一个或多个光盘(CD)驱动器和/或一个或多个数字通用光盘(DVD)驱动器)。
NVM/存储设备可包括在物理上作为系统被安装在其上的设备的一部分的存储资源,或者其可被该设备访问而不必作为该设备的一部分。例如,NVM/存储设备可通过网络经由(一个或多个)通信接口进行访问。
(一个或多个)通信接口可为系统提供接口以通过一个或多个网络和/或与任意其他适当的设备通信。系统可根据一个或多个无线网络标准和/或协议中的任意标准和/或协议来与无线网络的一个或多个组件进行无线通信。
对于一个实施例,(一个或多个)处理器中的至少一个可与系统控制模块的一个或多个控制器(例如,存储器控制器模块)的逻辑封装在一起。对于一个实施例,(一个或多个)处理器中的至少一个可与系统控制模块的一个或多个控制器的逻辑封装在一起以形成系统级封装(SiP)。对于一个实施例,(一个或多个)处理器中的至少一个可与系统控制模块的一个或多个控制器的逻辑集成在同一模具上。对于一个实施例,(一个或多个)处理器中的至少一个可与系统控制模块的一个或多个控制器的逻辑集成在同一模具上以形成片上系统(SoC)。
在各个实施例中,系统可以但不限于是:服务器、工作站、台式计算设备或移动计算设备(例如,膝上型计算设备、手持计算设备、平板电脑、上网本等)。在各个实施例中,系统可具有更多或更少的组件和/或不同的架构。例如,在一些实施例中,系统包括一个或多个摄像机、键盘、液晶显示器(LCD)屏幕(包括触屏显示器)、非易失性存储器端口、多个天线、图形芯片、专用集成电路(ASIC)和扬声器。
需要注意的是,本申请可在软件和/或软件与硬件的组合体中被实施,例如,可采用专用集成电路(ASIC)、通用目的计算机或任何其他类似硬件设备来实现。在一个实施例中,本申请的软件程序可以通过处理器执行以实现上文所述步骤或功能。同样地,本申请的软件程序(包括相关的数据结构)可以被存储到计算机可读记录介质中,例如,RAM存储器,磁或光驱动器或软磁盘及类似设备。另外,本申请的一些步骤或功能可采用硬件来实现,例如,作为与处理器配合从而执行各个步骤或功能的电路。
另外,本申请的一部分可被应用为计算机程序产品,例如计算机程序指令,当其被计算机执行时,通过该计算机的操作,可以调用或提供根据本申请的方法和/或技术方案。本领域技术人员应能理解,计算机程序指令在计算机可读介质中的存在形式包括但不限于源文件、可执行文件、安装包文件等,相应地,计算机程序指令被计算机执行的方式包括但不限于:该计算机直接执行该指令,或者该计算机编译该指令后再执行对应的编译后程序,或者该计算机读取并执行该指令,或者该计算机读取并安装该指令后再执行对应的安装后程序。在此,计算机可读介质可以是可供计算机访问的任意可用的计算机可读存储介质或通信介质。
通信介质包括藉此包含例如计算机可读指令、数据结构、程序模块或其他数据的通信信号被从一个系统传送到另一系统的介质。通信介质可包括有导的传输介质(诸如电缆和线(例如,光纤、同轴等))和能传播能量波的无线(未有导的传输)介质,诸如声音、电磁、RF、微波和红外。计算机可读指令、数据结构、程序模块或其他数据可被体现为例如无线介质(诸如载波或诸如被体现为扩展频谱技术的一部分的类似机制)中的已调制数据信号。术语“已调制数据信号”指的是其一个或多个特征以在信号中编码信息的方式被更改或设定的信号。调制可以是模拟的、数字的或混合调制技术。
在此,根据本申请的一个实施例包括一个装置,该装置包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器,其中,当该计算机程序指令被该处理器执行时,触发该装置运行基于前述根据本申请的多个实施例的方法和/或技术方案。
实施例四
对应上述实施例,本申请还提供了一种计算机可读存储介质,存储有计算机可执行指令,计算机可执行指令用于执行链路均衡方法。
在本实施例中,计算机可读存储介质可包括以用于存储诸如计算机可读指令、数据结构、程序模块或其它数据的信息的任何方法或技术实现的易失性和非易失性、可移动和不可移动的介质。例如,计算机可读存储介质包括,但不限于,易失性存储器,诸如随机存储器(RAM,DRAM,SRAM);以及非易失性存储器,诸如闪存、各种只读存储器(ROM,PROM,EPROM,EEPROM)、磁性和铁磁/铁电存储器(MRAM,FeRAM);以及磁性和光学存储设备(硬盘、磁带、CD、DVD);或其它现在已知的介质或今后开发的能够存储供计算机系统使用的计算机可读信息/数据。
尽管已描述了本申请实施例中的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。
显然,本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本申请的这些修改和变型属于本申请及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。

Claims (14)

1.一种链路均衡方法,其特征在于,应用于双端口固态存储设备,所述双端口固态存储设备包括第一物理层、第一控制单元、第二物理层以及第二控制单元,所述第一物理层包括一个或多个第一高速串行计算机扩展总线标准通道,所述第二物理层包括一个或多个第二高速串行计算机扩展总线标准通道,所述方法包括:
响应于检测到任一所述第一高速串行计算机扩展总线标准通道或者任一所述第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
若所述待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,所述眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果,包括:
参数设置步骤:向下游端口发起请求,请求下游端口设置下游端口发送端的第一均衡参数以及第一均衡预设值并发送数据至所述待均衡高速串行计算机扩展总线标准通道的接收端;
眼图质量对比步骤:通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与所述眼图质量标准值对比,得到对比结果。
2.根据权利要求1所述的链路均衡方法,其特征在于,所述对比结果包括所述第一眼图质量大于所述眼图质量标准值以及所述第一眼图质量不大于所述眼图质量标准值中的一种,所述方法还包括:
若所述对比结果为所述第一眼图质量大于所述眼图质量标准值,将所述第一均衡参数以及所述第一眼图质量作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
3.根据权利要求2所述的链路均衡方法,其特征在于,所述方法还包括:
若所述对比结果为所述第一眼图质量不大于所述眼图质量标准值,判断当前均衡时间是否超过所述预设均衡时间。
4.根据权利要求3所述的链路均衡方法,其特征在于,所述方法还包括:
若所述当前均衡时间未超过所述预设均衡时间,设置不同均衡参数重复所述参数设置步骤以及所述眼图质量对比步骤直至得到的眼图质量大于所述眼图质量标准值或者所述当前均衡时间超过所述预设均衡时间。
5.根据权利要求3所述的链路均衡方法,其特征在于,所述方法还包括:
若所述当前均衡时间超过所述预设均衡时间,将所述第一均衡参数以及所述眼图质量标准值作为新的眼图标准值存储,并将均衡次数加一,完成均衡。
6.根据权利要求1所述的链路均衡方法,其特征在于,所述眼图质量对比步骤还包括:
通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与最近一次存储的眼图质量标准值对比,得到对比结果。
7.根据权利要求1所述的链路均衡方法,其特征在于,所述压力眼图测试包括:
对所述待均衡高速串行计算机扩展总线标准通道进行水平扫描和垂直扫描,分别获取所述待均衡高速串行计算机扩展总线标准通道的多个水平检测点以及多个垂直检测点;
根据所述多个水平检测点以及所述多个垂直检测点,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值。
8.根据权利要求7所述的链路均衡方法,其特征在于,所述根据所述多个水平检测点以及所述多个垂直检测点,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值,包括:
分别连接所述多个水平检测点以及所述多个垂直检测点,得到眼图轮廓图像;
根据均衡参数以及所述眼图轮廓图像,确定所述待均衡高速串行计算机扩展总线标准通道的眼图质量值,所述眼图质量值包括眼高质量值以及眼宽质量值中的至少一种。
9.根据权利要求1所述的链路均衡方法,其特征在于,每个所述待均衡高速串行计算机扩展总线标准通道均配置有一个或多个寄存器,所述寄存器包括均衡次数寄存器以及均衡状态寄存器中的至少一种。
10.根据权利要求9所述的链路均衡方法,其特征在于,所述均衡次数寄存器用于存储当前所述待均衡高速串行计算机扩展总线标准通道的均衡次数,以便于判断当前所述待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
所述均衡状态寄存器用于存储均衡参数、均衡预设值以及眼图质量值中的至少一种。
11.根据权利要求1所述的链路均衡方法,其特征在于,所述眼图质量标准值包括眼高质量标准值以及眼宽质量标准值中的至少一种。
12.一种链路均衡装置,其特征在于,所述装置包括:
首次均衡检测模块,用于响应于检测到任一第一高速串行计算机扩展总线标准通道或者任一第二高速串行计算机扩展总线标准通道需要进行链路均衡,判断待均衡高速串行计算机扩展总线标准通道是否为首次均衡;
首次均衡执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道为首次均衡,执行首次均衡策略,并在均衡完成后存储眼图标准值,所述眼图标准值包括均衡参数以及眼图质量标准值中的至少一种;
均衡优化执行模块,用于若所述待均衡高速串行计算机扩展总线标准通道不为首次均衡,执行均衡优化策略,在预设均衡时间内对所述眼图标准值通过最优眼图质量算法进行均衡优化,并输出均衡结果;
所述均衡优化执行模块还用于执行参数设置步骤:向下游端口发起请求,请求下游端口设置下游端口发送端的第一均衡参数以及第一均衡预设值并发送数据至所述待均衡高速串行计算机扩展总线标准通道的接收端;以及用于执行眼图质量对比步骤:通过所述待均衡高速串行计算机扩展总线标准通道的接收端接收数据并进行压力眼图测试,记录第一眼图质量,并将所述第一眼图质量与所述眼图质量标准值对比,得到对比结果。
13.一种计算机设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,其特征在于,所述处理器执行所述计算机程序时实现如权利要求1至11中任一项所述方法的步骤。
14.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述计算机程序被处理器执行时实现权利要求1至11中任一项所述的方法的步骤。
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Citations (3)

* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110620618A (zh) * 2018-06-19 2019-12-27 中兴通讯股份有限公司 链路均衡参数训练控制电路及方法
CN114048160A (zh) * 2021-11-08 2022-02-15 上海兆芯集成电路有限公司 链路均衡调节系统及链路均衡调节方法
CN115643138A (zh) * 2022-10-25 2023-01-24 苏州盛科通信股份有限公司 链路训练方法、装置、电子设备及计算机可读存储介质

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