CN117242574A - 成像元件和成像元件的制造方法 - Google Patents

成像元件和成像元件的制造方法 Download PDF

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film
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三桥生枝
羽根田雅希
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Abstract

根据本公开一个实施方案的成像元件设置有：配线层，其包括在一个方向上延伸的多个配线；第一阻挡膜，其层叠在所述配线层上并且具有在所述多个配线中的任一配线上方的第一端面；第一绝缘膜，其层叠在所述配线层和第一阻挡膜上；第一空隙，其设置在所述配线层和第一绝缘膜之间，并且设置在彼此相邻的所述多个配线之间；和第二空隙，其设置在第一端面被设置的所述配线的上方，并且设置在第一端面附近。

Description

成像元件和成像元件的制造方法
技术领域
本公开涉及例如一种在配线之间具有空隙的成像元件和成像元件的制造方法。
背景技术
随着在半导体装置中半导体集成电路元件变得更加小型化，连接各元件的配线之间以及元件内的配线之间的间隔变得更窄。在这种情况下，例如，专利文献1公开了一种半导体装置，其中通过在配线之间形成空隙(间隙)来减小配线之间的电容。
引文列表
专利文献
专利文献1：日本未审查专利申请公开第2008-193104号
发明内容
顺便提及的是，近年来，层叠型图像传感器变得越来越普遍，并且要求减小配线电容。
希望提供一种能够减小配线电容的成像元件和成像元件的制造方法。
根据本公开实施方案的成像元件包括：配线层，其包括在一个方向上延伸的多个配线；第一阻挡膜，其层叠在所述配线层上并且具有在所述多个配线中的任一配线上方的第一端面；第一绝缘膜，其层叠在所述配线层和第一阻挡膜上；第一空隙，其设置在所述配线层和第一绝缘膜之间，并且设置在彼此相邻的所述多个配线之间；和第二空隙，其设置在第一端面被设置的所述配线的上方，并且设置在第一端面附近。
根据本公开实施方案的成像元件的制造方法包括：形成配线层，所述配线层包括在一个方向上延伸的多个配线；在所述配线层上形成第一阻挡膜；在所述配线层的预定区域中，在第一阻挡膜中和彼此相邻的所述多个配线之间形成第一开口；和通过形成第一绝缘膜，在彼此相邻的多个配线之间形成第一空隙，并且在由第一阻挡膜的第一开口形成的第一端面附近形成第二空隙。
在根据本公开实施方案的成像元件和根据本公开实施方案的成像元件的制造方法中，在包括在一个方向上延伸的多个配线的配线层上形成在多个配线中的任一配线上方具有第一端面的第一阻挡膜。此外，形成覆盖配线层和第一阻挡膜的第一绝缘膜。在彼此相邻的配线之间设置第一空隙，并且在第一阻挡膜的第一端面被设置的配线的上方并且在第一端面附近设置第二空隙。这允许减小在一个方向上延伸的配线之间的电容。
附图说明
图1是根据本公开实施方案的配线结构在垂直方向上的截面构成的示例的示意图。
图2是图1所示的配线结构在水平方向上的截面构成的示例的示意图。
图3是图1所示的配线结构沿着图2所示的线II-II在垂直方向上的截面构成的示例的示意图。
图4A是图1所示的配线结构的制造过程的示例的示意性截面图。
图4B是图4A之后的制造过程的示例的示意性截面图。
图4C是图4B之后的制造过程的示例的示意性截面图。
图4D是图4C之后的制造过程的示例的示意性截面图。
图4E是图4D之后的制造过程的示例的示意性截面图。
图4F是图4E之后的制造过程的示例的示意性截面图。
图4G是图4F之后的制造过程的示例的示意性截面图。
图5是示出根据本公开实施方案的成像元件在垂直方向上的截面构成的示例的图。
图6是示出图5所示的成像元件的示意性构成的示例的图。
图7是图1所示的配线结构适用的图5所示的成像元件的图。
图8是示出图6所示的传感器像素和读出电路的示例的图。
图9是示出图6所示的传感器像素和读出电路的示例的图。
图10是示出图6所示的传感器像素和读出电路的示例的图。
图11是示出图6所示的传感器像素和读出电路的示例的图。
图12是示出多个读出电路和多个垂直信号线之间的连接模式的示例的图。
图13是示出图5所示的成像元件在水平方向上的截面构成的示例的图。
图14是示出图5所示的成像元件在水平方向上的截面构成的示例的图。
图15是示出图5所示的成像元件在水平面内的配线布局的示例的图。
图16是示出图5所示的成像元件在水平面内的配线布局的示例的图。
图17是示出图5所示的成像元件在水平面内的配线布局的示例的图。
图18是示出图5所示的成像元件在水平面内的配线布局的示例的图。
图19A是示出图5所示的成像元件的制造过程的示例的图。
图19B是示出图19A之后的制造过程的示例的图。
图19C是示出图19B之后的制造过程的示例的图。
图19D是示出图19C之后的制造过程的示例的图。
图19E是示出图19D之后的制造过程的示例的图。
图19F是示出图19E之后的制造过程的示例的图。
图19G是示出图19F之后的制造过程的示例的图。
图20是根据本公开变形例1的配线结构在垂直方向上的截面构成的示例的示意图。
图21是根据本公开变形例2的配线结构在垂直方向上的截面构成的示例的示意图。
图22A是根据本公开变形例2的配线结构的制造过程的示例的示意性截面图。
图22B是图22A之后的制造过程的示例的示意性截面图。
图22C是图22B之后的制造过程的示例的示意性截面图。
图22D是图22C之后的制造过程的示例的示意性截面图。
图22E是图22D之后的制造过程的示例的示意性截面图。
图23A是根据本公开变形例3的配线结构在垂直方向上的截面构成的示例的示意图。
图23B是根据本公开变形例3的配线结构在垂直方向上的截面构成的另一示例的示意图。
图24是空隙的形状的示意性说明图。
图25是根据本公开变形例3的配线结构在垂直方向上的截面构成的另一示例的示意图。
图26是根据本公开变形例3的配线结构在垂直方向上的截面构成的另一示例的示意图。
图27是根据本公开变形例4的配线结构在垂直方向上的截面构成的示例的示意图。
图28A是图27所示的配线结构的制造过程的示例的示意性截面图。
图28B是图28A之后的制造过程的示例的示意性截面图。
图28C是图28B之后的制造过程的示例的示意性截面图。
图28D是图28C之后的制造过程的示例的示意性截面图。
图28E是图28D之后的制造过程的示例的示意性截面图。
图29是根据本公开变形例4的配线结构在垂直方向上的截面构成的另一示例的示意图。
图30是根据本公开变形例4的配线结构在垂直方向上的截面构成的另一示例的示意图。
图31是根据本公开变形例4的配线结构在垂直方向上的截面构成的另一示例的示意图。
图32是根据本公开变形例4的配线结构在垂直方向上的截面构成的示例的示意图。
图33是根据本公开变形例4的配线结构在垂直方向上的截面构成的另一示例的示意图。
图34是根据本公开变形例5的配线结构在垂直方向上的截面构成的另一示例的示意图。
图35A是图34所示的配线结构的制造过程的示例的示意性截面图。
图35B是图35A之后的制造过程的示例的示意性截面图。
图35C是图35B之后的制造过程的示例的示意性截面图。
图35D是图35C之后的制造过程的示例的示意性截面图。
图35E是图35D之后的制造过程的示例的示意性截面图。
图35F是图35E之后的制造过程的示例的示意性截面图。
图35G是图35F之后的制造过程的示例的示意性截面图。
图35H是图35G之后的制造过程的示例的示意性截面图。
图35I是图35E之后的制造过程的示例的示意性截面图。
图36是示出根据本公开变形例6的成像元件在垂直方向上的截面构成的示例的图。
图37是示出根据本公开变形例7的成像元件在垂直方向上的截面构成的示例的图。
图38是示出根据本公开变形例8的成像元件在水平方向上的截面构成的示例的图。
图39是示出根据本公开变形例8的成像元件在水平方向上的截面构成的另一示例的图。
图40是示出根据本公开变形例9的成像元件在水平方向上的截面构成的示例的图。
图41是示出根据本公开变形例10的成像元件在水平方向上的截面构成的示例的图。
图42是示出根据本公开变形例11的成像元件在水平方向上的截面构成的示例的图。
图43是示出根据本公开变形例11的成像元件在水平方向上的截面构成的另一示例的图。
图44是示出根据本公开变形例11的成像元件在水平方向上的截面构成的另一示例的图。
图45是示出根据本公开变形例12的成像元件的电路构成的示例的图。
图46是示出根据本公开变形例13的其中图45中的成像元件层叠有三个基板的构成例的图。
图47是示出根据本公开变形例14的逻辑电路的形成的示例的图，其中设置有传感器像素的基板和设置有读出电路的基板分离。
图48是示出根据本公开变形例15的逻辑电路在第三基板中形成的示例的图。
图49是示出包括根据上述实施方案及其变形例中的任何一个的成像元件的成像系统的示意性构成的示例的图。
图50是示出图49的成像系统中的成像过程的示例的图。
图51是示出非层叠型固态成像元件和根据本公开的技术可适用的层叠型固态成像元件的构成例的概要的图。
图52是示出层叠型固态成像元件的第一构成例的截面图。
图53是示出层叠型固态成像元件的第二构成例的截面图。
图54是示出层叠型固态成像元件的第三构成例的截面图。
图55是示出根据本公开的技术可适用的层叠型固态成像元件的另一构成例的截面图。
图56是示出车辆控制系统的示意性构成的示例的框图。
图57是辅助说明车外信息检测单元和成像单元的安装位置的示例的图。
图58是示出内窥镜手术系统的示意性构成的示例的图。
图59是示出摄像头和相机控制单元(CCU)的功能构成的示例的框图。
具体实施方式
下面结合附图详细说明本公开的实施方案。以下说明仅仅是本公开的具体示例，并且本公开不限于以下方面。此外，本公开不限于附图中所示的各构成要素的配置、尺寸、尺寸比等。注意，将按以下顺序说明。
1.第一实施方案(在一个方向上延伸的彼此相邻的配线之间以及设置在配线上的阻挡膜的端面附近的各位置处具有空隙的配线结构的示例)
1-1.配线结构的构成
1-2.配线结构的制造方法
1-3.成像元件的构成
1-4.成像元件的制造方法
1-5.作用和效果
2.变形例
2-1.变形例1(配线结构的另一示例)
2-2.变形例2(配线结构的另一示例)
2-3.变形例3(配线结构的另一示例)
2-4.变形例4(配线结构的另一示例)
2-5.变形例5(配线结构的另一示例)
2-6、变形例6(使用平面型TG的示例)
2-7.变形例7(在面板外缘使用Cu-Cu接合的示例)
2-8.变形例8(在传感器像素和读出电路之间设置偏移的示例)
2-9.变形例9(设置有读出电路的硅基板具有岛状的示例)
2-10.变形例10(设置有读出电路的硅基板具有岛状的示例)
2-11.变形例11(FD由八个传感器像素共享的示例)
2-12.变形例12(列信号处理电路由一般的列ADC电路构成的示例)
2-13.变形例13(通过层叠七个基板来构成成像装置的示例)
2-14.变形例14(在第一基板和第二基板中设置逻辑电路的示例)
2-15.变形例15(在第七基板中设置逻辑电路的示例)
3.适用例
4.应用例
<1.第一实施方案>
图1示意性地示出了根据本公开实施方案的配线结构(配线结构100)在垂直方向上的截面构成的示例。图2示意性地示出了图1所示的配线结构100在水平方向上的截面构成的示例。图1对应于沿着图2所示的线I-I的截面。图3示意性地示出了图1所示的配线结构100例如沿着图2所示的线II-II的截面构成的示例。配线结构100例如具有多个配线层被层叠的多层配线结构，并且例如可适用于后述的成像元件1。
配线结构100包括具有在一个方向(例如，Y轴方向)上延伸的多个配线(例如，配线112X1～配线112X6)的配线层112以及在配线层112上按顺序层叠的阻挡膜121和绝缘膜123。阻挡膜121例如在配线层112上延伸，并且包括例如在配线112X2和配线112X5中的每一个上方的端面S121。绝缘膜123层叠在阻挡膜121的上方，并且设置为填充设置在相邻配线之间(例如，彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间以及彼此相邻的配线112X4和配线112X5之间)的开口H2。在本实施方案中，在上述开口H2的内部，在彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间以及彼此相邻的配线112X4和配线112X5之间的各个位置处设置空隙G1。此外，在形成阻挡膜121的端面S121的配线112X2和配线112X5上方的位置处以及端面S121附近设置空隙G2。多个配线112X1～配线112X6和配线层112分别对应于本公开的“第一配线”和“第一配线层”的具体示例。阻挡膜121对应于本公开的“第一阻挡膜”的具体示例，绝缘膜123对应于本公开的“第一绝缘膜”的具体示例。空隙G1对应于本公开的“第一空隙”的具体示例，空隙G2对应于本公开的“第二空隙”的具体示例。
(1-1.配线结构的构成)
例如，配线结构100具有在硅基板(未示出)等上按顺序层叠第一层110和第二层120的构成。
在第一层110中，多个配线(例如，配线112X1～配线112X6)埋入形成在绝缘膜111中。
绝缘膜111通过使用例如相对介电常数(k)为3.0以下的低介电常数材料(low-k材料)来形成。具体地，绝缘膜111的材料的例子包括有机高分子，例如含碳氧化硅(SiOC)、SiOCH、多孔二氧化硅、掺氟氧化硅(SiOF)、无机SOG、有机SOG和聚烯丙基醚。
配线层112包括例如在一个方向上延伸的多个配线，并且包括例如在Y轴方向上延伸的配线112X1～配线112X6。配线112X1～配线112X6例如以线(L)/空间(S)＝40nm～200nm/40nm～200nm平行地形成。配线112X1～配线112X6例如埋入形成在设置在绝缘膜111中的开口H1中。配线112X1～配线112X6由例如形成在开口H1的侧面和底面上的阻挡金属112A和填充开口H1的金属膜112B构成。阻挡金属112A的材料的例子包括Ti(钛)或Ta(钽)的单质，或者其氮化物、合金等。金属膜112B的材料的例子包括主要包含诸如Cu(铜)、W(钨)或Al(铝)等低电阻金属的金属材料。
第一层110在相邻配线之间的绝缘膜111中进一步设置有开口H2，具体地，例如，在配线112X2和配线112X3之间、在配线112X3和配线112X4之间以及在配线112V4和配线112X5之间。
在第二层120中，例如，阻挡膜121和多个绝缘膜(绝缘膜122～126)层叠，并且导电膜127埋入形成在最上层的绝缘膜126中。具体地，阻挡膜121、绝缘膜122、绝缘膜123、绝缘膜124、绝缘膜125和绝缘膜126从第一层110侧按顺序层叠。设置在配线112X2和配线112X3之间、配线112X3和配线112X4之间以及配线112V4和配线112X5之间的各个位置处的上述开口H2由构成第二层120的绝缘膜123封闭。这允许在配线112X2和配线112X3之间、配线112X3和配线112X4之间以及配线112V4和配线112X5之间的各个位置处形成降低彼此平行延伸的配线之间的电容的空隙G1。例如，如图2所示，空隙G1形成在配线112X2和配线112X3之间、配线112X3和配线112X4之间以及配线112V4和配线112X5之间的部分区域或全部位置处。这不是限制性的；除了配线112X2和配线112X3之间、配线112X3和配线112X4之间以及配线112V4和配线112X5之间的位置之外，如图2所示，还可以在与配线112X1～配线112X6一起在Y轴方向上延伸的其他配线之间形成空隙G1(空隙形成区域100X)。
例如，在使用铜(Cu)形成配线112X1～配线112X6的情况下，阻挡膜121用于防止铜的扩散和水分的浸入。阻挡膜121在除了配线层112的一部分以外的配线层112上延伸。具体地，除了开口H2以外，阻挡膜121被设置为覆盖绝缘膜111、埋入形成的配线112X1和配线112X6以及其间设置有开口H2的配线112X2和配线112X5中的每一个的一部分。换句话说，阻挡膜121形成在开口H2的外侧，并且具有在配线112X2和配线112X5中的每一个的上方的端面S121。因此，在配线112X2和配线112X5的每一个的上方形成包括配线112X2和配线112X5的每一个的上面以及阻挡膜121的端面S121和上面的台阶差。在用绝缘膜123覆盖台阶差时，在台阶差的附近，特别是在配线112X2和配线112X5上方以及端面S121附近，以自对准方式形成降低与其平行延伸的配线附近的电容的空隙G2。阻挡膜121使用例如氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy、碳化硅(SiC)、氮氧化硅(SiON、SiNO)、氮氧化铝(AlNO)、氮化铝(AlN)等形成。
以与阻挡膜121相同的方式，例如，在使用铜(Cu)形成配线112X1～配线112X6的情况下，绝缘膜122用于防止铜(Cu)的扩散和水分的浸入。绝缘膜122对应于本公开的“第二绝缘膜”的具体示例，设置在阻挡膜121上并且以延伸的方式形成以覆盖开口H2的侧面和底面。如上所述，绝缘膜122例如通过使用具有低台阶覆盖性的制造方法由防止铜(Cu)扩散和水分浸入的绝缘材料形成。具体地，绝缘膜122由例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON、SiNO)、SiCxNy等通过使用CVD法、借助例如旋涂机的涂布法形成。
绝缘膜123设置在绝缘膜122上，并且用于在开口H2内的配线之间(具体地，配线112X2和配线112X3之间、配线112X3和配线112X4之间以及配线112V4和配线112X5之间)以及在配线112X2和配线112X5的上方并且在阻挡膜121的端面S121附近的各个位置处形成空隙G1和G2。绝缘膜123使用例如低覆盖性的相对介电常数(k)为3.0以下的Low-k材料形成。具体地，绝缘膜123的材料的例子包括有机高分子，例如含碳氧化硅(SiOC)、SiOCH、多孔二氧化硅、掺氟氧化硅(SiOF)、无机SOG、有机SOG和聚烯丙基醚。
绝缘膜124对应于本公开的“第三绝缘膜”的具体示例。绝缘膜124设置在绝缘膜123上，并且用于填充绝缘膜123的空隙G1和G2G上方的凹凸，并且在空隙G1和G2G的上方形成平坦表面，在该平坦表面上可以使用诸如Cu-Cu接合等混杂接合来层叠器件，这将在后面详细说明。作为绝缘膜124的材料，优选使用例如抛光率高于绝缘膜123并且例如相对介电常数(k)为约4.0的材料。这种材料的示例包括氧化硅(SiOx)、含碳氧化硅(SiOC)、掺氟氧化硅(SiOF)和氮氧化硅(SiON)。注意，绝缘膜124可以是包含上述材料中的任何一种的单层膜，或者可以形成为包含两种以上材料的层叠膜。
绝缘膜125用于减少由在形成后述的导电膜127时产生的应力引起的翘曲。绝缘膜125通过例如CVD(化学气相沉积)法形成，并且可以使用例如相对介电常数(k)为7.0以上的氧化硅(SiOx)、氮化硅(SiNx)等形成。
绝缘膜126设置在绝缘膜125上，并且用于形成例如后述的成像元件1的第二基板20和第三基板30之间的接合面。作为绝缘膜126的材料，优选使用例如抛光率高于绝缘膜123并且例如相对介电常数(k)为约4.0的材料，以使得能够平坦化接合面。这种材料的示例包括氧化硅(SiOx)、SiOC、SiOF和SiON。注意，绝缘膜126可以是包含上述材料中的任何一种的单层膜，或者可以形成为包含两种以上材料的层叠膜。
导电膜127对应于本公开的“第一导电膜”。导电膜127例如是设置在包括在一个方向上延伸的配线112X1～配线112X6的配线层112的正上方的配线层，并且例如埋入形成在设置在绝缘膜126和绝缘膜125的一部分中的开口H3中，以形成与绝缘膜126相同的平面。导电膜127包括多个导电膜(例如，导电膜127X1和127X2)，并且导电膜127的至少一部分被设置为在一个方向上延伸，并且与配线112X1～配线112X6的至少一部分正对。作为示例，在图1中，导电膜127X1形成为例如在与其间具有空隙G1的配线112X2、配线112X3和配线112X4正对的位置处，例如以与配线112X2和配线112X3相同的方式在Y轴方向上延伸。在开口H3内设置贯通阻挡膜121～绝缘膜125以到达配线112X1的开口H4。导电膜127X1也埋入在开口H4内，并且电气连接到配线112X1。注意，如同图1和图3中所示的导电膜127X2(图2中未示出)那样，导电膜127可以形成在在配线之间未形成空隙G1的配线(例如，配线112X6)的上方。
导电膜127由形成在开口H3和开口H4的侧面和底面上的阻挡金属127A和填充开口H3和开口H4的金属膜127B构成。阻挡金属127A的材料的例子包括Ti(钛)或Ta(钽)的单质，或者其氮化物、合金等。金属膜127B的材料的例子包括主要包含诸如Cu(铜)、W(钨)或Al(铝)等低电阻金属的金属材料。
(1-2.配线结构的制造方法)
首先，将包括配线112X1～配线112X6的配线层112埋入形成在绝缘膜111中，然后通过例如CMP(化学机械抛光)法对其表面进行抛光以形成第一层110。随后，如图4A所示，在第一层110上，使用例如PVD(物理气相沉积)法或CVD(化学气相沉积)法形成具有10nm～50nm厚度的阻挡膜121。
接下来，如图4B所示，使用光刻技术在阻挡膜121上对在与配线121X2～配线112X5相对应的位置处具有开口的抗蚀剂膜131进行图案化。随后，如图4C所示，例如，对从抗蚀剂膜131露出的阻挡膜121、配线112X2～配线112X5的一部分以及绝缘膜111进行干法蚀刻，以形成开口H2。
注意，此时，优选将由开口H2形成的阻挡膜121的端面S121加工为不具有端面上部从开口H2向外倾斜的正锥形形状。具体地，例如，阻挡膜121的端面S121优选被加工为垂直于配线层112的表面。对于这样的加工条件，例如，在干法蚀刻中，在蚀刻期间产生的反应产物粘附到侧壁，从而倾向于形成锥形；因此，调节压力和工艺气体以促进反应产物的脱离。这允许将阻挡膜121的端面S121加工成期望的形状(垂直形状)，从而使得在形成后述的绝缘膜123时能够在阻挡膜121的端面S121附近形成空隙G2。
接下来，去除抗蚀剂膜131，然后，如图4D所示，使用例如CVD法，将覆盖阻挡膜121的顶部以及开口H2的侧面和底面的绝缘膜122形成为具有例如5nm～50nm的厚度。随后，如图4E所示，使用例如CVD法，形成包含例如SiOC或氮化硅并且具有例如100nm～500nm的膜厚度的绝缘膜123。这允许开口H2被封闭，并且允许在配线112X2和配线112X3之间、配线112X3和配线112X4之间、配线112X4和配线112V5之间以及在配线112X2和配线112X5的上方并且在阻挡膜121的端面S121附近的各个位置处形成空隙G1和G2。
接下来，如图4F所示，使用例如CVD法，在绝缘膜123上形成包含例如SiOx并且具有200nm～300nm的膜厚度的绝缘膜124。随后，如图4G所示，使用例如CMP法对绝缘膜124进行抛光，以使其表面平坦化。
接下来，使用例如CVD法，在绝缘膜124上形成具有例如50nm～500nm的厚度的绝缘膜125，然后使用CVD法，在绝缘膜125上形成厚度例如100nm～2μm的绝缘膜126。随后，例如，使用与开口H2类似的方法对绝缘膜126和绝缘膜125的一部分进行干法蚀刻以形成开口H3，然后在开口H3内形成贯通阻挡膜121～绝缘膜125以到达配线112X1的开口H4。然后，使用例如溅射在开口H3和开口H4的侧面和底面上形成阻挡金属127A，然后使用例如镀覆在开口H3和开口H4内形成金属膜127B。最后，对形成在绝缘膜126上的阻挡金属127A和金属膜127B进行抛光和去除，以形成其中绝缘膜126和导电膜127构成同一平面的平坦面。上述步骤允许完成图1所示的配线结构100。
(1-3.成像元件的构成)
图5示出了根据本公开实施方案的成像元件(成像元件1)在垂直方向上的截面构成的示例。图6示出了图5所示的成像元件1的示意性构成的示例。成像元件1是具有第一基板10、第二基板20和第三基板30层叠的三维结构的成像元件，其中第一基板10在半导体基板11中包括执行光电转换的传感器像素12，第二基板20在半导体基板21中包括输出基于从传感器像素12输出的电荷的图像信号的读出电路22，第三基板30在半导体基板31中包括处理像素信号的逻辑电路32。如图7所示，上述配线结构100适用于例如将要接合到第三基板30的第二基板20的接合面附近的配线结构。
如上所述，第一基板10在半导体基板11中包括执行光电转换的多个传感器像素12。多个传感器像素12以矩阵状设置在第一基板10中的像素区域13内。第二基板20在半导体基板21中包括输出基于从传感器像素12输出的电荷的像素信号的读出电路22，并且每四个传感器像素12设置一个读出电路。第二基板20包括在行方向上延伸的多个像素驱动线23和在列方向上延伸的多个垂直信号线24。第三基板30在半导体基板31中包括处理像素信号的逻辑电路32。逻辑电路32包括例如垂直驱动电路33、列信号处理电路34、水平驱动电路35和系统控制电路36。逻辑电路32(具体地，水平驱动电路35)将针对每个传感器像素12的输出电压Vout输出到外部。在逻辑电路32中，例如，包含诸如CoSi2和NiSi等使用自对准硅化物(Self Aligned Silicide)工艺形成的硅化物的低电阻区域可以形成在与源电极和漏电极接触的杂质扩散区域的表面上。在本实施方案中，半导体基板11对应于本公开的“第一半导体基板”的具体示例，并且第一基板10对应于本公开的“第一基板”的具体示例。半导体基板31对应于本公开的“第二半导体基板”的具体示例，并且第三基板30对应于本公开的“第二基板”的具体示例。注意，包括半导体基板21的第二基板20可以被视为包括在本公开的“第一基板”侧和“第二基板”侧中。
垂直驱动电路33例如以行为单位顺次选择多个传感器像素12。列信号处理电路34对从垂直驱动电路33选择的行中的各传感器像素12输出的像素信号执行例如相关双采样(CDS)处理。列信号处理电路34执行例如CDS处理，从而提取像素信号的信号电平，并且保持与各传感器像素12的接收光量相对应的像素数据。水平驱动电路35例如将保持在列信号处理电路34中的像素数据顺次输出到外部。系统控制电路36例如控制逻辑电路32内的各块(垂直驱动电路33、列信号处理电路34和水平驱动电路35)的驱动。
图8示出了传感器像素12和读出电路22的示例。在下文中，给出如图8所示的四个传感器像素12共享一个读出电路22的情况的说明。这里，“共享”是指四个传感器像素12的输出被输入到共用的读出电路22的。
各传感器像素12具有彼此共用的构成要素。在图8中，为了将传感器像素12的构成要素彼此区分，在各传感器像素12的构成要素的附图标记的末尾添加识别号(1、2、3和4)。在下文中，在需要将各传感器像素12的构成要素彼此区分开的情况下，在各传感器像素12的构成要素的附图标记的末尾添加识别号；然而，在不需要将各传感器像素12的构成要素彼此区分开的情况下，省略了各传感器像素12的构成要素的附图标记的末尾的识别号。
各传感器像素12包括例如光电二极管PD、电气连接到光电二极管PD的传输晶体管TR和临时保持经由传输晶体管TR从光电二极管PD输出的电荷的浮动扩散部FD。光电二极管PD执行光电转换以生成与接收的光量相对应的电荷。光电二极管PD的阴极电气连接到传输晶体管TR的源极，并且光电二极管PD的阳极电气连接到基准电位线(例如，接地)。传输晶体管TR的漏极电气连接到浮动扩散部FD，并且传输晶体管TR的栅极电气连接到像素驱动线23。传输晶体管TR例如是CMOS(互补金属氧化物半导体)晶体管。
共享一个读出电路22的各传感器像素12的浮动扩散部FD彼此电气连接，并且电气连接到共用读出电路22的输入端。读出电路22包括例如复位晶体管RST、选择晶体管SEL和放大晶体管AMP。注意，可以根据需要省略选择晶体管SEL。复位晶体管RST的源极(读出电路22的输入端)电气连接到浮动扩散部FD，并且复位晶体管RST的漏极电气连接到电源线VDD和放大晶体管AMP的漏极。复位晶体管RST的栅极电气连接到像素驱动线23。放大晶体管AMP的源极电气连接到选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电气连接到复位晶体管RST的源极。选择晶体管SEL的源极(读出电路22的输出端)电气连接到垂直信号线24，并且选择晶体管SEL的栅极电气连接到像素驱动线23。
当传输晶体管TR导通时，光电二极管PD的电荷被传输到浮动扩散部FD。例如，如图5所示，传输晶体管TR的栅极(传输栅TG)延伸以从半导体基板11的前面贯通p阱层42至到达PD 41的深度。复位晶体管RST将浮动扩散部FD的电位复位为预定电位。当复位晶体管RST导通时，浮动扩散部FD的电位被复位为电源线VDD的电位。选择晶体管SEL控制来自读出电路22的像素信号的输出时机。放大晶体管AMP生成具有与浮动扩散部FD中保持的电荷的水平相对应的电压的信号作为像素信号。放大晶体管AMP构成源极跟随器型放大器，并且输出具有与光电二极管PD产生的电荷的水平相对应的电压的像素信号。当选择晶体管SEL导通时，放大晶体管AMP放大浮动扩散部FD的电位，并且经由垂直信号线24输出对应于该电位的电压到列信号处理电路34。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是CMOS晶体管。
注意，如图9所示，选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电气连接到电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电气连接到放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电气连接到像素驱动线23。放大晶体管AMP的源极(读出电路22的输出端)电气连接到垂直信号线24，并且放大晶体管AMP的栅极电气连接到复位晶体管RST的源极。此外，如图10或图11所示，可以在复位晶体管RST的源极和放大晶体管AMP的栅极之间设置FD传输晶体管FDG。
当切换转换效率时使用FD传输晶体管FDG。通常，当在黑暗的地方拍摄时，像素信号较小。当基于Q＝CV执行电荷-电压转换时，浮动扩散部FD的较大容量(FD电容C)使得在转换为放大晶体管AMP处的电压时值V较小。另一方面，像素信号在明亮的地方变大；因此，除非FD电容C大，否则浮动扩散部FD不能接收光电二极管PD的电荷。此外，FD电容C需要大以允许值V在转换为放大晶体管AMP处的电压时不太大(换句话说，很小)。考虑到这些，当FD传输晶体管FDG导通时，FD传输晶体管FD的栅极电容增加，从而导致整个FD电容C变大。另一方面，当FD传输晶体管FDG断开时，整个FD电容C变小。以这种方式，执行FD传输晶体管FDG的导通/断开切换使得FD电容C可变，从而使得可以切换转换效率。
图12示出了多个读出电路22和多个垂直信号线24之间的连接模式的示例。在多个读出电路22在垂直信号线24的延伸方向(例如，列方向)上并排配置的情况下，每个读出电路22可以分配给多个垂直信号线24中的一个。例如，如图12所示，在四个读出电路22在垂直信号线24的延伸方向(例如，列方向)上并排配置的情况下，每个读出电路22可以分配给四个垂直信号线中的一个。注意，在图12中，为了区别各垂直信号线24，将识别号(1、2、3和4)添加到各垂直信号线24的附图标记的末尾。
接下来，参照图5说明成像元件1在垂直方向上的截面构成。如上所述，成像元件1具有第一基板10、第二基板20和第三基板30顺次层叠的构成，并且还包括在第一基板10的背面(光入射面)侧的滤色器40和光接收透镜50。例如，滤色器40和光接收透镜50分别针对每个传感器像素12设置一个。即，成像元件1是背面照射型成像元件。
第一基板10具有绝缘层46层叠在半导体基板11的前面(面11S1)上的构成。第一基板10包括作为层间绝缘膜51的一部分的绝缘层46。绝缘层46设置在半导体基板11和后述的半导体基板21之间。半导体基板11由硅基板构成。半导体基板11包括例如在前面的一部分中及其附近的p阱层42，并且包括在另一区域(比p阱层42深的区域)中的导电型不同于p阱层的PD 41。p阱层42由p型半导体区域构成。PD 41由与p阱层42不同导电型(具体地，n型)的半导体区域构成。半导体基板11在p阱层42内包括作为与p阱层42不同导电型(具体地，n型)的半导体区域的浮动扩散部FD。
第一基板10包括针对每个传感器像素12的光电二极管PD、传输晶体管TR和浮动扩散部FD。第一基板10具有在半导体基板11的面11S1侧(第二基板20侧，光入射面的相对侧)的一部分中设置传输晶体管TR和浮动扩散部FD的构成。第一基板10包括将各传感器像素12彼此分离的元件分离部43。元件分离部43形成为在半导体基板11的法线方向(垂直于半导体基板11的前面的方向)上延伸。元件分离部43设置在彼此相邻的两个传感器像素12之间。元件分离部43将相邻的传感器像素12彼此电气分离。元件分离部43例如由氧化硅构成。元件分离部43例如贯通半导体基板11。第一基板10还包括例如作为元件分离部43的侧面并且与光电二极管PD侧的表面接触的p阱层44。p阱层由与光电二极管PD不同导电型(具体地，p型)的半导体区域构成。第一基板10还包括例如与半导体基板11的背面(面11S2，另一表面)接触的固定电荷膜45。固定电荷膜45具有负的固定电荷，以抑制由于半导体基板11在光接收面侧的界面状态引起的暗电流的产生。固定电荷膜45例如由具有负的固定电荷的绝缘膜形成。这种绝缘膜的材料的例子包括氧化铪、氧化锆、氧化铝、氧化钛和氧化钽。由固定电荷膜45诱导的电场在半导体基板11的光接收面侧的界面处形成空穴累积层。该空穴累积层抑制来自界面的电子的产生。滤色器40设置在半导体基板11的背面侧。滤色器40被设置为例如与固定电荷膜45接触，并且经由固定电荷膜45设置在与传感器像素12相对的位置。光接收透镜50被设置为例如与滤色器40接触，并且经由滤色器40和固定电荷膜45设置在与传感器像素12相对的位置。
第二基板20具有绝缘层52层叠在半导体基板21上的构成。关于绝缘层52，第二基板20包括作为层间绝缘膜51的一部分的绝缘层52。绝缘层52设置在半导体基板21和半导体基板31之间。半导体基板21由硅基板构成。第二基板20包括针对每四个传感器像素12的一个读出电路22。第二基板20具有读出电路22设置在半导体基板21的前面侧(与第三基板30相对的面21S1，一个表面)的一部分中的构成。第二基板20贴合到第一基板10，其中半导体基板21的背面(面21S2)与半导体基板11的前面(面11S1)相对。即，第二基板20以面对背的方式贴合到第一基板10。第二基板20还包括在与半导体基板21相同的层内贯通半导体基板21的绝缘层53。第二基板20包括作为层间绝缘膜51的一部分的绝缘层53。绝缘层53被设置为覆盖后述的贯通配线54的侧面。
包括第一基板10和第二基板20的层叠体包括层间绝缘膜51和设置在层间绝缘膜51内的贯通配线54。该层叠体包括针对每个传感器像素12的一个贯通配线54。贯通配线54在半导体基板21的法线方向上延伸，并且被设置为贯通层间绝缘膜51之中的包括绝缘层53的位置。第一基板10和第二基板20通过贯通配线54彼此电气连接。具体地，贯通配线54电气连接到浮动扩散部FD和后述的连接配线55。
包括第一基板10和第二基板20的层叠体还包括设置在层间绝缘膜51内的贯通配线47和48(参照后述的图13)。该层叠体包括针对每个传感器像素12的一个贯通配线47和一个贯通配线48。贯通配线47和48中的每一个在半导体基板21的法线方向上延伸，并且被设置为贯通层间绝缘膜51之中的包括绝缘层53的位置。第一基板10和第二基板20通过贯通配线47和48彼此电气连接。具体地，贯通配线47电气连接到半导体基板11的p阱层42和第二基板20内的配线。贯通配线48电气连接到传输栅TG和像素驱动线23。
第二基板20包括例如在绝缘层52内的电气连接到读出电路22和半导体基板21的多个连接部59。第二基板20还包括例如在绝缘层52上的配线层56。配线层56包括例如绝缘层57以及设置在绝缘层57内的多个像素驱动线23和多个垂直信号线24。配线层56在绝缘层57内还包括例如多个连接配线55，针对每四个传感器像素12设置一个连接配线55。连接配线55将电气连接到共享读出电路22的四个传感器像素12中包括的浮动扩散部FD的各贯通配线54电气连接在一起。这里，贯通配线54和48的总数大于包括在第一基板10中的传感器像素12的总数，并且是包括在第一基板10中的传感器像素12的总数的两倍。此外，贯通配线54、48和47的总数大于包括在第一基板10中的传感器像素12的总数，并且是包括在第一基板10中的传感器像素12的总数的三倍。
配线层56还包括例如在绝缘层57内的多个焊盘电极58。各焊盘电极58例如由诸如Cu(铜)、W(钨)和Al(铝)等金属形成。各焊盘电极58露出于配线层56的表面。各焊盘电极58用于第二基板20和第三基板30之间的电气连接以及用于将第二基板和第三基板30贴合在一起。例如，针对每个像素驱动线23和每个垂直信号线24设置多个焊盘电极58中的一个。这里，例如，焊盘电极58的总数(或者焊盘电极58和焊盘电极64(后述)之间的接合的总数)小于包括在第一基板10中的传感器像素12的总数。
图7示意性地示出了适用于成像元件1的上述配线结构100的截面构成。在本实施方案中，例如，多个垂直信号线24与上述配线结构100中的配线112X3和配线112X4相对应，并且电源线VSS与上述配线结构100中的配线112X2和配线112X5相对应。尽管在图5中未示出，但是如图7所示，绝缘层57包括包含阻挡膜152的多个绝缘膜151～157。这些之中的绝缘膜154允许在彼此平行延伸的电源线VSS和垂直信号线24之间、多个垂直信号线24的配线之间、垂直信号线24的上方和阻挡膜152的端面附近的各个位置处形成空隙G1和G2。露出在配线层56的表面上的焊盘电极58对应于上述配线结构100中的导电膜127X1和导电膜127X2。
焊盘电极58的一部分(焊盘电极58X1)电气连接到接地线(配线112X1)。尽管未示出，但是接地线例如连接到半导体基板11的接地(GND)或p阱。这使得焊盘电极58X1能够用作垂直信号线24的层叠方向的屏蔽配线，从而使得能够减少垂直信号线24中的噪声的产生。
此外，用作屏蔽配线的焊盘电极58X1接合到后述的第三基板30侧的焊盘电极64X1。与屏蔽配线单独由焊盘电极58X1形成的情况相比，这使得屏蔽配线的阻抗能够降低。此外，以与垂直信号线24相同的方式，例如，用作屏蔽配线的焊盘电极58X1被设置为纵向横穿像素区域13，并且终止于像素区域13的区域端部之外的周缘附近。
例如，第三基板30具有层间绝缘膜61层叠在半导体基板31上的构成。注意，如后所述，第三基板30通过前面侧的表面贴合到第二基板20；因此，在说明第三基板30内的构成时，将要说明的上下关系与图中的上下方向相反。半导体基板31由硅基板构成。第三基板30具有逻辑电路32设置在半导体基板31的前面(面31S1)侧的一部分中的构成。第三基板30还包括例如在层间绝缘膜61上的配线层62。配线层62包括例如绝缘层63和设置在绝缘层63内的多个焊盘电极64(例如，焊盘电极64X1和焊盘电极64X2)。多个焊盘电极64电气连接到逻辑电路32。各焊盘电极64例如由Cu(铜)形成。各焊盘电极64露出于配线层62的表面。各焊盘电极64用于第二基板20和第三基板30之间的电气连接以及用于将第二基板20和第三基板30贴合在一起。此外，焊盘电极64不必是多个焊盘电极；即使是一个焊盘电极也能够电气连接到逻辑电路32。第二基板20和第三基板30通过焊盘电极58和64之间的接合而彼此电气连接。即，传输晶体管TR的栅极(传输栅TG)经由贯通配线54以及焊盘电极58和64电气连接到逻辑电路32。第三基板30贴合到第二基板20，其中半导体基板31的前面(面31S1)与半导体基板21的前面(面21S1)侧相对。即，第三基板30以面对面的方式贴合到第二基板20。
图13和图14分别示出了成像元件1在水平方向上的截面构成的示例。图13和图14的上侧图示出了沿着图1中的截面Sec1的截面构成的示例，并且图13和图14的下侧图示出了沿着图1中的截面Sec2的截面构成的示例。图13例示了其中2×2的四个传感器像素12的两组在第二方向H上并排配置的构成，图14例示了其中2×2的四个传感器像素12的四组在第一方向V和第二方向H上并排配置的构成。注意，在图13和图14的上侧的截面图中，示出半导体基板11的前面构成的示例的图叠加在示出沿着图1中的截面Sec1的截面构成的示例的图上，其中省略了绝缘层46。此外，在图13和图14的下侧的截面图中，示出半导体基板21的前面构成的示例的图叠加在示出沿着图1中的截面Sec2的截面构成的示例的图上。
如图13和图14所示，多个贯通配线54、多个贯通配线48和多个贯通配线47在第一基板10的面内的第一方向V(图13中的上下方向，图14中的左右方向)以带状并排配置。注意，图13和图14例示了多个贯通配线54、多个贯通配线48和多个贯通配线48在第一方向V上并排配置成两行的情况。第一方向V平行于以矩阵状配置的多个传感器像素12的两个排列方向(例如，行方向和列方向)之中的一个排列方向。在共享读出电路22的四个传感器像素12中，四个浮动扩散部FD例如经由元件分离部43彼此靠近地配置。在共享读出电路22的四个传感器像素12中，四个传输栅TG被配置为围绕四个浮动扩散部FD，并且四个传输栅TG例如形成圆环形状。
绝缘层53由在第一方向V上延伸的多个块构成。半导体基板21在第一方向V上延伸，并且由在与第一方向V正交的第二方向H上经由绝缘层53并排配置的多个岛状块21A构成。各块21A设置有例如多组的复位晶体管RST、放大晶体管AMP和选择晶体管SEL。由四个传感器像素12共享的一个读出电路22例如由在面对四个传感器像素12的区域中的复位晶体管RST、放大晶体管AMP和选择晶体管SEL构成。由四个传感器像素12共享的一个读出电路22例如由绝缘层53的左邻的块21A内的放大晶体管AMP以及绝缘层53的右邻的块21A内的复位晶体管RST和选择晶体管SEL构成。
图15、图16、图17和图18分别示出了在成像元件1的水平面内的配线布局的示例。图15～图18中的每一个例示了由四个传感器像素12共享的一个读出电路22设置在面对四个传感器像素12的区域内的情况。图15～图18所示的配线例如设置在配线层56中彼此不同的层内。
例如，如图15所示，彼此相邻的四个贯通配线54电气连接到连接配线55。例如，如图15所示，彼此相邻的四个贯通配线54例如经由连接配线55和连接部59进一步电气连接到包括在绝缘层53的左邻的块21A内的放大晶体管AMP的栅极和包括在绝缘膜53的右邻的块21A内的复位晶体管RST的栅极。
例如，如图16所示，电源线VDD配置在面对在第二方向H上并排配置的各读出电路22的位置处。例如，如图16所示，电源线VDD经由连接部59电气连接到在第二方向H上并排配置的各读出电路22的放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，如图16所示，两个像素驱动线23配置在面对在第二方向H上并排配置的读出电路22的位置处。例如，如图16所示，一个像素驱动线23(第二控制线)是电气连接到在第二方向H上并排配置的各读出电路22的复位晶体管RST的栅极的配线RSTG。例如，如图16所示，另一个像素驱动线23(第三控制线)是电气连接到在第二方向H上并排配置的各读出电路22的选择晶体管SEL的栅极的配线SELG。例如，如图16所示，在各读出电路22中，放大晶体管AMP的源极和选择晶体管SEL的漏极经由配线25彼此电气连接。
例如，如图17所示，两个电源线VSS配置在面对在第二方向H上并排配置的各读出电路22的位置处。例如，如图17所示，各电源线VSS在面对在第二方向H上并排配置的各传感器像素12的位置处电气连接到多个贯通配线47。例如，如图17所示，四个像素驱动线23配置在面对在第二方向H上并排配置的各读出电路22的位置处。例如，如图17所示，四个像素驱动线23中的每个是电气连接到与在第二方向H上并排配置的各读出电路22相对应的四个传感器像素12之中的一个传感器像素12的贯通配线48的配线TRG。即，四个像素驱动线23(第一控制线)各自电气连接到在第二方向H上并排配置的各传感器像素12的传输晶体管TR的栅极(传输栅TG)。在图17中，为了将各配线TRG彼此区分将识别符(1、2、3和4)添加到各配线TRG的末尾。
例如，如图18所示，垂直信号线24配置在面对在第一方向V上并排配置的各读出电路22的位置处。例如，如图18所示，垂直信号线24(输出线)电气连接到在第一方向V上并排配置的各读出电路22的输出端(放大晶体管AMP的源极)。
(1-4.成像元件的制造方法)
接下来，对成像元件1的制造方法进行说明。图19A～图19G分别示出了成像元件1的制造过程的示例。
首先，在半导体基板11上形成p阱层42、元件隔离部43和p阱层44。接下来，在半导体基板11中形成光电二极管PD、传输晶体管TR和浮动扩散部FD(图19A)。这允许在半导体基板11中形成传感器像素12。此时，优选不使用通过自对准硅化物工艺形成的诸如CoSi2或NiSi等低耐热性的材料作为用于传感器像素12的电极材料。相反，优选使用高耐热性的材料作为用于传感器像素12的电极材料。具有高耐热性的材料的例子包括多晶硅。然后，在半导体基板11上形成绝缘层46(图19A)。以这种方式，形成第一基板10。
接下来，将半导体基板21贴合在第一基板10(绝缘层46B)上(图19B)，此时，根据需要使半导体基板21薄型化。在这种情况下，半导体基板21的厚度被设定为形成读出电路22所需的膜厚度。半导体基板21的厚度通常为约几百nm。然而，取决于读出电路22的构思，FD(完全耗尽)型是可能的；在这种情况下，可以采用从几nm到几μm的范围作为半导体基板21的厚度。
接下来，在与半导体基板21相同的层内形成绝缘层53(图19C)。例如，在与浮动扩散部FD相对的位置处形成绝缘层53。例如，在半导体基板21中形成贯通半导体基板21的狭缝(开口21H)，以将半导体基板21分成多个块21A。其后，绝缘层53形成为埋入在该狭缝中。其后，在半导体基板21的各块21A中形成包括放大晶体管AMP等的读出电路22(图19C)。此时，在将高耐热性的金属材料用作传感器像素12的电极材料的情况下，可以通过热氧化形成读出电路22的栅极绝缘膜。
接下来，在半导体基板21上形成绝缘层52。以这种方式，形成包括绝缘层46、52和53的层间绝缘膜51。随后，在层间绝缘膜51中形成通孔51A和51B(图19D)。具体地，贯通绝缘层52的通孔51B形成在绝缘层52中的与读出电路22相对的位置处。另外，贯通层间绝缘膜51的通孔51A形成在层间绝缘膜51中的与浮动扩散部FD相对的位置处(即，与绝缘层53相对的位置)。
接下来，将导电材料埋入通孔51A和51B中，以在通孔51A中形成贯通配线54和在通孔51B中形成连接部59(图19E)。此外，在绝缘层52上形成将贯通配线54和连接部59彼此电气连接的连接配线55(图19E)。其后，在绝缘层52上形成配线层56(图19F)。以这种方式，形成第二基板20。
接下来，将第二基板20以半导体基板21的前面与半导体基板31的前面侧相对的方式贴合到其中形成有逻辑电路32和配线层62的第三基板30(图19G)。此时，第二基板20的焊盘电极58和第三基板30的焊盘电极64彼此接合，从而将第二基板20和第三基板30彼此电气连接。以这种方式，制造成像元件1。
(1-5.作用和效果)
在本实施方案的配线结构100和适用了配线结构100的成像元件1中，空隙G1和G2设置在在一个方向(例如，Y轴方向)上延伸的多个配线之间的位置和配线的一部分的附近。例如，在填充有绝缘膜123的在Y轴方向上延伸的配线112X1～配线112X6之中，在彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间以及彼此相邻的配线112X4和配线112X5之间形成空隙G1。在包括配线112X1～配线112X6的配线层112上延伸的阻挡膜121的形成在配线112X2和配线112X5的上方的端面S121附近形成空隙G2。这允许减小在一个方向上延伸的配线之间的电容。以下将对此进行说明。
如上所述，近年来，随着在半导体装置中半导体集成电路元件变得更加小型化，连接各元件的配线之间以及元件内的配线之间的间隔变得更窄，从而导致配线之间的电容(寄生电容)趋于增加。配线之间增加的电容导致配线信号延迟，从而导致器件的操作速度降低，这是一个问题。因此，在一般的半导体装置中，Low-k材料用于在层叠方向上使配线彼此电气绝缘，并且在彼此平行延伸的配线之间设置空隙，从而实现配线之间寄生电容的减小。
在如上所述的半导体装置中，在形成过孔以将其间形成有空隙的配线连接到上层配线的情况下，存在如下限制，即，在形成有过孔的配线的旁边不形成空隙，以防止由于空隙而引起的意外短路的发生。因此，存在不能充分减小整个配线层的电容的问题。
此外，在使用铜(Cu)形成配线的情况下，通常在Cu配线上层叠具有高的相对介电常数(k)值的阻挡膜。因此，存在没有形成空隙的配线部分导致层叠方向上的电容更高的问题。
相对而言，在本实施方案中，例如，具有低台阶覆盖性的膜形成方法被用于在由开口H2露出并且在Y轴方向上延伸的多个配线之间(例如，彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间以及彼此相邻的配线112X4和配线112X5之间)以及在其周围的绝缘膜(例如，绝缘膜122)上形成绝缘膜123。例如，这允许在彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间、彼此相邻的配线112X4和配线112X5之间以及在配线层112上延伸的阻挡膜121的形成在配线112X2和配线112X5的上方的端面S121附近的各个位置处形成空隙G1和G2。与仅在配线之间形成空隙的情况相比，这允许减小配线之间和配线附近的电容。
如上所述，本实施方案的配线结构100可以减小整个结构的配线电容。此外，对于本实施方案的配线结构100适用的成像元件1，例如，可以减小纵向横穿像素区域13的多个垂直信号线24的配线之间和配线附近的配线电容。
此外，在本实施方案中，形成在阻挡膜121上以覆盖在开口H2内露出的阻挡膜121的端面S121、在Y轴方向上延伸的配线112X2、配线112X3、配线112X4和配线112X5的上面和侧面以及开口H2的底面的绝缘膜122使用具有低台阶覆盖性的膜形成方法来形成。这导致绝缘膜123的台阶覆盖性劣化，从而使得能够加速开口H2的封闭性。因此，可以形成较大的空隙G1和G2。
在下文中，说明变形例1～15。注意，在以下的说明中，与上述实施方案相同的构成部分由相同的附图标记示出，并且适当地省略其说明。
<2.变形例>
(2-1.变形例1)
图20示意性地示出了根据本公开变形例(变形例1)的配线结构(配线结构100A)在垂直方向上的截面构成的示例。本变形例的配线结构100A与上述实施方案的不同之处在于，阻挡膜121形成为具有例如50nm～150nm的厚度。
如上所述，形成具有大厚度的阻挡膜121允许包括配线112X2或112X5的上面以及阻挡膜121的端面S121和上面的台阶差更大，从而可以将形成在配线112X2和配线112X5的上方并且在端面S121附近的空隙G2形成得更大。因此，与上述实施方案的配线结构100相比，本变形例的配线结构100A可以进一步减小配线之间和配线附近的配线电容。
(2-2.变形例2)
图21示意性地示出了根据本公开变形例(变形例2)的配线结构(配线结构100B)在垂直方向上的截面构成的示例。本变形例的配线结构100B与上述变形例1的不同之处在于，阻挡膜121的端面S121具有所谓的倒锥形形状，其中下面侧(配线侧)的端部比上面侧的端部缩回到开口H2的外侧。
图22A～图22E分别示出了图21所示的配线结构100B的制造过程的示例。
首先，以与上述实施方案相同的方式形成直到第一层110的部件，然后，如图22A所示，在第一层110上，使用例如PVD法或CVD法形成具有例如50nm～150nm厚度的阻挡膜121。接下来，如图22B所示，使用光刻技术在阻挡膜121上对在与配线121X2～配线112X5相对应的位置处具有开口的抗蚀剂膜131进行图案化。
随后，如图22C所示，例如，对从抗蚀剂膜131露出的阻挡膜121、配线112X2～配线112X5的一部分以及绝缘膜111进行干法蚀刻，以形成开口H2。此时，通过设计工艺，例如，根据蚀刻期间的压力或添加氧气(O2)气体作为工艺气体等，将阻挡膜121的端面S121加工成如图22C所示的倒锥形形状。
接下来，在去除抗蚀剂膜131之后，如图22D所示，使用例如CVD法，将覆盖阻挡膜121的顶部以及开口H2的侧面和底面的绝缘膜122形成为具有例如5nm～50nm的厚度。随后，如图22E所示，使用例如CVD法，形成包含例如SiOC或氮化硅并且具有例如100nm～500nm的膜厚度的绝缘膜123。这允许开口H2被封闭，并且允许在配线112X2和配线112X3之间、配线112X3和配线112X4之间、配线112X4和配线112V5之间以及在配线112X2和配线112X5的上方并且在阻挡膜121的端面S121附近的各个位置处形成空隙G1和G2。
之后，以与上述实施方案相同的方式顺次形成绝缘膜124、125和126以及导电膜127。上述步骤允许完成图21所示的配线结构100B。
如上所述，在本变形例中，例如，形成在配线112X2和配线112X5的上方的阻挡膜121的端面S121形成为具有倒锥形形状。因此，例如，当使用诸如CVD法等具有低台阶覆盖性的膜形成方法形成绝缘膜123时，绝缘膜123不能跟随阻挡膜121的端面S121。这进一步加速了开口H2的封闭性，从而使得能够形成更大的空隙G1和G2。
(2-3.变形例3)
图23A示意性地示出了根据本公开变形例(变形例3)的配线结构(配线结构100C)在垂直方向上的截面构成的示例。图23B示意性地示出了根据本公开变形例3的配线结构(配线结构100D)在垂直方向上的截面构成的另一示例。空隙G1和G2的形状也可以例如通过改变绝缘膜122和123的材料来控制。
例如，在使用通常被认为在台阶覆盖性方面优异的磷硅酸盐玻璃(PSG)作为绝缘膜123的材料的情况下，空隙G1和G2各自具有如图23A所示的带着圆形的形状。另一方面，当如同上述实施方案中那样使用具有低台阶覆盖性的氮化硅或SiOC时，实际的空隙G1和G2各自具有如图23B所示的形状。
例如，如图24所示，配线结构100D的开口H2的底面和空隙G1之间的距离h1比配线结构100C的更窄，并且配线结构100D的空隙G1的封闭部的高度h2和空隙G1的宽度W比配线结构100C的更长(更宽)。
除此之外，例如，当在含碳氧化硅(SiOC)的膜形成时的O2气体的流量增加并且OMCTS气体和O2气体之间的流量比从约20：1改变到约3：1(改变为接近于氧化膜的组成)以形成绝缘膜123的情况下，例如，如同图25所示的配线结构100F那样，空隙G1的面对开口H2的底面的下部形状变为平的。此外，在使用诸如SiH4气体等富Si氧化膜形成绝缘膜123的情况下，如同图26所示的配线结构100G那样，空隙G1在绝缘膜122的台阶覆盖性的影响下形成为像葫芦的形状。
(2-4.变形例4)
图27示意性地示出了根据本公开变形例(变形例4)的配线结构(配线结构100G)在垂直方向上的截面构成的示例。本变形例的配线结构100G与实施方案的不同之处在于，阻挡膜121和阻挡膜128层叠在配线层112上，并且空隙G3进一步形成在阻挡膜128的端面S128附近。阻挡膜128对应于本公开的“第二阻挡膜”的具体示例。
例如，在使用铜(Cu)形成配线112X1～配线112X6的情况下，阻挡膜128以与阻挡膜121相同的方式用于防止铜(Cu)的扩散和水分的浸入。阻挡膜128在除了阻挡膜121的一部分以外的阻挡膜121上延伸。具体地，阻挡膜128在阻挡膜121上延伸，并且例如在阻挡膜121的端面S121的外侧具有端面S128。阻挡膜128的材料的例子包括氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy、碳化硅(SiC)、氮氧化硅(SiON、SiNO)、氮氧化铝(AlNO)和氮化铝(AlN)，并且选择具有不同于阻挡膜121的蚀刻速率的材料。
图28A～图28E分别示出了图27所示的配线结构100G的制造过程的示例。
首先，以与上述实施方案相同的方式形成直到第一层110的部件，然后，如图28A所示，在第一层110上，使用例如PVD法或CVD法形成具有例如50nm～150nm厚度的阻挡膜121。接下来，在阻挡膜121上，使用例如PVD法或CVD法形成具有例如100nm～200nm厚度的阻挡膜128。此外，例如，形成具有例如50nm～100nm厚度的氮化硅膜作为保护膜132。注意，在本变形例中，阻挡膜121可以使用钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)等形成。随后，如图28B所示，使用光刻技术在保护膜132上对在与配线121X2～配线112X5相对应的位置处具有开口的抗蚀剂膜131进行图案化。
接下来，如图28C所示，例如，对从抗蚀剂膜131露出的保护膜132和阻挡膜128进行干法蚀刻，以形成开口H2’，然后去除抗蚀剂膜131。随后，如图28D所示，使通过例如干法蚀刻或湿法蚀刻露出的阻挡膜128的端面S128缩回例如约30nm～约50nm。阻挡膜128可以通过例如使用氟系气体的干法蚀刻进行各向同性蚀刻。
接下来，如图28E所示，例如，对阻挡膜121、配线112X2～配线112X5的一部分以及绝缘膜111进行干法蚀刻，以形成开口H2。此时，保护膜132也与阻挡膜121等一起被蚀刻，并且被去除。
之后，以与实施方案等相同的方式，使用例如CVD法，形成覆盖阻挡膜121和128的上面以及开口H2的侧面和底面的绝缘膜122，然后，使用例如CVD法，形成包含例如SiOC或氮化硅并且具有例如100nm～500nm的膜厚度的绝缘膜123。这允许开口H2被封闭，并且允许在配线112X2和配线112X3之间、配线112X3和配线112X4之间、配线112X4和配线112V5之间、在配线112X2和配线112X5的上方并且在阻挡膜121的端面S121附近以及在阻挡膜128的端面S128附近的各个位置处形成空隙G1、G2和G3。
以这种方式，在本变形例中，例如，阻挡膜包括层叠膜(阻挡膜121和128)，并且阻挡膜121和阻挡膜128进一步设置有台阶差。因此，例如，当使用诸如CVD法等具有低台阶覆盖性的膜形成方法形成绝缘膜123时，绝缘膜123不能跟随阻挡膜121和阻挡膜128的台阶差，从而允许在阻挡膜121的端面S121和阻挡膜128的端面S128附近的各个位置处形成空隙G2和G3。因此，与上述实施方案的配线结构100相比，本变形例的配线结构100G可以进一步减小配线之间和配线附近的配线电容。
此外，图27例示了在阻挡膜121的端面S121和阻挡膜128的端面S128附近的各个位置处形成彼此独立的空隙G2和G3。然而，例如，空隙G2和G3可以如同图29所示的配线结构10H那样合体。此外，如同图30所示的配线结构10I那样，例如，阻挡膜28的端面S128可以具有上述的变形例2中所述的倒锥形形状。可选择地，如同图31所示的配线结构10J那样，阻挡膜121的端面S121和阻挡膜128的端面S128都可以具有倒锥形形状。这使得能够形成更大的空隙G2和G3。
此外，如同图32所示的配线结构10K那样，例如，阻挡膜121可以比阻挡膜128更为缩回。此外，本变形例例示了通过层叠阻挡膜121和阻挡膜128而设置的台阶差。然而，如同图33所示的配线结构10L那样，例如，可以使用阻挡膜121的单层在端面S121上设置台阶差。
(2-5.变形例5)
图34示意性地示出了根据本公开变形例(变形例5)的配线结构(配线结构100M)在垂直方向上的截面构成的示例。上述实施方案和变形例1～4例示了使用绝缘材料形成阻挡膜121，但这不是限制性的。例如，对于在Y轴方向上延伸的多个配线中的每一个，可以使用金属材料来形成阻挡膜121。
图35A～图35I分别示出了图34所示的配线结构100M的制造过程的示例。
首先，在绝缘膜111中形成上部膨胀的开口H5。对于开口H5，例如，形成具有均匀宽度的开口H1，然后，例如，通过使用氧气(O2)气体的蚀刻，可以使各个开口H1的上部膨胀，如图35A所示。随后，例如，如图35B所示，在开口H5的侧面和底面上形成阻挡金属112A，然后形成金属膜112B。之后，使用例如CMP法对其表面进行抛光，以形成埋入形成在绝缘膜111中的配线层112。
接下来，如图35C所示，例如，使用湿法蚀刻，使金属膜112B缩回约10nm～约50nm。随后，如图35D所示，在配线层112上，使用例如CVD法形成具有例如10nm～50nm厚度的阻挡膜121。这里，阻挡膜121的材料的例子包括诸如钽(Ta)、氮化钽(TaN)、钛(Ti)和氮化钛(TiN)等金属材料。
接下来，如图35E所示，例如，使用CMP法去除设置在绝缘膜111上的阻挡膜121，以使其表面平坦化。随后，如图35F所示，使用光刻技术对在与配线121X2～配线112X5相对应的位置处具有开口的抗蚀剂膜131进行图案化。随后，如图35F和图35G所示，通过例如干法蚀刻或湿法蚀刻，对从抗蚀剂膜131露出的阻挡膜121和绝缘膜111顺次进行加工，以形成开口H2。
接下来，在去除抗蚀剂膜131之后，如图35H所示，使用例如CVD法，将覆盖阻挡膜121的顶部以及开口H2的侧面和底面的绝缘膜122形成为具有例如5nm～50nm的厚度。随后，如图35I所示，使用例如CVD法，形成包含例如SiOC或氮化硅并且具有例如100nm～500nm的膜厚度的绝缘膜123。这允许开口H2被封闭，并且允许在配线112X2和配线112X3之间、配线112X3和配线112X4之间、配线112X4和配线112V5之间以及在配线112X2和配线112X5的上方并且在阻挡膜121的端面S121附近的各个位置处形成空隙G1和G2。
之后，以与上述实施方案相同的方式顺次形成绝缘膜124、125和126以及导电膜127。上述步骤允许完成图34所示的配线结构100M。
如上所述，在使用金属材料形成阻挡膜121的情况下，例如，在Y轴方向上延伸的多个配线之间(例如，彼此相邻的配线112X2和配线112X3之间、彼此相邻的配线112X3和配线112X4之间以及彼此相邻的配线112X4和配线112X5之间)以及形成在配线112X2和配线112X5的上方的阻挡膜121的端面附近的各个位置处，也可以形成空隙G1和G2。这使得可以实现与上述实施方案类似的效果。
此外，在本变形例中，也可以通过调节阻挡膜121的厚度或改变其端部的形状来控制空隙G2的尺寸。
(2-6.变形例6)
图36示出了根据上述实施方案的变形例(变形例6)的成像元件(成像元件1)在垂直方向上的截面构成的示例。在本变形例中，传输晶体管TR包括平面型的传输栅TG。因此，传输栅TG不贯通p阱层42，并且仅形成在半导体基板11的前面上。即使在平面型的传输栅TG用于传输晶体管TR的情况下，成像元件1也具有与上述实施方案类似的效果。
(2-7.变形例7)
图37示出了根据上述实施方案的变形例(变形例7)的成像元件(成像元件1)在垂直方向上的截面构成的示例。在本变形例中，第二基板20和第三基板30之间的电气连接在面对第一基板10中的周边区域14的区域中进行。周边区域14对应于第一基板10的框架区域，并且设置在像素区域13的周围。在本变形例中，第二基板20在面对周边区域14的区域中包括多个焊盘电极58，并且第三基板30在面对周边区域14的区域中包括多个焊盘电极64。第二基板20和第三基板30通过设置在面对周边区域14的区域中的焊盘电极58和64之间的接合而彼此电气连接。
以这种方式，在本变形例中，第二基板20和第三基板30通过设置在面对周边区域14的区域中的焊盘电极58和64之间的接合而彼此电气连接。与焊盘电极58和64在面对像素区域13的区域中彼此接合的情况相比，这使得可以降低妨碍每像素的面积小型化的可能性。因此，除了上述实施方案的效果之外，还可以提供具有三层结构的成像元件1，其在具有与现有芯片尺寸同等芯片尺寸的同时不妨碍每像素面积的小型化。
(2-8.变形例8)
图38示出了根据上述实施方案的变形例(变形例8)的成像元件(成像元件1)在垂直方向上的截面构成的示例。图39示出了根据上述实施方案的变形例(变形例8)的成像元件(成像元件1)在垂直方向上的截面构成的另一示例。图38和图39的上侧图是沿着图1中的截面Sec1的截面构成的变形例，并且图38的下侧图是沿着图1中的截面Sec2的截面构成的变形例。注意，在图38和39的上侧的截面图中，示出图1中的半导体基板11的前面构成的变形例的图叠加在示出沿着图1中的截面Sec1的截面构成的变形例的图上，其中省略了绝缘层46。此外，在图38和39的下侧的截面图中，示出半导体基板21的前面构成的变形例的图叠加在示出沿着图1中的截面Sec2的截面构成的变形例的图上。
如图38和图39所示，多个贯通配线54、多个贯通配线48和多个贯通配线47(图中以矩阵状配置的多个点)在第一基板10的面内的第一方向V(图38和图39中的左右方向)以带状并排配置。注意，图38和图39例示了多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V上并排配置成两行的情况。在共享读出电路22的四个传感器像素12中，四个浮动扩散部FD例如经由元件分离部43彼此靠近地配置。在共享读出电路22的四个传感器像素12中，四个传输栅TG(TG1、TG2、TG3和TG4)被配置为围绕四个浮动扩散部FD，并且四个传输栅TG例如形成圆环形状。
绝缘层53由在第一方向V上延伸的多个块构成。半导体基板21在第一方向V上延伸，并且由在与第一方向V正交的第二方向H上经由绝缘层53并排配置的多个岛状块21A构成。各块21A包括例如复位晶体管RST、放大晶体管AMP和选择晶体管SEL。例如，由四个传感器像素12共享的一个读出电路22没有与四个传感器像素12正对地配置，而是在第二方向H上偏移地配置。
在图38中，由四个传感器像素12共享的一个读出电路22在第二基板20中的面对四个传感器像素12的区域在第二方向H上偏移的区域内由复位晶体管RST、放大晶体管AMP和选择晶体管SEL构成。由四个传感器像素12共享的一个读出电路22由例如在一个块21A内的放大晶体管AMP、复位晶体管RST和选择晶体管SEL构成。
在图39中，由四个传感器像素12共享的一个读出电路22在第二基板20中的面对四个传感器像素12的区域在第二方向H上偏移的区域内由复位晶体管RST、放大晶体管AMP、选择晶体管SEL和FD传输晶体管FDG构成。由四个传感器像素12共享的一个读出电路22由例如在一个块21A内的放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD传输晶体管FDG构成。
在本变形例中，例如，由四个传感器像素12共享的一个读出电路22没有与四个传感器像素12正对地配置，而是从与四个传感器像素12正对的位置在第二方向H上偏移地配置。在这种情况下，可以缩短配线25，或者可以省略配线25，并且可以使用共用的杂质区域来构成放大晶体管AMP的源极和选择晶体管SEL的漏极。结果，可以减小读出电路22的尺寸或者增大读出电路22内的其他位置的尺寸。
(2-9.变形例9)
图40示出了根据上述实施方案的变形例(变形例9)的成像元件(成像元件1)在水平方向上的截面构成的示例。图40示出了图15中的截面构成的变形例。
在本变形例中，半导体基板21由经由绝缘层53在第一方向V和第二方向H上并排配置的多个岛状块21A构成。各块21A包括例如一组的复位晶体管RST、放大晶体管AMP和选择晶体管SEL。在这种情况下，可以使绝缘层53抑制彼此相邻的读出电路22之间的串扰，从而可以抑制由于再生图像上的分辨率的降低和混色引起的画质的劣化。
(2-10.变形例10)
图41示出了根据上述实施方案的变形例(变形例10)的成像元件(成像元件1)在水平方向上的截面构成的示例。图41示出了图40中的截面构成的变形例。
在本变形例中，例如，由四个传感器像素12共享的一个读出电路22没有与四个传感器图像12正对地配置，而是在第一方向V上偏移地配置。在本变形例中，以与变形例9相同的方式，半导体基板21进一步地由经由绝缘层53在第一方向V和第二方向H上并排配置的多个岛状块21A构成。各块21A包括例如一组的复位晶体管RST、放大晶体管AMP和选择晶体管SEL。在本变形例中，多个贯通配线47和多个贯通配线54也进一步地在第二方向H上配置。具体地，多个贯通配线47设置在共享某个读出电路22的四个贯通配线54和共享与这个读出电路22在第二方向H上相邻的其他读出电路的四个贯通配线54之间。在这种情况下，可以使绝缘层53和贯通配线47抑制彼此相邻的读出电路22之间的串扰，从而可以抑制由于再生图像上的分辨率的降低和混色引起的画质的劣化。
(2-11.变形例11)
图42示出了根据上述实施方案的变形例(变形例11)的成像元件(成像元件11)在水平方向上的截面构成的示例。图42示出了图13中的截面构成的变形例。
在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且包括由每四个传感器像素12共享的浮动扩散部FD。因此，在本变形例中，针对每四个传感器像素12设置一个贯通配线54。
在矩阵状配置的多个传感器像素12中，为了方便起见，将对应于通过将与共享一个浮动扩散部FD的四个传感器像素12相对应的单位区域在第一方向V上偏移一个传感器像素12而获得的区域的四个传感器像素12称为四个传感器像素12A。此时，在本变形例中，第一基板10包括由每四个传感器像素12A共享的贯通配线47。因此，在本变形例中，针对每四个传感器像素12A设置一个贯通配线47。
在本变形例中，第一基板10包括针对各传感器像素12分离光电二极管PD和传输晶体管TR的元件分离部43。当从半导体基板11的法线方向观察时，元件分离部43没有完全包围传感器像素12，并且在浮动扩散部FD(贯通配线54)的附近和在贯通配线47的附近具有间隙(未成形区域)。此外，该间隙使得能够由四个传感器像素12共享一个贯通配线54，以及由四个传感器像素12A共享一个贯通配线47。在本变形例中，第二基板20包括针对共享浮动扩散部FD的每四个传感器像素12的读出电路22。
图43示出了根据本变形例的成像元件1在水平方向上的截面构成的另一示例。图43示出了图40中的截面构成的变形例。在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且包括由每四个传感器像素12共享的浮动扩散部FD。此外，第一基板10包括针对各传感器像素12分离光电二极管PD和传输晶体管TR的元件分离部43。
图44示出了根据本变形例的成像元件1在水平方向上的截面构成的另一示例。图44示出了图41中的截面构成的变形例。在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且包括由每四个传感器像素12共享的浮动扩散部FD。此外，第一基板10包括针对各传感器像素12分离光电二极管PD和传输晶体管TR的元件分离部43。
(2-12.变形例12)
图45示出了根据上述实施方案的变形例(变形例12)和变形例6～6的成像元件(成像元件1)的电路构成的示例。根据本变形例的成像元件1是安装有列并行ADC的CMOS图像传感器。
如图45所示，除了像素区域13之外，根据本变形例的成像元件1包括垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35、水平输出线37和系统控制电路36，在像素区域中以行列状(矩阵状)二维地配置包括光电转换部的多个传感器像素12。
在该系统构成中，基于主时钟MCK，系统控制电路36生成用作垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35等的操作的标准的时钟信号、控制信号等，并且将时钟信号、控制信号等供给到垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35等。
此外，垂直驱动电路33与像素区域13的各传感器像素12一起形成在第一基板10中，并且还形成在其中形成有读出电路22的第二基板20中。列信号处理电路34、基准电压供给部38、水平驱动电路35、水平输出线37和系统控制电路36形成在第三基板30中。
尽管这里未示出，但是作为传感器像素12，可以使用例如除了光电二极管PD之外还包括将通过在光电二极管PD处的光电转换获得的电荷传输到浮动扩散部FD的传输晶体管TR的构成。此外，尽管这里未示出，作为读出电路22，例如可以使用包括控制浮动扩散部FD的电位的复位晶体管RST、输出与浮动扩散部FD的电位相对应的信号的放大晶体管AMP以及用于选择像素的选择晶体管SEL的三晶体管构成。
在像素区域13中，传感器像素12二维地配置；对于m行和n列的这种像素配置，像素驱动线23针对各行进行配线，垂直信号线24针对各列进行配线。多个像素驱动线23的各一端连接到垂直驱动电路33的各行对应的输出端。垂直驱动电路33由移位寄存器等构成，并且经由多个像素驱动线23控制像素区域13的行地址和行扫描。
列信号处理电路34包括例如ADC(模拟-数字转换电路)34-1～34-m，每一个针对像素区域13的每个像素列设置，即，针对每个垂直信号线24，并且将从像素区域13中的各传感器像素12的每列输出的模拟信号转换为数字信号，并且输出。
基准电压供给部38包括例如DAC(数字-模拟转换电路)38A，并且作为生成电平随着时间倾斜变化的所谓的斜坡(RAMP)波形的基准电压Vref的手段。注意，作为生成斜坡波形的基准电压Vref的手段不限于DAC 38A。
在从系统控制电路36供给的控制信号CS1的控制下，DAC 38A基于从系统控制电路36供给的时钟CK来生成斜坡波形的基准电压Vref，以将生成的基准电压Vref供给到列信号处理电路34的ADC 34-1～34-m。
注意，ADC 34-1～34-m中的每个被构造为选择性地执行与各操作模式相对应的AD转换操作，包括以读出所有传感器像素12的信息的逐渐扫描方式的正常帧速率模式以及将传感器像素12的曝光时间设定为正常帧速率模式的1/N以将帧速率提高N倍(例如，两倍)的高速帧速率模式。通过从系统控制电路36供给的控制信号CS2和CS3的控制来执行操作模式之间的切换。另外，基于来自外部系统控制器(未示出)的指令信息，系统控制电路36产生控制信号CS2和CS3，用于在正常帧率模式和高速帧率模式的操作模式之间切换。
ADC 34-1～34-m均具有相同的构成，并且这里以ADC 34-m为例进行说明。ADC 34-m包括比较器34A、作为计数手段的例如向上/向下计数器(在图中称为U/D CNT)34B、传输开关34C和存储装置34D。
比较器34A将对应于从像素区域13的第n列的各传感器像素12输出的信号的垂直信号线24的信号电压Vx与从基准电压供给部38供给的斜坡波形的基准电压Vref进行比较。例如，在基准电压Vref大于信号电压Vx的情况下，将输出Vco设定为“H”电平，而在基准电压Vref等于或小于信号电压Vx的情况下，将输出Vco设定为“L”电平。
向上/向下计数器34B是异步计数器；在从系统控制电路36供给的控制信号CS2的控制下，向上/向下计数器34B与DAC 18A同时供给来自系统控制电路36的时钟CK，并且与时钟CK同步地执行向下(DOWN)计数或向上(UP)计数，从而测量比较器34A中的从比较操作的开始到比较操作的结束的比较期间。
具体地，在正常帧速率模式下，当执行来自一个传感器像素12的信号的读出操作时，在第一读出操作时执行向下计数，从而测量第一次读出时的比较时间，而在第二读出操作时执行向上计数，从而测量第二次读出时的比较时间。
另一方面，在高速帧速率模式下，在原样保持某行的传感器像素12的计数结果的同时，对于下一行的传感器像素12通过接续先前的计数结果在第一次读出操作时执行向下计数，从而测量第一次读出时的比较时间，并且在第二次读出操作时执行向上计数，从而测量第二次读出时的比较时间。
在从系统控制电路36供给的控制信号CS3的控制下，在正常帧速率模式下，当对于某行的传感器像素12由向上/向下计数器34B进行的计数操作完成时，传输开关34C变为ON(闭)状态，从而将向上/向下计数器34B的计数结果传输到存储装置34D。
另一方面，例如，在N＝2的高速帧速率下，当对于某行的传感器像素12由向上/向下计数器34B进行的计数操作完成时，保持在OFF(开)状态，随后，当对于下一行的传感器像素12由向上/向下计数器34B进行的计数操作完成时，获得ON状态，从而将向上/向下计数器34B的两个垂直像素的计数结果传输到存储装置34D。
以这种方式，通过ADC 34-1～34-m中的比较器34A和向上/向下计数器34B的各操作，从像素区域13中的传感器像素12经由垂直信号线24逐列地供给的模拟信号被转换为N位数字信号，并且被存储在存储装置34D中。
水平驱动电路35由移位寄存器等构成，并且控制列信号处理电路34中的ADC 34-1～34-m的列地址和列扫描。在水平驱动电路35的控制下，通过各ADC 34-1～34-m中的A/D转换获得的N位数字信号被顺次地读出到水平输出线37，并且经由水平输出线37作为成像数据输出。
注意，尽管由于与本公开没有直接关系而没有给出具体图示，但是除了上述构成要素之外，还可以设置对经由水平输出线37输出的成像数据执行各种信号处理的电路等。
在具有上述构成的根据本变形例的安装有列并行ADC的成像元件1中，向上/向下计数器34B的计数结果能够经由传输开关34C选择性地传送到存储装置34D。这使得可以彼此独立地控制向上/向下计数器34B的计数操作以及将向上/向下计数器34B的计数结果读出到水平输出线37的操作。
(2-13.变形例13)
图46示出了图45中的成像元件的构成的示例，其中层叠有三个基板(第一基板10、第二基板20和第三基板30)。在本变形例中，第一基板10具有形成有包括多个传感器像素12的像素区域13的中央部分，垂直驱动电路33形成在像素区域13的周围。此外，第二基板20具有形成有包括多个读出电路22的读出电路区域15的中央部分，垂直驱动电路33形成在读出电路区域15的周围。在第三基板30中，形成有列信号处理电路34、水平驱动电路35、系统控制电路36、水平输出线37和基准电压供给部38。以与上述实施方案及其变形例相同的方式，这消除了由于基板彼此电气连接的结构而引起的芯片尺寸的增大和每像素面积的小型化的妨碍。结果，可以提供具有三层结构的成像元件1，其在具有与现有芯片尺寸同等芯片尺寸的同时不妨碍每像素面积的小型化。注意，垂直驱动电路33可以仅形成在第一基板10中，或者可以仅形成在第二基板20中。
(2-14.变形例14)
图47示出了根据上述实施方案及其变形例6～12的变形例(变形例14)的成像元件(成像元件1)的截面构成的示例。在上述实施方案及其变形例6～12等中，通过层叠三个基板(第一基板10、第二基板20和第三基板30)来构成成像元件1。然而，如同前述第五实施方案中的成像元件5和6那样，两个基板(第一基板10和第二基板20)可以层叠地构成。此时，例如，如图47所示，逻辑电路32可以分别形成在第一基板10和第二基板20中。这里，逻辑电路32中的设置在第一基板10侧的电路32A设置有具有栅极结构的晶体管，其中包含耐高温工艺的材料(例如，高k)的高介电常数膜和金属栅电极被层叠。另一方面，在设置在第二基板20侧的电路32B中，在与源电极和漏电极接触的杂质扩散区域的表面上形成包含诸如CoSi2和NiSi等使用自对准硅化物工艺形成的硅化物的低电阻区域26。包含硅化物的低电阻区域由半导体基板的材料和金属的化合物形成。这使得在形成传感器像素12时可以使用诸如热氧化等高温工艺。此外，在逻辑电路32中的设置在第二基板20侧的电路32B中，当在与源电极和漏电极接触的杂质扩散区域的表面上设置包含硅化物的低电阻区域26的情况下，可以降低接触电阻。结果，可以提高逻辑电路32中的运算速度。
(2-15.变形例15)
图48示出了根据上述实施方案的变形例(变形例15)及其变形例6～12的成像元件1的截面构成的变形例。在根据上述实施方案及其变形例6～12的第三基板30的逻辑电路32中，在与源电极和漏电极接触的杂质扩散区域的表面上，可以形成包含诸如CoSi2和NiSi等使用自对准硅化物工艺形成的硅化物的低电阻区域39。这使得在形成传感器像素12时可以使用诸如热氧化等高温工艺。此外，在逻辑电路32中，当在与源电极和漏电极接触的杂质扩散区域的表面上设置包含硅化物的低电阻区域39的情况下，可以降低接触电阻。结果，可以提高逻辑电路32中的运算速度。
注意，在上述实施方案及其变形例6～17中，导电型可以相反。例如，在上述实施方案及其变形例6～17的说明中，p型可以被读出为n型，并且n型可以被读出为p型。同样在这种情况下，可以获得与上述实施方案及其变形例6～17类似的效果。
<3.适用例>
图49示出了包括根据上述实施方案及其变形例6～17中任一个的成像元件(成像元件1)的成像系统7的示意性构成的示例。
成像系统7是电子设备，包括例如诸如数码相机或摄像机等成像装置或诸如智能手机或平板电脑终端等便携式终端设备。成像系统7包括例如光学系统241、快门装置242、成像元件1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248。在成像系统7中，快门装置242、成像元件1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248经由总线249彼此连接。
成像元件1输出与入射光相对应的图像数据。光学系统241包括一个或多个透镜，并且将来自被摄体的光(入射光)引导到成像元件1，以在成像元件1的光接收面上形成图像。快门装置242设置在光学系统241和成像元件1之间，并且在操作单元247的控制下控制相对于成像元件1的光照射和遮光期间。DSP电路243是处理从成像元件1输出的信号(图像数据)的信号处理电路。帧存储器244以帧为单位临时保持由DSP电路243处理的图像数据。显示单元245包括例如液晶面板或有机EL(电致发光)面板等面板型显示装置，并且显示由成像元件1拍摄的运动图像或静止图像。存储单元246将由成像元件1拍摄的运动图像或静止图像的图像数据记录在诸如半导体存储器或硬盘等记录介质中。操作单元247根据用户的操作发出用于成像系统7的各种功能的操作命令。电源单元248适当地向作为供应目标的成像元件1、DSP电路243、帧存储器244、显示单元245、存储单元246和操作单元247供应用于操作的各种类型的电力。
接下来，对成像系统7中的成像过程进行说明。
图50示出了成像系统7中成像操作的流程的示例。用户通过操作操作单元247给出关于成像开始的指令(步骤S101)。然后，操作单元247向成像元件1发送成像指令(步骤S102)。当接收到成像指令时，成像元件1(具体地，系统控制电路36)通过预定的成像方式执行成像(步骤S103)。
成像元件1经由光学系统241和快门装置242将在光接收面上形成的光(图像数据)输出到DSP电路243。如本文所使用的，图像数据是基于临时保持在浮动扩散部FD中的电荷生成的像素信号的所有像素的数据。DSP电路243基于从成像元件1输入的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路243使帧存储器244保持经过预定的信号处理的图像数据，并且帧存储器244使存储单元246存储图像数据(步骤S105)。以这种方式，执行成像系统7中的成像。
在本适用例中，成像元件1适用于成像系统7。这使得成像元件1可以被小型化或具有高清晰度，从而可以提供小型或高清晰度的成像系统7。
图51是示出非层叠型固态成像元件(固态成像元件23210)和根据本公开的技术可适用的层叠型固态成像元件(固态成像元件23020)的构成例的概要的图。
图51的A示出非层叠型固态成像元件的示意性构成例。如图51的A所示，固态成像元件23010包括一个裸片(半导体基板)23011。其中像素以阵列状排列的像素区域23012、驱动像素并执行其他各种控制操作的控制电路23013以及用于执行信号处理的逻辑电路23014安装在裸片23011上。
图51的B和C示出层叠型固态成像元件的示意性构成例。如图51的B和C所示，固态成像元件23020包括层叠在一起并且彼此电气连接以构成一个半导体芯片的两个裸片：传感器裸片23021；以及逻辑裸片23024。传感器裸片23021和逻辑裸片23024分别对应于本公开的“第一基板”和“第二基板”的具体示例。
在图51的B中，像素区域23012和控制电路23013安装在传感器裸片23021上，并且包括执行信号处理的信号处理电路的逻辑电路23014安装在逻辑裸片23024上。此外，传感器裸片20321可以安装有例如上述的读出电路22等。
在图51的C中，像素区域23012安装在传感器裸片23021上，并且控制电路23013和逻辑电路23014安装在逻辑裸片23024上。
图52是示出层叠型固态成像元件23020的第一构成例的截面图。
在传感器裸片23021上形成有构成用作像素区域23012的像素的光电二极管(PD)、浮动扩散部(FD)、Tr(MOS FET)以及用作控制电路23013的Tr。此外，在传感器裸片23021上形成有包括多层(在该示例中，为三层配线23110)的配线层23101。注意，控制电路23013(Tr)可以不形成在传感器裸片23021上，而形成在逻辑芯片23024上。
构成逻辑电路23014的Tr形成在逻辑裸片23024上。此外，包括多层的配线层23161(在该示例中，为三层配线23170)形成在逻辑裸片23024上。此外，包括形成在内壁面上的绝缘膜23172的连接孔23171形成在逻辑裸片23024上。连接到配线23170等的连接导体23173埋入在连接孔23171的内部。
传感器裸片23021和逻辑裸片23024用彼此面对的配线层23101和23161贴合在一起，以构成传感器裸片23021和逻辑裸片23024层叠在一起的层叠型固态成像元件23020。诸如保护膜等膜23191形成在传感器裸片23021和逻辑裸片23024的贴合面上。
传感器裸片23021包括从传感器裸片23021的背面侧(光进入PD的一侧，上侧)贯通传感器芯片23021并到达逻辑裸片23024的配线23170的最上层的连接孔23111。此外，传感器裸片23021包括从传感器裸片23021的背面侧到配线23110的第一层且形成在连接孔23111附近的连接孔23121。绝缘膜23112形成在连接孔23111的内壁面上，并且绝缘膜23122形成在连接孔23121的内壁面上。此外，连接导体23113和23123分别埋入在连接孔23111和23121的内部。连接导体23113和连接导体23123在传感器裸片23021的背面侧彼此电气连接。因此，传感器裸片23021和逻辑裸片23024经由配线层23101、连接孔23121、连接孔23111和配线层23161彼此电气连接。
图53是示出层叠型固态成像元件23020的第二构成例的截面图。
在固态成像元件23020的第二构成例中，传感器裸片23021(的配线层23101(的配线23110))和逻辑裸片23024(的配线层23161(的配线23170))通过形成在传感器裸片23021上的一个连接孔23211彼此电气连接。
即，在图53中，连接孔23211从传感器裸片23021的背面侧贯通传感器裸片23021，并且到达逻辑裸片23024的最上层的配线23170和传感器裸片23021的最上层的配线23110。绝缘膜23212形成在连接孔23211的内壁面上，并且连接导体23213埋入在连接孔23211的内部。在上述图52中，传感器裸片23021和逻辑裸片23024通过两个连接孔23111和23121彼此电气连接，然而，在图53中，传感器裸片23021和逻辑裸片23024通过一个连接孔23211彼此电气连接。
图54是示出层叠型固态成像元件23020的第三构成例的截面图。
在图54的固态成像元件23020中，诸如保护膜等膜23191未形成在传感器裸片23021和逻辑裸片23024的贴合面上，这与其中诸如保护膜等膜23191形成在传感器裸片23021和逻辑裸片23024的贴合面上的图52的情况不同。
图54的固态成像元件23020可以构造为使得：将传感器裸片23021和逻辑裸片23024层叠在一起，以使配线23110和配线23170彼此直接接触，并且在施加预定负荷的同时进行加热而直接接合配线23110和配线23170。
图55是示出根据本公开的技术可适用的层叠型固态成像元件的另一构成例的截面图。
在图55中，固态成像元件23401具有三层层叠结构，其中三个裸片：传感器裸片23411；逻辑裸片23412；以及存储器裸片23413层叠在一起。
例如，存储器裸片23413包括存储在逻辑裸片23412中执行的信号处理临时所需的数据的存储电路。
在图55中，尽管逻辑裸片23412和存储器裸片23413以此顺序层叠在传感器裸片23411下方，但是逻辑裸片23412和存储器裸片23413也可以以相反的顺序层叠，即，存储器裸片23413和逻辑裸片23412可以以此顺序层叠在传感器裸片23411下方。
注意，在图55中，用作像素的光电转换部的PD和像素Tr的源极/漏极区域形成在传感器裸片23411上。
栅电极经由栅极绝缘膜形成在PD的周围。栅电极和成对的源极/漏极区域形成像素Tr 23421和像素Tr 23422。
与PD相邻的像素Tr 23421是传输Tr，并且像素Tr 23421的成对的源极/漏极区域中的一个是FD。
此外，层间绝缘膜形成在传感器裸片23411上，并且连接孔形成在层间绝缘膜上。连接到像素Tr 23421和像素Tr 23422的连接导体23431形成在连接孔中。
此外，包括连接到各连接导体23431的多层配线23432的配线层23433形成在传感器裸片23411上。
此外，用作外部连接用电极的铝焊盘23434形成在传感器裸片23411的配线层23433的最下层。即，在传感器裸片23411中，铝焊盘23434形成在比配线23432更靠近与逻辑裸片23412贴合的贴合面23440的位置。铝焊盘23434用作用于输入来自外部的信号或向外部输出信号的配线的一端。
此外，传感器裸片23411包括用于与逻辑裸片23412电气连接的触点23441。触点23441连接到逻辑裸片23412的触点23451，并且还连接到传感器裸片23411的铝焊盘23442。
此外，传感器裸片23411包括形成为从传感器裸片23411的背面侧(上侧)到铝焊盘23442的焊盘孔23443。
根据本公开的技术可适用于如上所述的固态成像元件。例如，配线23110或配线层23161可以设置有例如上述的多个像素驱动线23和多个垂直信号线24。在这种情况下，在多个垂直信号线24的配线之间形成如图1所示的空隙G使得可以减小配线之间的电容。此外，抑制配线之间的电容的增大使得可以减小配线电容的分散。
<4.应用例>
(应用例1)
根据本公开实施方案的技术(本技术)可以适用于各种产品。例如，根据本公开实施方案的技术可以被实现为安装在任何类型的移动体上的装置的形态。移动体的非限制性例子可以包括汽车、电动汽车、混合电动汽车、摩托车、自行车、个人移动装置、飞机、无人飞行器、船舶或机器人等。
图56是作为根据本公开实施方案的技术可以适用的移动体控制系统的示例的车辆控制系统的示意性构成例的框图。
车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图56所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、主体系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。另外，作为综合控制单元12050的功能构成，示出了微型计算机12051、声音/图像输出单元12052和车载网络接口(I/F)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的装置的操作。例如，驱动系统控制单元12010用作诸如内燃机、驱动电机等用于产生车辆的驱动力的驱动力产生装置、用于向车轮传递驱动力的驱动力传递机构、用于调整车辆的转向角的转向机构、用于产生车辆的制动力的制动装置的控制装置。
主体系统控制单元12020根据各种程序来控制设置于车体的各种装置的操作。例如，主体系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动窗装置或诸如头灯、尾灯、刹车灯、转向信号灯、雾灯等各种灯的控制装置。在这种情况下，用于代替按键的从便携式装置传递的无线电波或各种开关的信号可以输入到主体系统控制单元12020。主体系统控制单元12020接收这些输入的无线电波或信号，并控制车辆的门锁装置、电动窗装置、灯等。
车外信息检测单元12030检测包括车辆控制系统12000的车辆的外部有关的信息。例如，车外信息检测单元12030与成像单元12031连接。车外信息检测单元12030使成像单元12031拍摄车辆外部的图像并接收所拍摄的图像。车外信息检测单元12030可以基于接收到的图像进行检测诸如人、汽车、障碍物、标志、道路上的文字等物体的处理或检测距其距离的处理。
成像单元12031是接收光的光学传感器，其输出对应于光的受光量的电气信号。成像单元12031可以输出电气信号作为图像，或者可以输出电气信号作为与测距有关的信息。另外，由成像单元12031接收的光可以是可见光，或者可以是诸如红外线等不可见光。
车内信息检测单元12040检测与车辆的内部有关的信息。例如，车内信息检测单元12040与检测驾驶员的状态的驾驶员状态检测单元12041连接。例如，驾驶员状态检测单元12041包括拍摄驾驶员的图像的相机。基于从驾驶员状态检测单元12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳度或驾驶员的集中度，或者可以判断驾驶员是否入睡。
例如，微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的车辆内部或外部有关的信息来计算驱动力产生装置、转向机构或制动装置的控制目标值，并且向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以进行协调控制，旨在实现包括车辆的碰撞避免或碰撞缓和、基于跟随距离的追踪行驶、车辆速度保持行驶、车辆碰撞警告、车辆的车道偏离警告等的高级驾驶员辅助系统(ADAS)的功能。
另外，微型计算机12051可以通过基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆周围的信息来控制驱动力产生装置、转向机构、制动装置等来进行协调控制，旨在实现使车辆自主行驶而不依赖于驾驶员的操作的自动驾驶等。
另外，微型计算机12051可以基于由车外信息检测单元12030获得的车辆外部有关的信息将控制指令输出到主体系统控制单元12020。例如，微型计算机12051可以根据由车外信息检测单元12030检测到的前方车辆或对向车辆的位置来进行协调控制，旨在通过控制头灯以实现将远光灯切换为近光灯的防止眩光。
声音/图像输出单元12052将声音和图像中的至少一种的输出信号传递到能够在视觉上或听觉上通知车辆乘员或车辆外部的信息的输出装置。在图56的示例中，作为输出装置，音频扬声器12061、显示单元12062和仪表板12063被示出。例如，显示单元12062可以包括车载显示器和平视显示器中的至少一种。
图57是成像单元12031的设置位置的示例的图。
在图57中，成像单元12031包括成像单元12101、12102、12103、12104和12105。
成像单元12101、12102、12103、12104和12105例如配置在车辆12100的车头、侧视镜、后保险杠和后门的位置以及车内的挡风玻璃的上侧的位置处。设置在车头中的成像单元12101和设置在车内的挡风玻璃上侧的成像单元12105主要获得车辆12100的前方的图像。设置在侧视镜中的成像单元12102和12103主要获得车辆12100的侧方的图像。设置在后保险杠或后门中的成像单元12104主要获得车辆12100的后方的图像。设置在车内的挡风玻璃上侧的成像单元12105主要用于检测前方车辆、行人、障碍物、信号、交通标志、车道等。
顺便提及的是，图57示出了成像单元12101～12104的拍摄范围的示例。成像范围12111示出设置在车头中的成像单元12101的成像范围。成像范围12112和12113分别示出设置在侧视镜中的成像单元12102和12103的成像范围。成像范围12114示出设置在后保险杠或后门中的成像单元12104的成像范围。例如，通过叠加由成像单元12101～12104拍摄的图像数据获得车辆12100的从上方看到的鸟瞰图像。
成像单元12101～12104中的至少一个可以具有获得距离信息的功能。例如，成像单元12101～12104中的至少一个可以是由多个成像元件构成的立体相机，或者可以是具有相位差检测用的像素的成像元件。
例如，基于从成像单元12101～12104获得的距离信息，微型计算机12051可以确定距成像范围12111～12114内的各立体物的距离和距离的时间变化(相对于车辆12100的相对速度)，从而提取位于车辆12100的行驶路线上的特别是最靠近的立体物且在与车辆12100的大致相同的方向上以预定速度(例如，0km/h以上)行驶的立体物作为前方车辆。此外，微型计算机12051可以设定在前方车辆的跟前预先确保的跟随距离，并且进行自动制动控制(包括追踪行驶停止控制)、自动加速控制(包括追踪行驶开始控制)等。由此可以进行旨在使车辆自主行驶而不依赖于驾驶员的操作的自动驾驶等的协调控制。
例如，基于从成像单元12101～12104获得的距离信息，微型计算机12051可以将关于立体物的立体物数据分类为两轮车辆、普通车辆、大型车辆、行人、电线杆等其他立体物的立体物数据，提取所分类的立体物数据，并将所提取的立体物数据用于自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员可以在视觉上识别的障碍物和车辆12100的驾驶员难以在视觉上识别的障碍物。然后，微型计算机12051判断指示与各障碍物碰撞的危险度的碰撞风险。在碰撞风险等于或高于设定值并由此存在碰撞的可能性的情况下，微型计算机12051可以通过经由音频扬声器12061或显示单元12062向驾驶者输出警告，并且经由驱动系统控制单元12010进行强制减速或回避转向。微型计算机12051可以进行驾驶辅助，以避免碰撞。
成像单元12101～12104中的至少一个可以是检测红外线的红外相机。例如，微型计算机12051可以通过判断行人是否存在于成像单元12101～12104的拍摄图像中来识别行人。例如，通过提取作为红外相机的成像单元12101～12104的拍摄图像中的特征点的过程以及对指示物体的轮廓的一系列特征点进行图案匹配处理以判断该物体是否为行人的过程来进行行人的这种识别。当微型计算机12051判断行人存在于成像单元12101～12104的拍摄图像中并由此识别出行人时，声音/图像输出单元12052控制显示单元12062，从而显示用于强调的四边形轮廓线以叠加在所识别的行人上。声音/图像输出单元12052也可以控制显示单元12062，使得在期望的位置处显示指示行人的图标等。
上面已经说明了根据本公开实施方案的技术适用的移动体控制系统的示例。例如，根据本公开实施方案的技术可以适用于上述构成之中的成像单元12031。具体地，根据上述任一实施方案及其变形例的成像元件1可以适用于成像单元12031。根据本公开实施方案的技术适用于成像单元12031允许具有较少噪声的高清晰度的拍摄图像，从而使得可以在移动体控制系统中利用拍摄图像来执行高精度的控制。
(应用例2)
图58是示出根据本公开实施方案的技术(本技术)可以应用的内窥镜手术系统的示意性构成的示例的图。
在图58中，示出了其中手术者(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的状态。如图所示，内窥镜手术系统11000包括内窥镜11100、诸如气腹管11111和能量装置11112等其他手术器械11110、支撑其上的内窥镜11100的支撑臂装置11120以及其上安装有用于内窥镜手术的各种装置的推车11200。
内窥镜11100包括距其远端预定长度的区域被插入患者11132的体腔内的镜筒11101和连接到镜筒11101的近端的摄像头11102。在所示的示例中，示出了包括具有硬性镜筒11101的硬镜的内窥镜11100。然而，内窥镜11100还可以包括具有软性镜筒11101的软镜。
镜筒11101在其远端处具有其中装配有物镜的开口部。光源装置11203连接到内窥镜11100，从而将由光源装置11203生成的光通过延伸到镜筒11101内部的光导引导到镜筒11101的远端，并且通过物镜朝向在患者11132的体腔内的观察对象发射。注意，内窥镜11100可以是直视镜，或者可以是斜视镜或侧视镜。
光学系统和成像元件被设置在摄像头11102的内部，使得来自观察对象的反射光(观察光)通过光学系统会聚在成像元件上。观察光由成像元件执行光电转换，以生成与观察光相对应的电气信号，即，与观察图像相对应的图像信号。图像信号作为RAW数据被传输到相机控制单元(CCU)11201。
CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且综合控制内窥镜11100和显示装置11202的操作。此外，CCU 11201接收来自摄像头11102的图像信号，并且对图像信号执行诸如显像处理(去马赛克处理)等各种图像处理，以显示基于该图像信号的图像。
显示装置11202在CCU 11201的控制下在其上显示基于已经由CCU11201对其进行了图像处理的图像信号的图像。
例如，光源装置11203包括诸如发光二极管(LED)等光源，并且将用于拍摄手术部位等的照射光供给到内窥镜11100。
输入装置11204是用于内窥镜手术系统11000的输入接口。使用者可以通过输入装置11204向内窥镜手术系统11000输入各种类型的信息或指令。例如，使用者输入指令等，以改变内窥镜11100的成像条件(照射光的类型、放大率、焦距等)。
处置器械控制装置11205控制能量装置11112的驱动，用于组织的烧灼或切开、血管的密封等。气腹装置11206通过气腹管11111向患者11132的体腔内注入气体以体腔膨胀，以便确保内窥镜11100的视野并确保手术者的工作空间。记录器11207是能够记录与手术有关的各种类型的信息的装置。打印机11208是能够以诸如文本、图像或图形等各种形式打印与手术有关的各种类型的信息的装置。
注意，将用于拍摄手术部位的照射光供给到内窥镜11100的光源装置11203可以包括例如LED、激光光源或它们组合的白色光源。在白色光源包括红、绿和蓝(RGB)激光光源的组合的情况下，由于可以高精度地控制针对各种颜色(波长)的输出强度和输出定时，因此可以由光源装置11203进行所拍摄图像的白平衡的调整。此外，在这种情况下，如果将来自各个RGB激光光源的激光光束按时间分割地发射到观察对象上并且与照射定时同步地控制摄像头11102的成像元件的驱动。则可以按时间分割地拍摄分别对应于R、G和B的图像。根据该方法，即使针对成像元件未设置滤色器，也可以获得彩色图像。
此外，可以控制光源装置11203，使得针对各预定时间改变要输出的光的强度。通过与光强度的改变的定时同步地控制摄像头11102的成像元件的驱动以按时间分割地获取图像并合成图像，可以生成没有曝光不足的阴影和曝光过度的高亮的高动态范围的图像。
此外，光源装置11203可以被构造供给用于特殊光观察的预定波长带的光。在特殊光观察中，例如，通过利用身体组织中的光吸收的波长依赖性，以发射与普通观察时的照射光(即，白光)相比具有窄带域的光，以高对比度对诸如粘膜表层的血管等预定组织进行拍摄的窄带域观察(窄带域成像)。可选择地，在特殊光观察中，可以进行由通过发射激发光产生的荧光获得图像的荧光观察。在荧光观察中，可以通过向身体组织照射激发光来进行来自身体组织的荧光的观察(自体荧光观察)，或者可以通过将诸如吲哚菁绿(ICG)等试剂局部注射到身体组织中并向身体组织发射与试剂的荧光波长相对应的激发光来获得荧光图像。光源装置11203可以被构造为供给如上所述的适于特殊光观察的窄带域光和/或激发光。
图59是示出图58所示的摄像头11102和CCU 11201的功能构成的示例的框图。
摄像头11102包括透镜单元11401、成像单元11402、驱动单元11403、通信单元11404和摄像头控制单元11405。CCU 11201包括通信单元11411、图像处理单元11412和控制单元11413。摄像头11102和CCU11201通过传输线缆11400用于通信的彼此连接。
透镜单元11401是设置在与镜筒11101的连接部处的光学系统。从镜筒11101的远端接收的观察光被引导到摄像头11102并入射到透镜单元11401上。透镜单元11401包括具有变焦透镜和焦点透镜的多个透镜的组合。
成像单元11402包括的成像元件的数量可以是一个(单板型)或者多个(多板型)。在成像单元11402被构造为多板型的情况下，例如，通过成像元件生成与各个R、G和B相对应的图像信号，并且可以合成图像信号以获得彩色图像。成像单元11402还可以被构造为具有一对成像元件，用于获取与用于三维(3D)显示的右眼和左眼用的各个图像信号。如果进行3D显示，则手术者11131可以更加准确地把握手术部位中的活体组织的深度。注意，在成像单元11402被构造为多板型的情况下，透镜单元11401的多个系统被设置为对应于各个成像元件。
此外，成像单元11402不必须设置在摄像头11102中。例如，成像单元11402可以设置在镜筒11101内部的物镜的正后方。
驱动单元11403包括致动器，并且在摄像头控制单元11405的控制下使透镜单元11401的变焦透镜和焦点透镜沿着光轴移动预定距离。结果，可以适当地调整由成像单元11402的拍摄图像的放大率和焦点。
通信单元11404包括用于向和从CCU 11201传输和接收各种类型的信息的通信装置。通信单元11404将从成像单元11402获取的图像信号作为RAW数据通过传输线缆11400传输到CCU 11201。
另外，通信单元11404从CCU 11201接收用于控制摄像头11102的驱动的控制信号，并将该控制信号供给到摄像头控制单元11405。例如，控制信号包括与成像条件有关的信息，诸如指定所拍摄的图像的帧速率的信息、指定在成像时的曝光值的信息和/或指定所拍摄的图像的放大率和焦点的信息等。
注意，诸如帧速率、曝光值、放大率或焦点等成像条件可以由使用者适当地指定，或者可以由CCU 11201的控制单元11413基于所获取的图像信号来自动设定。在后一种情况下，自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能被结合在内窥镜11100中。
摄像头控制单元11405基于通过通信单元11404接收的来自CCU11201的控制信号来控制摄像头11102的驱动。
通信单元11411包括用于向和从摄像头11102传输和接收各种类型的信息的通信装置。通信单元11411通过传输线缆11400接收从摄像头11102传输的图像信号。
此外，通信单元11411将用于控制摄像头11102的驱动的控制信号传输到摄像头11102。图像信号和控制信号可以通过电气通信、光通信等来传输。
图像处理单元11412对从摄像头11102传输的RAW数据形式的图像信号进行各种图像处理。
控制单元11413进行与由内窥镜11100进行的手术部位等的成像以及通过对手术部位等的成像获得的所拍摄的图像的显示有关的各种类型的控制。例如，控制单元11413生成用于控制摄像头11102的驱动的控制信号。
此外，控制单元11413基于已经由图像处理单元11412进行了图像处理的图像信号来控制显示装置11202显示其中对手术部位等成像的所拍摄的图像。于是，控制单元11413可以使用各种图像识别技术来识别所拍摄的图像内的各种物体。例如，控制单元11413可以通过检测包含在所拍摄的图像中的物体的边缘形状、颜色等识别诸如钳子等手术器械、特定活体部位、出血、当使用能量装置11112时的雾等等。当控制显示装置11202显示所拍摄的图像时，控制单元11413可以使用识别结果以重叠的方式显示与手术部位的图像有关的各种类型的手术支持信息。在手术支持信息以重叠的方式显示并呈现给手术者11131的情况下，可以减轻手术者11131的负担，并且手术者11131可以可靠地进行手术。
将摄像头11102和CCU 11201彼此连接的传输线缆11400是用于电气信号的通信的电气信号线缆、用于光通信的光纤或用于电气和光通信两者的复合线缆。
这里，尽管在所示的示例中，通过使用传输线缆11400的有线通信来执行通信，但是可以通过无线通信来执行摄像头11102和CCU 11201之间的通信。
上面已经说明了根据本公开实施方案的技术适用的内窥镜手术系统的示例。例如，根据本公开实施方案的技术可以有利地适用于上述构成之中的设置在内窥镜11100的摄像头11102中的成像单元11402。根据本公开实施方案的技术适用于成像单元11402使得能够实现成像单元11402的小型化或更高清晰度，从而使得可以提供小型化或高清晰度的内窥镜11100。
尽管上面已经参照本公开实施方案、其变形例1～15、其适用例和其应用例说明了本公开，但是本公开不限于上述实施方案等，并且可以以多种方式进行变形。例如，上述实施方案等已经例示了在行方向上延伸的多个像素驱动线23和在列方向上延伸的多个垂直信号线，但是它们可以在相同方向上延伸。此外，像素驱动线23延伸的方向可以适当地改变为例如垂直方向。
此外，上述实施方案等已经通过例示具有三维结构的成像元件来说明本技术，但这不是限制性的。本技术可适用于任何三维层叠型的大规模集成(LSI)半导体装置。
注意，本说明书中记载的效果仅仅是示例性的。本公开的效果不限于本说明书中记载的效果。本公开可以具有本说明书中记载的效果以外的效果。
注意，本公开还可以具有以下构成。根据以下构成的本技术，在包括在一个方向上延伸的多个配线的配线层上形成在多个配线中的任一配线上方具有第一端面的第一阻挡膜。此外，形成覆盖配线层和第一阻挡膜的第一绝缘膜。在彼此相邻的配线层之间设置第一空隙，并且在第一阻挡膜的第一端面被设置的配线的上方并且在第一端面附近设置第二空隙。这允许减小在一个方向上延伸的配线之间的电容。因此，可以减小整个配线电容。
(1)一种成像元件，包括：
配线层，其包括在一个方向上延伸的多个配线；
第一阻挡膜，其层叠在所述配线层上并且具有在所述多个配线中的任一配线上方的第一端面；
第一绝缘膜，其层叠在所述配线层和第一阻挡膜上；
第一空隙，其设置在所述配线层和第一绝缘膜之间，并且设置在彼此相邻的所述多个配线之间；和
第二空隙，其设置在第一端面被设置的所述配线的上方，并且设置在第一端面附近。
(2)根据(1)所述的成像元件，其中，第一端面具有所述配线侧的端部更加缩回的倒锥形形状。
(3)根据(1)或(2)所述的成像元件，还包括第二绝缘膜，其设置在第一绝缘膜和第一阻挡膜之间，并且连续地覆盖第一端面以及所述多个配线的上面和侧面。
(4)根据(3)所述的成像元件，还包括：
第二阻挡膜，其设置在第一阻挡膜和第二绝缘膜之间，具有与第一端面一起位于所述配线上方的第二端面，并且具有不同于第一阻挡膜的蚀刻速率；和
第三空隙，其设置在第二阻挡膜的第二端面附近。
(5)根据(4)所述的成像元件，其中，第一端面和第二端面形成在彼此不同的位置。
(6)根据(1)～(5)中任一项所述的成像元件，还包括层叠在第一绝缘膜上并具有平坦表面的第三绝缘膜。
(7)根据(6)所述的成像元件，还包括隔着第一绝缘膜和第三绝缘膜与所述多个配线的至少一部分正对的第一导电膜。
(8)根据(7)所述的成像元件，其中，第一导电膜经由贯通第一绝缘膜和第三绝缘膜的连接部电气连接到所述多个配线的一部分。
(9)根据(1)～(8)中任一项所述的成像元件，其中，第一绝缘膜在所述多个配线上方具有凹凸。
(10)根据(1)～(9)中任一项所述的成像元件，其中，第一绝缘膜使用相对介电常数k为3.0以下的低介电常数材料形成。
(11)根据(1)～(10)中任一项所述的成像元件，其中，第一阻挡膜使用绝缘材料形成。
(12)根据(1)～(11)中任一项所述的成像元件，其中，对于所述多个配线中的每一个，第一阻挡膜使用金属材料形成。
(13)根据(6)～(12)中任一项所述的成像元件，其中，第三绝缘膜使用抛光率高于第一绝缘膜的材料形成。
(14)根据(6)～(13)中任一项所述的成像元件，其中，第三绝缘膜使用氧化硅、含碳氧化硅、掺氟氧化硅或氮氧化硅形成。
(15)根据(7)～(14)中任一项所述的成像元件，还包括：
第一基板，其包括第一半导体基板和多层配线层，第一半导体基板包括具有执行光电转换的传感器像素，第一基板的多层配线层中埋入形成有该第一导电膜并包含该第三绝缘膜；和
第二基板，其包括第二半导体基板和多层配线层，第二半导体基板包括处理基于从所述传感器像素输出的电荷的像素信号的逻辑电路，第二基板的多层配线层中埋入形成有第二导电膜，其中，
第一基板和第二基板通过第一导电膜和第二导电膜之间的接合而彼此电气连接。
(16)一种成像元件的制造方法，所述方法包括：
形成配线层，所述配线层包括在一个方向上延伸的多个配线；
在所述配线层上形成第一阻挡膜；
在所述配线层的预定区域中，在第一阻挡膜中和彼此相邻的所述多个配线之间形成第一开口；和
通过形成第一绝缘膜，在彼此相邻的多个配线之间形成第一空隙，并且在由第一阻挡膜的第一开口形成的第一端面附近形成第二空隙。
(17)根据(16)所述的成像元件的制造方法，其中，在形成第一开口之后，形成第三绝缘膜，第三绝缘膜覆盖第一阻挡膜的上面和第一端面以及所述多个配线的上面和侧面。
(18)根据(16)或(17)所述的成像元件的制造方法，所述方法还包括：
在形成第一阻挡膜之后，形成具有不同于第一阻挡膜的蚀刻速率的第二阻挡膜；和
在形成第一绝缘膜时，连同第一空隙和第二空隙一起，在由第二阻挡膜的该第一开口形成的第二端面附近形成第三空隙。
本申请要求于2021年5月26日向日本专利局提交的日本优先权专利申请JP2021-088786的权益，其全部内容通过引用并入本文。
本领域技术人员应当理解，可以根据设计要求和其他因素进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。

Claims (18)

1.一种成像元件，包括：
配线层，其包括在一个方向上延伸的多个配线；
第一阻挡膜，其层叠在所述配线层上并且具有在所述多个配线中的任一配线上方的第一端面；
第一绝缘膜，其层叠在所述配线层和第一阻挡膜上；
第一空隙，其设置在所述配线层和第一绝缘膜之间，并且设置在彼此相邻的所述多个配线之间；和
第二空隙，其设置在第一端面被设置的所述配线的上方，并且设置在第一端面附近。
2.根据权利要求1所述的成像元件，其中，第一端面具有所述配线侧的端部更加缩回的倒锥形形状。
3.根据权利要求1所述的成像元件，还包括第二绝缘膜，其设置在第一绝缘膜和第一阻挡膜之间，并且连续地覆盖第一端面以及所述多个配线的上面和侧面。
4.根据权利要求3所述的成像元件，还包括：
第二阻挡膜，其设置在第一阻挡膜和第二绝缘膜之间，具有与第一端面一起位于所述配线上方的第二端面，并且具有不同于第一阻挡膜的蚀刻速率；和
第三空隙，其设置在第二阻挡膜的第二端面附近。
5.根据权利要求4所述的成像元件，其中，第一端面和第二端面形成在彼此不同的位置。
6.根据权利要求1所述的成像元件，还包括层叠在第一绝缘膜上并具有平坦表面的第三绝缘膜。
7.根据权利要求6所述的成像元件，还包括隔着第一绝缘膜和第三绝缘膜与所述多个配线的至少一部分正对的第一导电膜。
8.根据权利要求7所述的成像元件，其中，第一导电膜经由贯通第一绝缘膜和第三绝缘膜的连接部电气连接到所述多个配线的一部分。
9.根据权利要求1所述的成像元件，其中，第一绝缘膜在所述多个配线上方具有凹凸。
10.根据权利要求1所述的成像元件，其中，第一绝缘膜使用相对介电常数k为3.0以下的低介电常数材料形成。
11.根据权利要求1所述的成像元件，其中，第一阻挡膜使用绝缘材料形成。
12.根据权利要求1所述的成像元件，其中，对于所述多个配线中的每一个，第一阻挡膜使用金属材料形成。
13.根据权利要求6所述的成像元件，其中，第三绝缘膜使用抛光率高于第一绝缘膜的材料形成。
14.根据权利要求6所述的成像元件，其中，第三绝缘膜使用氧化硅、含碳氧化硅、掺氟氧化硅或氮氧化硅形成。
15.根据权利要求7所述的成像元件，还包括：
第一基板，其包括第一半导体基板和多层配线层，第一半导体基板包括具有执行光电转换的传感器像素，第一基板的多层配线层中埋入形成有该第一导电膜并包含该第三绝缘膜；和
第二基板，其包括第二半导体基板和多层配线层，第二半导体基板包括处理基于从所述传感器像素输出的电荷的像素信号的逻辑电路，第二基板的多层配线层中埋入形成有第二导电膜，其中，
第一基板和第二基板通过第一导电膜和第二导电膜之间的接合而彼此电气连接。
16.一种成像元件的制造方法，所述方法包括：
形成配线层，所述配线层包括在一个方向上延伸的多个配线；
在所述配线层上形成第一阻挡膜；
在所述配线层的预定区域中，在第一阻挡膜中和彼此相邻的所述多个配线之间形成第一开口；和
通过形成第一绝缘膜，在彼此相邻的多个配线之间形成第一空隙，并且在由第一阻挡膜的第一开口形成的第一端面附近形成第二空隙。
17.根据权利要求16所述的成像元件的制造方法，其中，在形成第一开口之后，形成第三绝缘膜，第三绝缘膜覆盖第一阻挡膜的上面和第一端面以及所述多个配线的上面和侧面。
18.根据权利要求16所述的成像元件的制造方法，所述方法还包括：
在形成第一阻挡膜之后，形成具有不同于第一阻挡膜的蚀刻速率的第二阻挡膜；和
在形成第一绝缘膜时，连同第一空隙和第二空隙一起，在由第二阻挡膜的该第一开口形成的第二端面附近形成第三空隙。
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