CN117241585A - 分栅闪存器件及其制备方法 - Google Patents
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Abstract
本申请提供一种分栅闪存器件及其制备方法，其中制备方法包括：提供一衬底，衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；形成一开口；形成第一侧墙；形成第二侧墙；形成源区；形成第三侧墙；形成源线；回刻部分厚度的源线；采用化学气相沉积工艺形成保护层；以及研磨去除超出第一氮化硅层表面的保护层。本申请通过在开口中回刻部分厚度的源线，再采用CVD工艺形成保护层，可以避免传统高温炉管工艺制备保护层的高温环境，从而避免了高温氧化过程中保护层中的氧离子扩散至隧穿氧化层，导致隧穿氧化层被氧化加厚以及被冲击疏松的情况，提高了隧穿氧化层的膜层致密性和厚度均匀性，保证了分栅闪存器件的良率和可靠性。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种分栅闪存器件及其制备方法。
背景技术
在分栅闪存器件中，隧穿氧化层(tunnel oxide)作为浮栅层与擦除栅层之间的介质层，其膜质及厚度至关重要，直接影响到存储单元(cell)的program(编程)/Erase(擦除)功能。
但是目前隧穿氧化层存在被高温氧化加厚以及被冲击疏松的问题，很容易trap(捕获)电荷，影响产品良率和可靠性。
发明内容
本申请提供了一种分栅闪存器件及其制备方法，可以解决目前分栅闪存器件中的隧穿氧化层存在被高温氧化加厚以及被冲击疏松的问题。
一方面，本申请实施例提供了一种分栅闪存器件的制备方法，包括：
提供一衬底，所述衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；
刻蚀所述第一氮化硅层至所述擦除栅层表面以在所述擦除栅层上形成一开口；
形成第一侧墙，所述第一侧墙覆盖所述开口侧壁上的所述第一氮化硅层；
在所述开口位置，刻蚀所述擦除栅层、所述隧穿氧化层至所述浮栅层表面；
形成第二侧墙，所述第二侧墙覆盖部分所述第一侧墙、所述擦除栅层的侧表面和所述隧穿氧化层的侧表面；
在所述开口位置，刻蚀所述浮栅层至所述栅氧化层表面；
在所述开口位置对所述衬底进行离子注入工艺，以在所述衬底中形成源区；
形成第三侧墙，所述第三侧墙覆盖部分所述第二侧墙和所述浮栅层的侧表面；
形成源线，所述源线填充所述开口；
回刻部分厚度的所述源线，以使剩余厚度的所述源线的上表面低于所述第二侧墙的顶端；
采用化学气相沉积工艺形成保护层，所述保护层覆盖所述源线和所述第一氮化硅层；以及
利用CMP工艺研磨去除超出所述第一氮化硅层表面的所述保护层。
可选的，在所述分栅闪存器件的制备方法中，所述保护层的厚度至少为
可选的，在所述分栅闪存器件的制备方法中，所述保护层的材质为二氧化硅。
可选的，在所述分栅闪存器件的制备方法中，在回刻部分厚度的所述源线之后，以及在采用化学气相沉积工艺形成保护层之前，所述分栅闪存器件的制备方法还包括：
对所述源线进行离子注入工艺，以提高所述源线的导电性。
可选的，在所述分栅闪存器件的制备方法中，形成第三侧墙的步骤包括：
形成氧化硅层，所述氧化硅层覆盖所述开口底壁上的所述源区、所述开口侧壁上的所述第二侧墙和所述浮栅层的侧表面；
形成第二氮化硅层，所述第二氮化硅层覆盖所述氧化硅层；
采用干法刻蚀工艺去除所述开口底壁上的所述第二氮化硅层、所述开口侧壁顶端的所述第二氮化硅层；
采用干法刻蚀工艺去除所述开口底壁上的所述氧化硅层、所述开口侧壁顶端的所述氧化硅层；此时，剩余的所述氧化硅层覆盖所述浮栅层的侧表面和部分所述第二侧墙，剩余的所述第二氮化硅层覆盖剩余的所述氧化硅层；其中，剩余的所述氧化硅层和剩余的所述第二氮化硅层构成所述第三侧墙。
可选的，在所述分栅闪存器件的制备方法中，所述隧穿氧化层的厚度为
另一方面，本申请实施例还提供了一种分栅闪存器件，包括：
衬底，所述衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；
开口，所述开口位于所述第一氮化硅层、所述擦除栅层、所述隧穿氧化层、所述浮栅层和所述栅氧化层中；
第一侧墙，所述第一侧墙覆盖所述开口侧壁上的所述第一氮化硅层；
第二侧墙，所述第二侧墙覆盖部分所述第一侧墙、所述擦除栅层的侧表面和所述隧穿氧化层的侧表面；
源区，所述源区位于所述开口底部的在所述衬底中；
第三侧墙，所述第三侧墙覆盖部分所述第二侧墙和所述浮栅层的侧表面；
源线，所述源线位于所述开口中并且所述源线的上表面低于所述第二侧墙的顶端；以及
保护层，所述保护层覆盖所述源线以及填充所述开口的剩余空间，所述保护层通过化学气相沉积工艺得到。
本申请技术方案，至少包括如下优点：
本申请通过在开口中回刻部分厚度的源线，再采用CVD工艺沉积形成保护层，可以避免传统高温炉管工艺制备保护层的高温环境，从而避免了高温氧化过程中保护层中的氧离子扩散至隧穿氧化层，导致隧穿氧化层被氧化加厚以及被冲击疏松的情况，提高了隧穿氧化层的膜层致密性和厚度均匀性，改善了隧穿氧化层的膜层质量，保证了分栅闪存器件的产品良率和可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的分栅闪存器件的制备方法的流程图；
图2-图14是本发明实施例的制备分栅闪存器件的各工艺步骤中的半导体结构示意图；
其中，附图标记说明如下：
100-衬底，101-源区，110-栅氧化层，120-浮栅层，130-隧穿氧化层，140-擦除栅层，150-第一氮化硅层，160-第一侧墙，170-第二侧墙，180-第三侧墙，181-剩余的氧化硅层，182-剩余的第二氮化硅层，190-源线，191-剩余后的源线，200-开口，210-保护层，211-CMP工艺后的保护层。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
发明人研究发现，在cell形成过程中，受源线多晶硅材料表面氧化形成氧化保护层工艺的影响，氧化保护层中或者反应气体中的氧离子在高温氧化过程中，通过氧化保护层以及第一侧墙扩散，使得隧穿氧化层被氧化加厚，且氧化加厚的那部分隧穿氧化层较为疏松，导致隧穿氧化层的膜层质量变差，很容易trap(捕获)电荷，影响产品良率和可靠性。
基于上述问题，本申请实施例提供了一种分栅闪存器件的制备方法，参考图1，图1是本发明实施例的分栅闪存器件的制备方法的流程图。
具体的，参考图2-图14，图2-图14是本发明实施例的制备分栅闪存器件的各工艺步骤中的半导体结构示意图。
本申请实施例提供的分栅闪存器件的制备方法包括：
首先，执行步骤S1：如图2所示，图2是形成第一氮化硅层之后的半导体结构示意图，提供一衬底100，所述衬底100上依次形成有栅氧化层110、浮栅层120、隧穿氧化层130、擦除栅层140和第一氮化硅层150。
其中，所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述衬底100也可以是砷化镓、硅稼化合物等，所述衬底100还可以具有绝缘层上硅或硅上外延层结构；所述衬底100还可以是其它半导体材质，这里不再一一列举。
较佳的，所述隧穿氧化层130的厚度为
然后，执行步骤S2：如图3所示，图3是刻蚀所述第一氮化硅层至所述擦除栅层表面以形成开口之后的半导体结构示意图，刻蚀所述第一氮化硅层150至所述擦除栅层140表面以在所述擦除栅层140上形成一开口200。
在本实施例中，可以采用干法刻蚀工艺刻蚀所述第一氮化硅层150至所述擦除栅层140表面以在所述擦除栅层140上形成一开口200。
值得注意的是，所述开口200的大小定义出了后续所述浮栅层120开口的大小。
接着，执行步骤S3：如图4所示，图4是形成第一侧墙之后的半导体结构示意图，形成第一侧墙160，所述第一侧墙160覆盖所述开口200侧壁上的所述第一氮化硅层150。具体的，所述第一侧墙160的材质可以是氧化硅。
在本实施例中，所述第一侧墙160用于定义擦除栅140最终的长度。
进一步的，执行步骤S4：如图5所示，图5是刻蚀所述擦除栅层、所述隧穿氧化层至所述浮栅层表面之后的半导体结构示意图，在所述开口位置，刻蚀所述擦除栅层、所述隧穿氧化层至所述浮栅层表面。具体的，可以采用干法刻蚀工艺刻蚀所述擦除栅层140、所述隧穿氧化层130至所述浮栅层120表面。
接着，执行步骤S5：如图6所示，图6是形成第二侧墙之后的半导体结构示意图，形成第二侧墙170，所述第二侧墙170覆盖部分所述第一侧墙160、所述擦除栅层140的侧表面和所述隧穿氧化层130的侧表面。
在本实施例中，所述第二侧墙170的材质为氧化硅。
进一步的，执行步骤S6：如图7所示，图7是刻蚀所述浮栅层至所述栅氧化层表面之后的半导体结构示意图，在所述开口200位置，刻蚀所述浮栅层120至所述栅氧化层110表面。
在本实施例中，可以采用干法刻蚀工艺刻蚀所述浮栅层120至所述栅氧化层110表面。
接着，执行步骤S7：如图8所示，图8是形成源区之后的半导体结构示意图，在所述开口200位置对所述衬底100进行离子注入工艺，以在所述衬底100中形成源区101。
进一步的，在形成源区101之后，所述分栅闪存器件的制造方法还可以包括：如图9所示，图9是刻蚀所述栅氧化层至所述源区表面之后的半导体结构示意图，在所述开口200位置，采用干法刻蚀工艺刻蚀所述栅氧化层110至所述源区101表面。
进一步的，执行步骤S8：如图10所示，图10是源线之后的半导体结构示意图，形成第三侧墙180，所述第三侧墙180覆盖部分所述第二侧墙170和所述浮栅层120的侧表面。其中，形成第三侧墙180的步骤具体可以包括：
形成氧化硅层，所述氧化硅层覆盖所述开口200底壁上的所述源区101、所述开口200侧壁上的所述第二侧墙170和所述浮栅层120的侧表面；
形成第二氮化硅层，所述第二氮化硅层覆盖所述氧化硅层；
采用干法刻蚀工艺去除所述开口200底壁上的所述第二氮化硅层、所述开口200侧壁顶端的所述第二氮化硅层；
采用干法刻蚀工艺去除所述开口200底壁上的所述氧化硅层、所述开口200侧壁顶端的所述氧化硅层；此时，剩余的所述氧化硅层181覆盖所述浮栅层120的侧表面和部分所述第二侧墙170，剩余的所述第二氮化硅层182覆盖剩余的所述氧化硅层181；剩余的所述氧化硅层181和剩余的所述第二氮化硅层182构成所述第三侧墙180。
接着，执行步骤S9：继续参考图10，形成源线190，所述源线190填充所述开口。
在本实施例中，形成所述源线190的具体步骤可以包括：
步骤S9.1：利用化学气相沉积(CVD)工艺形成源线多晶硅，所述源线多晶硅填充所述开口并且覆盖所述第一氮化硅层150；
步骤S9.2：采用CMP(化学机械研磨)工艺研磨去除所述第一氮化硅层150表面的源线多晶硅，以得到最终填充所述开口的所述源线190。
进一步的，执行步骤S10：如图11所示，图11是回刻部分厚度的所述源线之后的半导体结构示意图，回刻部分厚度的所述源线190，以使剩余厚度的所述源线191的上表面低于所述第二侧墙170的顶端。
在本实施例中，可以采用干法刻蚀工艺回刻部分厚度的所述源线190。
进一步的，如图12所示，图12是对所述源线进行离子注入工艺之后的半导体结构示意图，在回刻部分厚度的所述源线之后，所述分栅闪存器件的制备方法还可以包括：对剩余厚度的所述源线191进行离子注入工艺，以提高所述源线191的导电性。
接着，执行步骤S11：如图13所示，图13是形成保护层之后的半导体结构示意图，采用化学气相沉积工艺形成保护层210，所述保护层210覆盖所述源线191和所述第一氮化硅层150。
优选的，采用化学气相沉积工艺形成保护层210，所述保护层覆盖所述源线和所述第一氮化硅层的过程中，参与反应气体包括但不限于O2。
在本实施例中，可以采用PECVD工艺形成所述保护层210。
较佳的，所述保护层210的材质为二氧化硅(TEOS)。
进一步的，所述保护层210的厚度至少为例如/>
最后，执行步骤S12：如图14所示，图14是形成研磨去除超出所述第一氮化硅层表面的所述保护层之后的半导体结构示意图，利用CMP工艺研磨去除超出所述第一氮化硅层150表面的所述保护层210，以得到最终的保护层211。
在本申请中，通过在开口中回刻部分厚度的源线190，再采用CVD工艺在剩余厚度的源线191表面以及第一氮化硅层150表面沉积形成保护层210，最后研磨去除超出所述第一氮化硅层150表面的所述保护层210，这样可以避免传统高温炉管工艺制备保护层的高温环境，从而避免了高温氧化过程中保护层210中的氧离子扩散至隧穿氧化层130，导致隧穿氧化层130被氧化加厚以及被冲击疏松的情况，提高了隧穿氧化层130的膜层致密性和厚度均匀性，改善了隧穿氧化层的膜层质量，保证了分栅闪存器件的产品良率和可靠性。
基于同一发明构思，本申请实施例还提供了一种分栅闪存器件，参考图14，所述分栅闪存器件包括：
衬底100，所述衬底100上依次形成有栅氧化层110、浮栅层120、隧穿氧化层130、擦除栅层140和第一氮化硅层150；
开口200，所述开口200位于所述第一氮化硅层150、所述擦除栅层140、所述隧穿氧化层130、所述浮栅层120和所述栅氧化层110中；
第一侧墙160，所述第一侧墙160覆盖所述开口侧壁上的所述第一氮化硅层150；
第二侧墙170，所述第二侧墙170覆盖部分所述第一侧墙160、所述擦除栅层140的侧表面和所述隧穿氧化层130的侧表面；
源区101，所述源区101位于所述开口底部的在所述衬底100中；
第三侧墙180，所述第三侧墙180覆盖部分所述第二侧墙170和所述浮栅层140以及所述栅氧化层110的侧表面；
源线191，所述源线191位于所述开口中，并且所述源线191的上表面低于所述第二侧墙170的顶端；以及
保护层211，所述保护层211覆盖所述源线191以及填充所述开口的剩余空间，所述保护层211通过化学气相沉积工艺得到。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (7)
1.一种分栅闪存器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；
刻蚀所述第一氮化硅层至所述擦除栅层表面以在所述擦除栅层上形成一开口；
形成第一侧墙，所述第一侧墙覆盖所述开口侧壁上的所述第一氮化硅层；
在所述开口位置，刻蚀所述擦除栅层、所述隧穿氧化层至所述浮栅层表面；
形成第二侧墙，所述第二侧墙覆盖部分所述第一侧墙、所述擦除栅层的侧表面和所述隧穿氧化层的侧表面；
在所述开口位置，刻蚀所述浮栅层至所述栅氧化层表面；
在所述开口位置对所述衬底进行离子注入工艺，以在所述衬底中形成源区；
形成第三侧墙，所述第三侧墙覆盖部分所述第二侧墙和所述浮栅层的侧表面；
形成源线，所述源线填充所述开口；
回刻部分厚度的所述源线，以使剩余厚度的所述源线的上表面低于所述第二侧墙的顶端；
采用化学气相沉积工艺形成保护层，所述保护层覆盖所述源线和所述第一氮化硅层；以及
利用CMP工艺研磨去除超出所述第一氮化硅层表面的所述保护层。
2.根据权利要求1所述的分栅闪存器件的制备方法，其特征在于，所述保护层的厚度至少为
3.根据权利要求1所述的分栅闪存器件的制备方法，其特征在于，所述保护层的材质为二氧化硅。
4.根据权利要求1所述的分栅闪存器件的制备方法，其特征在于，在回刻部分厚度的所述源线之后，以及在采用化学气相沉积工艺形成保护层之前，所述分栅闪存器件的制备方法还包括：
对所述源线进行离子注入工艺，以提高所述源线的导电性。
5.根据权利要求1所述的分栅闪存器件的制备方法，其特征在于，形成第三侧墙的步骤包括：
形成氧化硅层，所述氧化硅层覆盖所述开口底壁上的所述源区、所述开口侧壁上的所述第二侧墙和所述浮栅层的侧表面；
形成第二氮化硅层，所述第二氮化硅层覆盖所述氧化硅层；
采用干法刻蚀工艺去除所述开口底壁上的所述第二氮化硅层、所述开口侧壁顶端的所述第二氮化硅层；
采用干法刻蚀工艺去除所述开口底壁上的所述氧化硅层、所述开口侧壁顶端的所述氧化硅层；此时，剩余的所述氧化硅层覆盖所述浮栅层的侧表面和部分所述第二侧墙，剩余的所述第二氮化硅层覆盖剩余的所述氧化硅层；其中，剩余的所述氧化硅层和剩余的所述第二氮化硅层构成所述第三侧墙。
6.根据权利要求1所述的分栅闪存器件的制备方法，其特征在于，所述隧穿氧化层的厚度为
7.一种分栅闪存器件，其特征在于，包括：
衬底，所述衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；
开口，所述开口位于所述第一氮化硅层、所述擦除栅层、所述隧穿氧化层、所述浮栅层和所述栅氧化层中；
第一侧墙，所述第一侧墙覆盖所述开口侧壁上的所述第一氮化硅层；
第二侧墙，所述第二侧墙覆盖部分所述第一侧墙、所述擦除栅层的侧表面和所述隧穿氧化层的侧表面；
源区，所述源区位于所述开口底部的在所述衬底中；
第三侧墙，所述第三侧墙覆盖部分所述第二侧墙和所述浮栅层的侧表面；
源线，所述源线位于所述开口中并且所述源线的上表面低于所述第二侧墙的顶端；以及
保护层，所述保护层覆盖所述源线以及填充所述开口的剩余空间，所述保护层通过化学气相沉积工艺得到。
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| CN202311015940.3A CN117241585A (zh) | 2023-08-11 | 2023-08-11 | 分栅闪存器件及其制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311015940.3A CN117241585A (zh) | 2023-08-11 | 2023-08-11 | 分栅闪存器件及其制备方法 |
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| CN117241585A true CN117241585A (zh) | 2023-12-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202311015940.3A Pending CN117241585A (zh) | 2023-08-11 | 2023-08-11 | 分栅闪存器件及其制备方法 |
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2023
- 2023-08-11 CN CN202311015940.3A patent/CN117241585A/zh active Pending
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