CN117238335A - 基于sram存算一体电路的混合信号读取电路 - Google Patents
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Abstract
本申请涉及集成电路技术领域，具体涉及一种基于SRAM存算一体电路的数模混合读取电路，包括：存内计算电路，存内计算电路对输入的多比特数字信号进行不同权重的乘加运算；可变增益跨导放大器，可变增益跨导放大器通过多比特数字信号控制，实现增益的可变，将电流信号转化为电压信号，将输入级信号进行不同范围的放大；模拟数字转换器，模拟数字转换器将可变增益跨导放大器处理后的电压信号转换为数字信号输出。本申请基于SRAM存算一体电路的输出值作为输入量，通过放大器的设置，改变可变增益跨导放大器的增益值，增益后求和信号进一步输入模数转换器，从而改变求和信号的量化范围，从而可以满足不同场景的数模混合读取的同时，保持较低的能耗效率。
Description
技术领域
本申请涉及集成电路技术领域，具体涉及一种基于SRAM存算一体电路的数模混合读取电路。
背景技术
随着人工智能应用技术的快速发展，深度神经网络作为目前图像识别中最成功的算法之一，它需要对输入数据和权重数据做大量的乘法和加法运算(Multiplication andAccumulation，MAC)。存内计算(Computing-in-Memory，CIM)电路不仅可以支持存储器电路所具有的一般读写操作，而且可以执行多种运算操作，因而可以大大减少数据的搬移量，从而进一步提高系统的能耗效率。新型存储器及存内计算电路在高能效人工智能处理器、物联网终端设备、智能家居和智慧城市系统中有着广泛的应用前景。
因此，存算一体化成为了未来趋势。其中，基于SRAM的存算一体结构是近年来提出的一种新型存算一体结构。该结构利用2P-SRAM的模拟特性，可直接在存储单元内进行权重-特征值乘加运算，规避了数据搬运造成的能量消耗，提高了运算效率。在基于SRAM存算一体电路中，2P-SRAM阵列的bitline上的电流为矩阵乘加运算的模拟量结果。该电流值会随着各种乘加运算的组合的不同而不同。
现有读取电路对信号处理不进行可控增益放大或仅通过共源共栅型跨导放大器简单处理，在精度和稳定性方面很难满足更广泛的应用场景要求；同时，对于存算一体芯片有更高的功耗、更小的面积需求，以及电路始终存在静态功耗的问题。所以需要设计一套满足不同场景的数模混合读取电路，实现较高的能耗效率和计算正确率。
发明内容
本发明要解决的技术问题是：现有的读取电路难以同时满足不同场景的数模混合读取，且保持较低的能耗效率。
为此，本发明提供一种基于SRAM存算一体电路的数模混合读取电路。
本发明解决其技术问题所采用的技术方案是：
一种基于SRAM存算一体电路的数模混合读取电路，包括：
存内计算电路，所述存内计算电路对输入的多比特数字信号进行不同权重的乘加运算；
可变增益跨导放大器，所述可变增益跨导放大器通过多比特数字信号控制，实现增益的可变，将电流信号转化为电压信号，将输入级信号进行不同范围的放大；
模拟数字转换器，所述模拟数字转换器将可变增益跨导放大器处理后的电压信号转换为数字信号输出。
通过采用上述技术方案，该混合读取电路以存内计算电路的输出值作为输入量，从而可以直接在存储单元内进行权重-特征值乘加运算，规避了数据搬运造成的能量消耗；通过放大器的设置，改变可变增益跨导放大器的增益值，增益后求和信号进一步输入模数转换器，从而改变求和信号的量化范围，从而可以满足不同场景的数模混合读取的同时，保持较低的能耗效率。
进一步的，所述可变增益跨导放大器包括信号增益电容阵列，所述信号增益电容阵列中的每个电容的两端分别连接运算放大器的反相输入端和输出端，运算放大器的正相输入端接地。
进一步的，所述可变增益跨导放大器包括带负反馈的跨导放大电路以及可变电路放大器，所述带负反馈的跨导放大电路由信号增益电容阵列和运算放大器组成，所述带负反馈的跨导放大电路的电压增益倍数为C1/C2，其中，C1为存内计算电路输出的电荷总和的模拟量，承载输出电荷的电容，C2为可变增益跨导放大电路中的权重电容。
进一步的，所述权重电容的选择由外置的外接数字信号控制，用于改变可变增益跨导放大器的增益值。
进一步的，所述存内计算电路采用耦合电容完成乘累加计算。
进一步的，所述存内计算电路为基于SRAM存内计算电路的MAC电路。
进一步的，该数模混合读取电路受计算的时钟信号控制，当CLK_AVR为高电平时，基于存内计算电路上的开关闭合，电路中的电荷进行共享，同时也数字信号计算的结果输出为模拟量，并输入下一级可变增益跨导放大器。
进一步的，所述存内计算电路包括预设数量个存内计算单元、数模转换器、置位电路、模数转换器，所述存内计算单元用于对特征值-权重电路的计算，存内计算的方法是通过逻辑门代替计算电路，将输入量与存内计算单元中存储的权重信息相乘输出模拟量，所述数模转换器于将输入的有符号多比特输入数据的数值位数据转换为模拟信号，所述置位电路，用于在信号传输中提供共模电平，所述模数转换器用于将计算后的模拟量转换为多比特数字信号输出，并作为混合信号读取电路的输出级。
进一步的，每个所述存内计算单元包括预设数量个数据接收单元和预设数量个存算单元组，每个所述存算单元组包括预设数量个存算单元和信号输出端，其中所述存算单元包括信号输入端、存储子单元、计算子单元和加法电容。
进一步的，所述存算单元分别包括加法电容和乘法器，所述加法电容用于对各个计算子单元分别输出的计算结果信号进行累加并输出，所述乘法器用于对计算子单元对应的存储子单元中的单比特数据和输入计算子单元的待计算信号进行乘法计算并输出，所述乘法器包括第一开关和第二开关，所述第一开关用于在乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，所述第二开关用于在乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。
本发明的有益效果是，该混合信号存算一体电路设置有预设数量个存内计算单元、存算一体单元阵列、模数转换单元，由于该电路包含了上述存内计算单元，从而使该电路应用到神经网络加速计算时，降低了神经网络计算的静态功耗，同时降低了存算一体电路的面积。
该SRAM存算一体的权重-特征值乘加模拟计算核是基于两端口的6T-SRAM，这种结构具有独立的读写字线(RWL,WWL)和读写位线(RBL,WBL和WBLB)，从而有分开的读端口和写端口；数据从读端口读出，从写端口写入。这样不仅提高了稳定性，而且可以进行同时读写，从而有更高的性能。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明中基于SRAM的存内计算电路的结构示意图。
图2是本发明中混合信号读取电路的结构示意图。
图中：101、存内计算单元；102、数模转换器；103、置位电路；104、模数转换器；201、MAC电路；202、可变增益跨导放大器；203、模拟数字转换器。
具体实施方式
现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
一种基于SRAM存算一体电路的混合信号读取电路，包括：基于SRAM的MAC(Multiply Accumulate)电路、可变增益跨导放大器202、模拟数字转换器203。
基于SRAM存内计算电路的MAC电路201为混合信号读取电路的第一级，即输入级，采用耦合电容完成乘累加计算，读取电路受计算的时钟信号控制，当CLK_AVR为高电平时，基于SRAM的MAC电路201上的开关闭合，电路中的电荷进行共享，同时也数字信号计算的结果输出为模拟量，并输入下一级可变增益跨导放大器202。
可变增益跨导放大器202通过多比特数字信号控制，实现增益的可变，将不同范围的加权电流信号转化为电压信号，电压信号输入模拟数字转换器203，模拟数字转换器203为下级信号处理单元，模拟数字转换器203将可变增益跨导放大器202处理后的电压信号转换为数字信号输出。
具体的，SRAM的存内计算电路包括预设数量个SRAM存内计算单元101、数模转换器102、置位电路103、模数转换器104。数模转换器102用于将多比特数字特征值转换为模拟量，模拟量被数模转换器102控制在一定的范围内，并将数模转换后的模拟量作为SRAM存内计算的输入值。
存内计算单元101用于对特征值-权重电路的计算，存内计算的方法是通过逻辑门代替计算电路，将输入量与SRAM中存储的权重信息相乘输出模拟量。该电路包含的各个组成部分可以集成到一个芯片中，也可以设置到不同的芯片或电路板中，这些芯片或电路板之间建立数据通信的链路。例如，当SRAM存内计算单元101中存储值为1时，计算单元会将数模转换器102输出的模拟量输出，因而起到了乘法的功能。
模数转换器104用于将上一级存内计算单元101求和完成的模拟量转换为多比特数字信号输出至可变增益跨导放大器202。模数转换器104包括参考电平输入端，数量个模数转换器104中的每个模数转换器104进一步用于根据输入的累加结果信号和参考电平的差值，生成表示差值的数字信号。
置位电路103用于在信号传输中提供共模电平，用于满足模数转换器104的工作要求。
具体的，每个存内计算单元101包括预设数量个数据接收单元和与其对应的存算单元组，每个存算单元组包括预设数量个存算单元和信号输出端，其中
存算单元包括信号输入端、存储子单元、计算子单元和加法电容。
若数据接收单元接收到的多比特输入数据为有符号多比特输入数据，则该数据接收单元将有符号多比特输入数据传输至对应的存算单元进行储存，存算单元组中有用于对有符号多比特数据的符号位与输入的第一待计算信号进行计算，得到有符号多比特数据的符号位对应的第一累加结果信号的存算单元组；也有用于对有符号多比特数据的数值位与输入的第二待计算信号进行计算，得到有符号多比特数据的数值位对应的第二累加结果信号的存算单元组。
存算单元组中的每个存算单元均包括加法电容和乘法器，每个存算单元中的加法电容的容值相同。
存算单元包括的存储子单元用于存储单比特数据，该存算单元包括的信号输入端用于接收待计算信号，该存算单元包括的计算子单元用于对单比特数据和待计算信号进行计算，并将计算结果信号输入对应的加法电容；第一预设数量个存算单元分别包括的加法电容用于对各个计算子单元分别输出的计算结果信号进行累加，并将累加结果信号经过信号输出端输出。
计算子单元包括乘法器，乘法器用于对计算子单元对应的存储子单元中的单比特数据和输入计算子单元的待计算信号进行乘法计算，输出计算结果信号。乘法器包括第一开关和第二开关，第一开关用于在乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，第二开关用于在乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。
混合信号读取电路的第二级为带负反馈的跨导放大电路和可变增益放大器组合而成的可变增益跨导放大电路，可以实现将加权电流转换为数字输出，完成特征值-权重乘加操作。其中信号增益电容阵列和运算放大器组成负反馈跨导放大电路，每个电容的两端分别连接运算放大器的反相输入端和输出端，运算放大器的正相输入端接地，因此，信号增益电容阵列和运算放大器组成负反馈跨导放大电路，当触发计算控制信号时，各个信号输入电容中存储的电荷可以转移到信号增益电容阵列。根据可变增益跨导放大电路负反馈的原理可知，该负反馈放大电路的电压增益倍数为C1/C2，其中，C1为上级存内计算电路输出的电荷总和的模拟量，承载输出电荷的电容，C2为可变增益跨导放大电路包括的闭环电路中的权重电容，其中权重电容的选择由另外外接数字信号控制，用于改变可变增益跨导放大器202的增益值。增益后求和信号通常可以进一步输入模拟数字转换器203，从而改变求和信号的量化范围。模拟数字转换器203为下级信号处理单元。
综上所述，该混合信号存算一体电路设置有预设数量个存内计算单元101、存算一体单元阵列、模数转换单元，由于该电路包含了上述存内计算单元101，从而使该电路应用到神经网络加速计算时，降低了神经网络计算的静态功耗，同时降低了存算一体电路的面积。
该SRAM存算一体的权重-特征值乘加模拟计算核是基于两端口的6T-SRAM，这种结构具有独立的读写字线(RWL,WWL)和读写位线(RBL,WBL和WBLB)，从而有分开的读端口和写端口；数据从读端口读出，从写端口写入。这样不仅提高了稳定性，而且可以进行同时读写，从而有更高的性能。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要如权利要求范围来确定其技术性范围。
Claims (10)
1.一种基于SRAM存算一体电路的数模混合读取电路，其特征在于，包括：
存内计算电路，所述存内计算电路对输入的多比特数字信号进行不同权重的乘加运算；
可变增益跨导放大器(202)，所述可变增益跨导放大器(202)通过多比特数字信号控制，实现增益的可变，将电流信号转化为电压信号，将输入级信号进行不同范围的放大；
模拟数字转换器(203)，所述模拟数字转换器(203)将可变增益跨导放大器(202)处理后的电压信号转换为数字信号输出。
2.根据权利要求1所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述可变增益跨导放大器(202)包括信号增益电容阵列，所述信号增益电容阵列中的每个电容的两端分别连接运算放大器的反相输入端和输出端，运算放大器的正相输入端接地。
3.根据权利要求2所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述可变增益跨导放大器(202)包括带负反馈的跨导放大电路以及可变电路放大器，所述带负反馈的跨导放大电路由信号增益电容阵列和运算放大器组成，所述带负反馈的跨导放大电路的电压增益倍数为C1/C2，其中，C1为存内计算电路输出的电荷总和的模拟量，承载输出电荷的电容，C2为可变增益跨导放大电路中的权重电容。
4.根据权利要求3所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述权重电容的选择由外置的外接数字信号控制，用于改变可变增益跨导放大器(202)的增益值。
5.根据权利要求1所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述存内计算电路采用耦合电容完成乘累加计算。
6.根据权利要求1所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述存内计算电路为基于SRAM存内计算电路的MAC电路(201)。
7.根据权利要求6所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，该数模混合读取电路受计算的时钟信号控制，当CLK_AVR为高电平时，基于存内计算电路上的开关闭合，电路中的电荷进行共享，同时也数字信号计算的结果输出为模拟量，并输入下一级可变增益跨导放大器(202)。
8.根据权利要求1所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述存内计算电路包括预设数量个存内计算单元(101)、数模转换器(102)、置位电路(103)、模数转换器(104)，所述存内计算单元(101)用于对特征值-权重电路的计算，存内计算的方法是通过逻辑门代替计算电路，将输入量与存内计算单元(101)中存储的权重信息相乘输出模拟量，所述数模转换器(102)于将输入的有符号多比特输入数据的数值位数据转换为模拟信号，所述置位电路(103)用于在信号传输中提供共模电平，所述模数转换器(104)用于将计算后的模拟量转换为多比特数字信号输出，并作为混合信号读取电路的输出级。
9.根据权利要求8所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，每个所述存内计算单元(101)包括预设数量个数据接收单元和预设数量个存算单元组，每个所述存算单元组包括预设数量个存算单元和信号输出端，其中所述存算单元包括信号输入端、存储子单元、计算子单元和加法电容。
10.根据权利要求9所述的基于SRAM存算一体电路的数模混合读取电路，其特征在于，所述存算单元分别包括加法电容和乘法器，所述加法电容用于对各个计算子单元分别输出的计算结果信号进行累加并输出，所述乘法器用于对计算子单元对应的存储子单元中的单比特数据和输入计算子单元的待计算信号进行乘法计算并输出，所述乘法器包括第一开关和第二开关，所述第一开关用于在乘法器对应的存储子单元中的单比特数据为第一数据时，将输入的待计算信号作为计算结果信号输出，所述第二开关用于在乘法器对应的存储子单元中的单比特数据为第二数据时，将预设电平作为计算结果信号输出。
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2023
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