WO2024103480A1 - 存算一体电路、芯片及电子设备 - Google Patents

Abstract

本文公开了一种存算一体电路、芯片及电子设备，其中的存算一体电路包括：阻变存储器阵列(1)、钳位电路(2)、电流镜(3)和模数转换电路(4)；钳位电路(2)连接在信号输入端和阻变存储器阵列(1)之间，用于对阻变存储器阵列(1)中的N个选定阻变存储器输入钳位电压信号，N≥2且为整数；电流镜(3)连接在阻变存储器阵列(1)和模数转换电路(4)之间，用于基于N个选定阻变存储器输出的N路电流，输出汇合电流至模数转换电路(4)；模数转换电路(4)用于将汇合电流转换为数字信号。该存算一体电路可在数据读出的时候进行计算，且能够提高运算速率，降低了电路和系统的运算功耗。

Description

存算一体电路、芯片及电子设备

相关申请的交叉引用

本公开要求于2022年11月14日提交、申请号为2022114186782且名称为“存算一体电路、芯片及电子设备”的中国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开内容涉及一种存算一体电路、芯片及电子设备。

背景技术

随着处理器和存储器的工艺提升差的变大，冯诺依曼体系结构下存储墙剪刀差不断增大，访存功耗墙问题也日益突出，工业界和学术界开始从聚焦计算转到聚焦存储。与此同时，目前各种机器学习算法的逐步成熟与落地，越来越多的基于人工神经网络的算法部署在各种场景执行智能分辨或智能识别等任务，计算量的飞速增加，存储器中的数据搬运慢、搬运能耗大等问题成为了计算效率的关键瓶颈之一。

发明内容

通过利用本公开内容的一个或多个实施例解决了存储器因为存储墙和功耗墙导致的数据搬运能耗大的技术问题。

在第一方面，本公开提供了一种存算一体电路，包括阻变存储器阵列、钳位电路、电流镜和模数转换电路；所述钳位电路连接在信号输入端和所述阻变存储器阵列之间，用于对所述阻变存储器阵列中的N个选定阻变存储器输入钳位电压信号，N≥2且为整数；所述电流镜连接在所述阻变存储器阵列和所述模数转换电路之间，用于基于所述N个选定阻变存储器输出的N路电流，输出汇合电流至所述模数转换电路；所述模数转换电路用于将所述汇合电流转换为数字信号。

在第二方面，本公开提供了一种存算一体芯片，包括第一方面提供的任一项存算一体电路。

在第三方面，本公开提供了一种电子设备，包括第一方面提供的存算一体芯片。

本公开提供了一种存算一体电路，一方面，利用阻变存储器(RRAM)阵列可以实现基础的数据读写操作；另一方面，通过钳位电路可以将不同的读出电压钳位在阻变存储器两端，结合阻变存储器阵列中被选定的N个阻变存储器的阻态高低，输出N路电流信号；N路电流经电流镜的赋值处理后输出汇合电流或整合电流，汇合电流再经模数转换电路转换为数字信号，实现了输入数据与N个选定的阻变存储器的对应数据的乘法运算；该存算一体电路利用阻变存储器阵列适合电流型计算的特点，在数据读出的时候进行计算，通过存算一体设计将计算和存储功能一体化，可在数据读出的时候进行计算，避免了传统数字电路乘法器计算时的较大翻转功耗；同时，通过钳位电路对输入信号进行钳位，钳位电压通过阻变存储器阵列转为电流信号，输出的电流经电流镜和模数转换电路读出数字信号，因此在做计算时仅有一次电压到电流的转换，不需要再将电流信号额外转换成电压信号读出，减少了电流-电压转换产生的额外电路开销，从而提高了运算速率，降低了电路和系统的运算功耗。

上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。

附图说明

图1为本公开实施例的存算一体电路的整体示意图；

图2为本公开实施例的钳位电压和存储单元的结构示意图；

图3为本公开实施例的电流型逐次逼近模数转换电路的结构示意图；

附图标记说明：

1、阻变存储器阵列；11、存储单元；SL、源线；WL、字线；BL、位线；T1、第一晶体管；R、阻变存储器；2、钳位电路；21、运算放大器；T2、第二晶体管；3、电流镜；4、模数转换电路；T3、第三晶体管；T4、第四晶体管；41、第一反相器；42、第二反相器；43、第三反相器；T11、第一上拉晶 体管；T12、第一下拉晶体管；T21、第二上拉晶体管；T22、第二下拉晶体管；T31、第三上拉晶体管；T32、第三下拉晶体管；5、数字组合电路。

具体实施方式

本公开内容为了使本公开所属技术领域中的技术人员更清楚地理解本公开，下面结合附图，通过具体实施例对本公开技术方案作详细描述。在整个说明书中，除非另有特别说明，本文使用的术语应理解为如本领域中通常所使用的含义。因此，除非另有定义，本文使用的所有技术和科学术语具有与本公开所属领域技术人员的一般理解相同的含义。若存在矛盾，本说明书优先。除非另有特别说明，本公开中用到的各种设备等，均可通过市场购买得到或者可通过现有方法制备得到。

随着存储技术的不断发展，存算一体(Computing in Memory)是在存储器中嵌入计算能力，以新的运算架构进行二维和三维矩阵乘法/加法运算。由于存算一体技术直接利用存储器进行数据处理或计算，因此能够将数据存储与计算融合在同一个芯片的同一片区，理论上可以彻底消除冯诺依曼计算架构瓶颈，特别适用于深度学习神经网络这种大数据量、大规模并行的应用场景。但是，目前的存算一体芯片或存储器在功耗方面存在一定的不足，限制了其在机器学习领域，尤其是人工神经网络的权重计算方面的应用。

在第一方面，如图1所示，本公开提供了一种存算一体电路，包括：阻变存储器阵列1、钳位电路2、电流镜3和模数转换电路4；钳位电路2连接在信号输入端和阻变存储器阵列1之间，用于对阻变存储器阵列1中的N个选定阻变存储器输入钳位电压信号，N≥2且为整数；电流镜3连接在阻变存储器阵列1和模数转换电路4之间，用于基于N个选定阻变存储器R输出的N路电流，输出汇合电流至模数转换电路4；模数转换电路4用于将汇合电流转换为数字信号。

本实施例提供的存算一体电路，一方面利用阻变存储器(RRAM)阵列可以实现基础的数据读写操作；另一方面通过钳位电路2可以将不同的读出电压钳位在阻变存储器R两端，结合阻变存储器阵列1中被选定的N个阻 变存储器的阻态高低，输出N路电流信号；N路电流经电流镜3的赋值处理后输出汇合电流或整合电流，汇合电流再经模数转换电路4转换为数字信号，实现了输入数据与N个选定的阻变存储器的对应数据的乘法运算；该存算一体电路利用阻变存储器阵列1适合电流型计算的特点，在数据读出的时候进行计算，通过存算一体设计将计算和存储功能一体化，可在数据读出的时候进行计算，避免了传统数字电路乘法器计算时的较大翻转功耗；同时，通过钳位电路2对输入信号进行钳位，钳位电压通过阻变存储器阵列1转为电流信号，输出的电流经电流镜3和模数转换电路4读出数字信号；因此在做计算时仅有一次电压到电流的转换，不需要再将电流信号额外转换成电压信号读出，减少了电流-电压转换产生的额外电路开销，从而提高了运算速率，降低了电路和系统的运算功耗。

具体来讲，阻变存储器阵列1是由阻变存储器组成的存储阵列，包括多个存储单元11以及相连的源线SL(Source line)、字线WL(Word Line)和位线BL(Bit Line)，结合地址译码器和控制电路实现基础的数据读写功能。其中，地址译码器连接在信号输入端和阻变存储器阵列1之间。

为了尽可能的减少存算一体电路的面积和功耗，本实施例采用1T1R存储单元，即由一个阻变存储器(R)和一个晶体管(T)组成一个存储单元11。图2示出了本实施例提供的1T1R存储单元的结构以及相连的钳位电路2，在一些实施例中，一个存储单元11包括一个第一晶体管T1和一个阻变存储器R；第一晶体管T1的源极连接源线SL，栅极连接字线WL；阻变存储器R连接在第一晶体管T1的漏极和钳位电路2之间。

钳位电路2的作用是基于信号输入端的输入信号，将不同的读出电压箝位在RRAM两端。输入信号包括两方面的信号，其一是存储器地址信号，通过地址译码器转换后选定阻变存储器阵列1中某一字线WL上的N个阻变存储器R，从而确定出存储在阻变存储器阵列1中数据或权重；其二是将与阻变存储器阵列1中的数据或权重进行运算的数据信号，通过钳位电路2转为钳位电压或读出电压加载至选定阻变存储器R，使N个选定阻变存储器R输出N路电流，通过电流镜3和模数转换电路4将N路电流转换为数字信号，以完成对输入数据与阻变存储器R中的存储数据之间的乘法运算。

图2示出了本实施例提供的、与1T1R存储单元配套的钳位电路2的结构示意，钳位电路2的数量与存储单元11的数量相等；一个钳位电路2连接在信号输入端和一个存储单元11之间；在一些实施例中，钳位电路2包括运算放大器21和第二晶体管T2；运算放大器21的正相输入端连接信号输入端，反向输入端连接位线BL，输出端连接第二晶体管T2的栅极；第二晶体管T2的源极连接位线BL，漏极连接电流镜3。

在一些实施例中，针对不同的输入信号，钳位电路2通过运算放大器21将对应的读出电压钳位在阻变存储器R两端。图2中示出了四种不同的信号输入，对应四种不同的钳位电压或读出电压：V0、V1、V2和V3，可通过两位二进制编码：00,01,10,11进行映射；钳位电压信号的位数可以根据需求确定，不限制于两位信号。钳位电路2还包括与位线BL相连的电源或电位VDD1，配合运算放大器21和第二晶体管T2将电压钳位在第一晶体管T1的两端；故而，本实施例提供的钳位电路2保证了存储单元11只需要设置一个晶体管，即第一晶体管T1就可以生成稳定电流，不需要在存储单元11中额外新增晶体管，直接使用钳位电路2中的第二晶体管T2就可以产生稳定的结果电流，从而显著的缩小了阻变存储器阵列1的电路面积，提高了运算能力，或者在相同运算能力的情况下降具有更低的功耗，更高的运算效率。

N个选定阻变存储器R在钳位电压的输入下输出N路电流至电流镜3。电流镜3又称指镜像恒流源，其作用是使受控电流与输入参考电流相等。在本实施例中，电流镜3的作用是将N路输出电流合为一路汇合电流后输出至模数转换电路4。

在一些实施例中，模数转换电路4可以是电流型逐次逼近模数转换电路。电流型逐次逼近式模数转换器的基本原理是使用一系列参考电流进行比较操作实现二分查找算法，以将电流模拟信号转换为数字信号。一系列的参考电流可通过参考电流阵列产生。

在一些实施例中，请参阅图3，电流型逐次逼近模数转换电路包括：第三晶体管T3、第四晶体管T4、第一反相器41、第二反相器42和第三反相器43；其中，第三晶体管T3的漏极连接参考电流阵列，源极连接第四晶体管T4的源极，栅极连接第四晶体管T4的栅极；第四晶体管T4的漏极连接电流 镜3；第一反相器41的输出端和第二反相器42的输入端与第四晶体管T4的漏极相连；第一反相器41的输入端和第二反相器42的输出端与第三反相器43的输入端相连。

在一些实施例中，该电流型逐次逼近模数转化电路直接对阻变存储器阵列1输出的汇合电流结果进行逐位比较读出，不需要再将电流信号额外转换成电压，减少了电流-电压转换导致的额外电路开销，消除了信号转换引入的误差。同时，常规模数转换电路是设置电容，通过电流给电容充放电实现电流转电压，而充放电时间较长则会降低电路的性能。本实施例提供的电流型逐次逼近模数转换电路，通过第一反相器41和第二反相器42组成双稳态结构的比较器，能够快速、稳定地读出电流结果，在电路面积，结果准确度，速度性能上具有一定的优势。

反相器的详细连接结构可参阅图3，具体包括：

第一反相器41包括第一上拉晶体管T11和第一下拉晶体管T12，第二反相器42包括第二上拉晶体管T21和第二下拉晶体管T22，第三反相器43包括第三上拉晶体管T31和第三下拉晶体管T32；

第一上拉晶体管T11的漏极、第二上拉晶体管T21的源极和第三上拉晶体管T31的源极连接电源端VDD2；第一下拉晶体管T12的漏极、第二下拉晶体管T22的源极和第三下拉晶体管T32的源极接地；

第一上拉晶体管T11的源极连接第一下拉晶体管T12的源极，第一上拉晶体管T11的栅极连接第一下拉晶体管T12的栅极；

第二上拉晶体管T21的栅极连接第二下拉晶体管T22的栅极，第二上拉晶体管T21的漏极连接第二下拉晶体管T22的漏极；

第三上拉晶体管T31的栅极连接第三下拉晶体管T32的栅极，第三上拉晶体管T31的漏极连接第三下拉晶体管T32的漏极。

其中：第一上拉晶体管T11的源极与第一下拉晶体管T12的源极的连接部形成第一反相器41的输出端，第一上拉晶体管T11的栅极与第一下拉晶体管T12的栅极的连接部形成第一反相器41的输入端；

第二上拉晶体管T21的漏极与第二下拉晶体管T22的漏极的连接部形成第二反相器42的输出端，第二上拉晶体管T21的栅极与第二下拉晶体管T22 的栅极的连接部形成第二反相器42的输入端；

第三上拉晶体管T31的漏极与第三下拉晶体管T32的漏极的连接部形成第三反相器43的输出端，第三上拉晶体管T31的栅极与第三下拉晶体管T32的栅极的连接部形成第三反相器43的输入端。

在一些实施例中，存算一体电路还包括数字组合电路5，数字组合电路5的输入端连接第三反相器43的输出端，用于将数字信号转换为目标编码。目标编码为适合下一级电路或器件处理的编码信号。

上述电路结构中的晶体管均可以使用场效应晶体管。

接下来结合存算一体电路在人工神经网络的权重乘法运算方面的应用为例，对存算一体电路的工作过程进行说明。在该应用场景中，阻变存储器阵列1为1024字×64位，每个存储单元11采用1T1R结构，通过阻变存储器R的阻值高低实现0和1的存储，阻变存储器阵列1存储有人工神经网络所需的权重矩阵。该存算一体电路最大能够同时支持两个8位×8位的乘法计算，其中的一个8位数据存储在阻变存储器阵列1中，通过地址译码器选择某字线WL上的8个阻变存储器R，从而确定出参与计算的权重；另一个8位数据则从信号输入端，如计算机输入媒体(Computer Input Media，CIM)以2位形式的编码(00,01,10,11)输入4次，通过钳位电路2转换为读出电压后加载在选定的8个阻变存储器，在4次输入完成后阻变存储器阵列1输出完整的8位×8位的运算结果。若是2位×4位的乘法计算，则该存算一体电路最高可以同时实现16路输入、16路输出的并行存算一体计算。

以2位×4位的乘法计算为例：4位为阻变存储器阵列1中的带符号的权重，需要选择一个字中的4个阻变存储器R，其中第1个阻变存储器R存储符号位，如高阻值状态为0，代表权重为正数；低阻值状态为1，代表权重为负数；剩余3个阻变存储器R存储权重数值；2位为来自信号输入端的输入信号，钳位电路2根据2位的输入编码，将其转换为对应倍数的钳位电压并加载在阻变存储器R的两端。其中，对应倍数可根据实际需求确定，一种映射关系的示例如表1所示。

表1：基于2位输入的钳位电压

2位输入

00

01

10

11

钳位电压

0

100MV～181MV

100MV～270MV

100MV～357MV

钳位电压在施加到选定的阻变存储器R，进电流镜3汇合后输出汇合电流，电流型逐次逼近模数转化电路(ADC)根据汇合电流值和参考电流值，将其转换为数字编码输出，转换示例可请参阅表2：

表2：运算示例

数字组合电路5在接收到电流型逐次逼近模数转化电路输出的码值后，可通过补码运算将输出码值编码为后续方便处理的目标编码。例如，ADC输出码值为111，符号位为0(正数)，则通过正二进制补码得到：000111的补码表示；若ADC输出码值为111，符号位为1(负数)，则通过负二进制补码得到：111001的补码表示。

上述过程示出了2位×4位带符号的权重计算过程。对于8位×8位运算，如10101010×11111111，可将其拆分为4次2位输入：(11)(11)(11)(11)和两个4 位权重：(1010)(1010)，然后基于(1010)×(11)的计算结果，通过数字电路的位移加和拼接操作，得到10101010×11111111的计算结果。

因此，本实施例提供的存算一体电路，能够得到2～8位输入和4～8位带符号权重的乘法运算结果。并且，输入的数据精度和权重数据的精度可根据需求灵活调整。上述设计的原理是目前广泛部署在边缘端的各种神经网络算法都经过了轻量化处理。其算法的权重常常被量化为4位或8位，因此上述存算一体电路的设计可以广泛应用于部署在低功耗的边缘场景的计算系统中。

总的来说，本实施例提供了一种存算一体电路，基于存算一体的设计思想，利用RRAM阵列的特殊性进行计算，且将计算和存储功能一体化，在数据读出的时候进行计算，尽可能降低电路和系统的功耗，使得边缘端的智能设备节省大量因数据搬运带来的功耗和延时，更好的满足边缘智能设备低延时、低功耗和分布式的要求。

在第二方面，本公开提供了一种存算一体芯片，包括第一方面提供的存算一体电路。

在第三方面，本公开提供了一种电子设备，该电子设备包括第二方面提供的存算一体芯片。

通过本公开的一个或者多个实施例，本公开具有以下有益效果或者优点：

本公开提供了一种存算一体电路、芯片和电子设备。一方面，利用阻变存储器(RRAM)阵列可以实现基础的数据读写操作；另一方面，通过钳位电路可以将不同的读出电压钳位在阻变存储器两端，结合阻变存储器阵列中被选定的N个阻变存储器的阻态高低，输出N路电流信号；N路电流经电流镜的赋值处理后输出汇合电流或整合电流，汇合电流再经模数转换电路转换为数字信号，实现了输入数据与N个选定的阻变存储器的对应数据的乘法运算；该存算一体电路利用阻变存储器阵列适合电流型计算的特点，在数据读出的时候进行计算，通过存算一体设计将计算和存储功能一体化，可在数据读出的时候进行计算，避免了传统数字电路乘法器计算时的较大翻转功耗；同时，通过钳位电路对输入信号进行钳位，钳位电压通过阻变存储器阵列转 为电流信号，输出的电流经电流镜和模数转换电路读出数字信号；因此在运算时不需要将电流信号额外转换成电压信号读出，减少了电流-电压转换产生的额外电路开销，从而提高了运算速率，降低了电路和系统的运算功耗。

尽管已描述了本公开的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

1. 一种存算一体电路，包括阻变存储器阵列、钳位电路、电流镜和模数转换电路；

   所述钳位电路连接在信号输入端和所述阻变存储器阵列之间，用于对所述阻变存储器阵列中的N个选定阻变存储器输入钳位电压信号，N≥2且为整数；

   所述电流镜连接在所述阻变存储器阵列和所述模数转换电路之间，用于基于所述N个选定阻变存储器输出的N路电流，输出汇合电流至所述模数转换电路；

   所述模数转换电路用于将所述汇合电流转换为数字信号。
2. 如权利要求1所述的存算一体电路，其中，所述阻变存储器阵列包括源线、字线、位线和多个存储单元，一个所述存储单元包括一个第一晶体管和一个阻变存储器；

   所述第一晶体管的源极连接所述源线，栅极连接所述字线；

   所述阻变存储器连接在所述第一晶体管的漏极和所述钳位电路之间。
3. 如权利要求2所述的存算一体电路，其中，所述钳位电路的数量与所述存储单元的数量相等；一个所述钳位电路连接在所述信号输入端和一个所述存储单元之间；

   所述钳位电路包括运算放大器和第二晶体管；所述运算放大器的正相输入端连接所述信号输入端，反向输入端连接所述位线，输出端连接所述第二晶体管的栅极；所述第二晶体管的源极连接所述位线，漏极连接所述电流镜。
4. 如权利要求1所述的存算一体电路，其中，所述模数转换电路为电流型逐次逼近模数转换电路。
5. 如权利要求4所述的存算一体电路，其中，所述电流型逐次逼近模数转换电路包括：第三晶体管、第四晶体管、第一反相器、第二反相器和第三反相器；

   所述第三晶体管的漏极连接参考电流阵列，源极连接所述第四晶体管的源极，栅极连接所述第四晶体管的栅极；所述第四晶体管的漏极连接所述电 流镜；

   所述第一反相器的输出端和所述第二反相器的输入端与所述第四晶体管的漏极相连；所述第一反相器的输入端和所述第二反相器的输出端与所述第三反相器的输入端相连。
6. 如权利要求5所述的存算一体电路，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第三反相器包括第三上拉晶体管和第三下拉晶体管；

   所述第一上拉晶体管的漏极、所述第二上拉晶体管的源极和所述第三上拉晶体管的源极连接电源端；所述第一下拉晶体管的漏极、所述第二下拉晶体管的源极和所述第三下拉晶体管的源极接地；

   所述第一上拉晶体管的源极连接所述第一下拉晶体管的源极，所述第一上拉晶体管的栅极连接所述第一下拉晶体管的栅极；

   所述第二上拉晶体管的栅极连接所述第二下拉晶体管的栅极，所述第二上拉晶体管的漏极连接所述第二下拉晶体管的漏极；

   所述第三上拉晶体管的栅极连接所述第三下拉晶体管的栅极，所述第三上拉晶体管的漏极连接所述第三下拉晶体管的漏极。
7. 如权利要求5所述的存算一体电路，还包括数字组合电路，所述数字组合电路的输入端连接所述第三反相器的输出端，用于将所述数字信号转换为目标编码。
8. 如权利要求1所述的存算一体电路，还包括地址译码器，所述地址译码器连接在所述信号输入端和所述阻变存储器阵列之间。
9. 一种存算一体芯片，包括如权利要求1至8中任一项所述的存算一体电路。
10. 一种电子设备，包括如权利要求9所述的存算一体芯片。

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