CN117220668A - 一种tdoa基站设备中参考vcxo在线自校准方法 - Google Patents

Abstract

本发明涉及一种TDOA基站设备中参考VCXO在线自校准方法，TDOA基站包括信号采集处理板，授时模块、电源模块及外置的无线网桥、接收天线；授时模块为信号采集处理板提供PPS秒脉冲信号，信号采集处理板包括VCXO、FPGA处理控制模块、数模转换器，FPGA处理控制模块利用授时模块提供的PPS秒脉冲信号，且通过PPS信号每秒钟产生的一个上升沿，触发FPGA处理控制模块对VCXO的频率偏差进行一次检测，一但检测到VCXO的频率偏差超出预设值，FPGA处理控制模块会控制数模转换模块产生新的输出电压，调谐VCXO频率，使其偏差减小，直至满足预设条件。本发明无需人工干预，能动态维持VCXO频率精度；无需额外配套硬件设备，降低了系统成本。

Description

一种TDOA基站设备中参考VCXO在线自校准方法

技术领域

本发明属于频率校准技术领域，具体涉及一种TDOA基站设备中参考VCXO在线自校准方法。

背景技术

TDOA是一种无线定位技术，其通过测量目标信号到达不同基站的时间差，联合各基站的位置信息，解算目标位置。通常信号到达各基站的时差，是通过计算各基站采样信号的互相关获得的。因此，必须保证各基站上参考晶振的频率精度，从而保证时差计算精度，进而提高目标的定位精度。

晶振的频率精度与器件的生产制作工艺、工作电压和环境温度等因素有关。一种改善方案是采用精确的温度控制技术，如恒温腔、温度补偿等，在一定程度上抑制温度变化造成的晶振频率波动。但是通常这类晶振的成本较高，同时依然无法避免工作电压、制作工艺等不稳定性造成晶振频率漂移。另一种方案是采用压控晶振(VCXO)，其输出频率受到调谐电压控制，通过不断调整电压维持准确的晶振频率，其成本相对较低。但是目前VCXO通常在设备调试时，通过频率计等仪器设备，完成单次校准，后续设备需要定期校准维护，又额外增加了不必要的成本。

因此，研究VCXO频率在线自校准技术具有十分重要的现实意义。

发明内容

为了解决上述技术问题，本发明的目的在于提供一种TDOA基站设备中参考VCXO在线自校准方法，该方法校准精度高，成本低。

为了实现上述发明目的，本发明采用以下技术方案：

一种TDOA基站设备中参考VCXO在线自校准方法，所述TDOA基站包括有源天线、信号采集处理板，以及均与信号采集处理板连接的授时模块、电源模块及外置的无线网桥、接收天线；所述有源天线与授时模块连接，所述授时模块为信号采集处理板提供PPS秒脉冲信号，所述电源模块为信号采集处理板供电，所述信号采集处理板包括射频收发SOC芯片、VCXO、FPGA处理控制模块、数模转换器以及稳压电源，FPGA处理控制模块利用授时模块提供的PPS秒脉冲信号，且通过PPS信号每秒钟产生的一个上升沿，触发FPGA处理控制模块对VCXO的频率偏差进行一次检测，一但检测到VCXO的频率偏差超出预设值，FPGA处理控制模块会更新数模转换模块的数字控制字，产生SPI控制时序，控制数模转换模块产生新的输出电压，调谐VCXO频率，使其偏差减小，直至满足预设条件。

作为优选方案，所述FPGA处理控制模块包括CMT模块、计数模块、PPS检测模块和DA接口模块，所述PPS检测模块是一个边沿检测电路，检测输入PPS信号的上升沿，并输出上升沿脉冲信号PPE，所述CMT模块是一个时钟管理单元，将VCXO的输出信号REF倍频为较高频率的数字时钟信号CLK，其频率记为FCLK，作为计数模块、PPS检测模块和DA接口模块的工作时钟；所述计数模块是一个计数器电路，且在数字时钟信号CLK驱动下，受PPS检测模块输出的PPS信号上升沿脉冲信号PPE触发，复位计数初始值为0，并自加一计数，直至下一秒的PPE信号到来时，重复上述行为；每秒钟产生的最大计数值记为N，而精确频率对应的理论计数值为FCLK-1，此时频率偏差引起的计数值偏差CDEV＝FCLK-1-N；所述DA接口模块将计数偏差值CDEV转换为数模转换器的数字控制字，并生成对应控制接口时序输出，完成数模转换器的控制。

作为优选方案，所述授时模块提供的PPS秒脉冲信号需要进行单比特信号同步，通过触发器对PPS延迟两个时钟，得到PPS1和PPS2，其中PPS2信号为已经同步到CLK时钟域的信号，并且对PPS2信号用触发器再延迟一个时钟，得到PPS3信号，将PPS2信号与PPS3反信号进行逻辑相与操作得到上升沿脉冲信号PPE。

作为优选方案，所述DA接口模块将CDEV转换为数模转换器数字控制字的方法有两种，一是采用二分法逐步迭代，二是采用模型法快速预置并迭代。

作为优选方案，所述二分法的步骤如下：

a)、初始化数模转换器控制字的高值VCWH为最大值，低值VCWL为最小值；

b)、设置数模转换器控制字VCW＝(VCWH+VCWL)/2；

c)、根据计数值偏差CDEV更新VCWH或VCWL；

d)、重复步骤b和c，直至CDEV落入预设范围δ内为止。

作为优选方案，所述模型法的步骤如下：

a)、预先通过手册知晓VCXO的输出频率和控制电压的关系以及数模转换器输出电压和控制字之间的关系；

b)、根据计数值偏差CDEV，计算出频率偏差FDEV；

c)、通过VCXO的模型反算出电压调整量VT，进而利用数模转换器的模型算出电压控制字并通过接口发送至数模转换器；

d)、重复步骤b和c，直至CDEV落入预设范围δ内为止。

作为优选方案，所述数模转换器的控制接口为串行控制或并行位控，根据控制接口要求，产生正确的控制时序，控制其产生与控制字对应的模拟电压VA。

与现有技术相比，本发明的有益效果为：

1.本发明基于TDOA基站自身资源实现，无需额外配套硬件设备，降低了系统成本；

2.本发明在FPGA中实现VCXO在线自校准，是一种基于负反馈的准实时校准方法，不影响系统工作，无需人工干预，能动态维持VCXO频率精度。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的限定。

图1为本发明的硬件结构示意图；

图2为本发明的FPGA处理控制模块的结构示意图；

图3为本发明方法中的各个信号的时序图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、部件和/或它们的组合。

此外，在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上，除非另有明确的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下面结合附图与实施例对本发明作进一步说明：

如图1至图3所示，一种TDOA基站设备中参考VCXO在线自校准方法，所述TDOA基站包括有源天线、信号采集处理板，以及均与信号采集处理板连接的授时模块、电源模块及外置的无线网桥、接收天线；所述有源天线与授时模块连接，所述授时模块为信号采集处理板提供PPS秒脉冲信号，所述电源模块为信号采集处理板供电，所述信号采集处理板包括射频收发SOC芯片、VCXO、FPGA处理控制模块、数模转换器以及稳压电源，FPGA处理控制模块利用授时模块提供的PPS秒脉冲信号，且通过PPS信号每秒钟产生的一个上升沿，触发FPGA处理控制模块对VCXO的频率偏差进行一次检测，一但检测到VCXO的频率偏差超出预设值，FPGA处理控制模块会更新数模转换模块的数字控制字，产生SPI控制时序，控制数模转换模块产生新的输出电压，调谐VCXO频率，使其偏差减小，直至满足预设条件。

FPGA可编程逻辑门阵列采用VerilogHDL或VHDL硬件描述语言，实现VCXO频率偏差检测计算，数模转换器DAC则是将检测到的VCXO的频率偏差转换为模拟电压，以调整VCXO的频率，从而使频率偏差减小。上述过程即为VCXO频率在线自校准，无需人为参与，无需定期校准，无需停机检修，是一种经济且有效的稳定晶振频率的方法。凡是具有上述几个模块的设备均可采用此在线自校准方法。另一种非最优的情况是设备非完全具备上述模块，则需要配置校准夹具，使用上述的校准方法对VCXO校准，当然就需要定期对设备进行校准维护。

所述在线自校准方法的核心是FPGA中实现的VCXO频率偏差检测计算及SPI控制时序输出的功能，进一步地，所述FPGA处理控制模块包括CMT模块、计数模块、PPS检测模块和DA接口模块。

所述CMT模块是一个时钟管理单元，功能是将VCXO的输出信号REF倍频为较高频率的数字时钟信号CLK(其频率记为FCLK，单位Hz)，作为计数模块、PPS检测模块和DA接口模块的工作时钟。倍频操作一是为了提高电路的工作速度，二是为了减小计数模块每秒钟的计数误差，提高对VCXO的校准精度。主流FPGA厂商(Xilinx和Altera)及其它厂商的FPGA器件都为开发人员提供了时钟电路的IP，且是经过厂商优化的。因此，本申请中CMT的实现方案较优的是采用厂商提供的IP。

所述计数模块是一个计数器电路，功能是在工作时钟CLK驱动下，受PPS检测模块输出的PPS信号上升沿脉冲信号PPE触发，复位计数初始值为0，并自加一计数，直至下一秒的PPE信号到来时，重复上述行为。本案计数模块使用VerilogHDL或VHDL硬件描述语言实现。

所述PPS检测模块是一个边沿检测电路，功能是检测输入PPS信号的上升沿，并输出上升沿脉冲信号PPE。由于PPS信号和该检测模块中的信号时钟域不同，因此需对输入PPS信号先进行单比特信号同步，本案中通过触发器对PPS延迟两个时钟，得到PPS1和PPS2，其中PPS2信号为已经同步到CLK时钟域的信号。本案对PPS2信号用触发器再延迟一个时钟，得到PPS3信号，将PPS2信号与PPS3反信号进行逻辑相与操作即可得到上升沿脉冲信号PPE。假设当VCXO频率精确时，其倍频后CLK频率也是精确的，不考虑PPS单比特同步引入的误差后，理论计数值应为FCLK-1，因此频率偏差引起的计数值偏差CDEV＝FCLK-1-N。

所述DA接口模块的功能是将计数偏差值CDEV转换为DAC的数字控制字，并生成对应控制接口时序输出，完成DAC的控制。本申请将CDEV转换为DAC数字控制字采用两种可选方案，一是采用二分法逐步迭代，二是采用模型法快速预置并迭代，较为通用的是二分法。

二分法的关键实现流程为：1、初始化DAC控制字的高值VCWH为最大值，低值VCWL为最小值(参考DAC器件手册)。2、设置DAC控制字VCW＝(VCWH+VCWL)/2。3、根据计数值偏差CDEV更新VCWH或VCWL。4、重复步骤2和3，直至CDEV落入预设范围δ内为止。由于每秒钟只进行一次比较和数据更新，完成一次校准可能需要数秒钟。

模型法的关键实现流程为：1、预先通过手册知晓VCXO的输出频率和控制电压的关系以及DAC输出电压和控制字之间的关系。2、根据计数值偏差CDEV，计算出频率偏差FDEV。3、通过VCXO的模型反算出电压调整量VT，进而利用DAC的模型算出电压控制字并通过接口发送至DAC。4、重复步骤2和3，直至CDEV落入预设范围δ内为止。由于该方案基于VCXO和DAC的模型实现，只有准确知晓两者模型时，才能减少迭代次数，实现快速频率校准。

进一步地，根据不同的DAC型号，其控制接口也是不同的，有串行控制(如SPI)或并行位控。本案根据DAC器件手册，按其控制接口要求，产生正确的控制时序，控制其产生与控制字对应的模拟电压VA。

本发明基于TDOA基站自身资源实现，无需额外配套硬件设备，降低了系统成本；本发明在FPGA中实现VCXO在线自校准，是一种基于负反馈的准实时校准方法，不影响系统工作，无需人工干预，能动态维持VCXO频率精度。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述TDOA基站包括有源天线、信号采集处理板，以及均与信号采集处理板连接的授时模块、电源模块及外置的无线网桥、接收天线；所述有源天线与授时模块连接，所述授时模块为信号采集处理板提供PPS秒脉冲信号，所述电源模块为信号采集处理板供电，所述信号采集处理板包括射频收发SOC芯片、VCXO、FPGA处理控制模块、数模转换器以及稳压电源，FPGA处理控制模块利用授时模块提供的PPS秒脉冲信号，且通过PPS信号每秒钟产生的一个上升沿，触发FPGA处理控制模块对VCXO的频率偏差进行一次检测，一但检测到VCXO的频率偏差超出预设值，FPGA处理控制模块会更新数模转换模块的数字控制字，产生SPI控制时序，控制数模转换模块产生新的输出电压，调谐VCXO频率，使其偏差减小，直至满足预设条件。

2.根据权利要求1所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述FPGA处理控制模块包括CMT模块、计数模块、PPS检测模块和DA接口模块，所述PPS检测模块是一个边沿检测电路，检测输入PPS信号的上升沿，并输出上升沿脉冲信号PPE，所述CMT模块是一个时钟管理单元，将VCXO的输出信号REF倍频为较高频率的数字时钟信号CLK，其频率记为FCLK，作为计数模块、PPS检测模块和DA接口模块的工作时钟；所述计数模块是一个计数器电路，且在数字时钟信号CLK驱动下，受PPS检测模块输出的PPS信号上升沿脉冲信号PPE触发，复位计数初始值为0，并自加一计数，直至下一秒的PPE信号到来时，重复上述行为；每秒钟产生的最大计数值记为N，而精确频率对应的理论计数值为FCLK-1，此时频率偏差引起的计数值偏差CDEV＝FCLK-1-N；所述DA接口模块将计数偏差值CDEV转换为数模转换器的数字控制字，并生成对应控制接口时序输出，完成数模转换器的控制。

3.根据权利要求1所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述授时模块提供的PPS秒脉冲信号需要进行单比特信号同步，通过触发器对PPS延迟两个时钟，得到PPS1和PPS2，其中PPS2信号为已经同步到CLK时钟域的信号，并且对PPS2信号用触发器再延迟一个时钟，得到PPS3信号，将PPS2信号与PPS3反信号进行逻辑相与操作得到上升沿脉冲信号PPE。

4.根据权利要求2所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述DA接口模块将CDEV转换为数模转换器数字控制字的方法有两种，一是采用二分法逐步迭代，二是采用模型法快速预置并迭代。

5.根据权利要求4所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述二分法的步骤如下：

a)、初始化数模转换器控制字的高值VCWH为最大值，低值VCWL为最小值；

b)、设置数模转换器控制字VCW＝(VCWH+VCWL)/2；

c)、根据计数值偏差CDEV更新VCWH或VCWL；

d)、重复步骤b和c，直至CDEV落入预设范围δ内为止。

6.根据权利要求4所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述模型法的步骤如下：

a)、预先通过手册知晓VCXO的输出频率和控制电压的关系以及数模转换器输出电压和控制字之间的关系；

b)、根据计数值偏差CDEV，计算出频率偏差FDEV；

c)、通过VCXO的模型反算出电压调整量VT，进而利用数模转换器的模型算出电压控制字并通过接口发送至数模转换器；

d)、重复步骤b和c，直至CDEV落入预设范围δ内为止。

7.根据权利要求4所述的一种TDOA基站设备中参考VCXO在线自校准方法，其特征在于，所述数模转换器的控制接口为串行控制或并行位控，根据控制接口要求，产生正确的控制时序，控制其产生与控制字对应的模拟电压VA。