CN117219605A - 多芯片封装结构及其制作方法、电子设备 - Google Patents

Abstract

本申请提供一种多芯片封装结构及其制作方法、电子设备，涉及半导体技术领域，该多芯片封装结构采用多个基板，解决了现有技术中因采用高层数、大尺寸的单一基板带来的多种弊端。该多芯片封装结构中包括：多个基板、多个第一芯片、重布线层、第一塑封层、第二塑封层。其中，多个基板位于同层且设置于第一塑封层中；多个第一芯片位于同层且设置于第二塑封层中；重布线层位于第一塑封层与第二塑封层之间，且多个第一芯片通过重布线层与多个基板电连接。

Description

多芯片封装结构及其制作方法、电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种多芯片封装结构及其制作方法、电子设备。

背景技术

随着高速数据通信和人工智能对算力的需求激增，芯片集成度进一步提升，芯片也越做越大。多芯片合封技术(即多芯片封装结构)被广泛采用，从原本的单个芯片(Sionly)封装到后来的扇出型封装(fan out package，FOP)、2.5D(dimension)封装技术等，大幅的提升了芯片的集成度。

在多芯片合封技术中，目前着重的部分都是在芯片的部分，但是随着芯片尺寸(die size)的增加，基板的尺寸也相应的越来越大，再加上基板自身的高层数要求，使得基板的可制造性与良率等方面都成为目前的一大挑战，同时大尺寸基板在封装结构中所产生的应力及可靠性也成为一个未知的隐忧。

发明内容

本申请提供一种多芯片封装结构及其制作方法、电子设备，能够解决多芯片封装结构因采用高层数、大尺寸的单一基板带来的多种弊端。

本申请提供一种多芯片封装结构，该多芯片封装结构中包括多个基板、多个第一芯片、重布线层、第一塑封层、第二塑封层。其中，多个基板位于同层且设置于第一塑封层中；多个第一芯片位于同层且设置于第二塑封层中；重布线层位于第一塑封层与第二塑封层之间，且多个第一芯片通过重布线层与多个基板电连接。

相比于现有技术中采用大尺寸、高层数的基板(可制造性和良率低)而言，本申请的多芯片封装结构通过将多个小尺寸的基板单层分散于塑封层(第一塑封层)中，来代替单一的大尺寸基板，从而能够提高基板的可制造性和良率；同时根据多芯片封装结构的实际需求，可以灵活设计多个小尺寸基板的规格(包括衬底、走线层数等)，进而降低多芯片封装结构的制作成本。

在一些可能实现的方式中，多个基板中的走线层数不完全相同。在此情况下，可以根据实际的需求，来设置多个基板中的走线层数，从而更好的满足多芯片封装结构的需求。

在一些可能实现的方式中，多个基板中的衬底的材质不完全相同。在此情况下，可以根据实际的需求，来设置多个基板的衬底采用不同的材质，从而更好的满足多芯片封装结构的需求。

在一些可能实现的方式中，多个基板的厚度不完全相同。在此情况下，可以根据实际的需求，来设置多个基板的厚度，从而更好的满足多芯片封装结构的需求。

在一些可能实现的方式中，在上述多个基板中，位于中间区域的部分基板采用第一衬底，位于外围区域的部分基板采用第二衬底；第一衬底的热膨胀系数大于第二衬底的热膨胀系数。这样一来，能够使得在多芯片封装结构的外围区域具有较小的形变，从而降低了多芯片封装结构在边缘区域发生翘曲的几率。

在一些可能实现的方式中，基板中的衬底采用玻璃衬底、硅衬底、类载板、高密度载板中的一种或多种。

在一些可能实现的方式中，多个第一芯片包括至少一个系统级芯片和至少一个高带宽存储器。

在一些可能实现的方式中，多芯片封装结构中还包括至少一个第二芯片，至少一个第二芯片设置在多个基板的表面；第二芯片在远离基板一侧的表面设置有多个第一铜柱，且第二芯片通过多个第一铜柱与重布线层连接；重布线层通过多个第二铜柱与多个基板电连接。在此情况下，两个第一芯片可以通过第二芯片实现互连，从而能够缩短两个第一芯片之间的传输路径，进而可以提高两个第一芯片之间的信号传输速率。

本申请实施例提供一种多芯片封装结构的制作方法，包括：在载片表面分散设置多个基板，并形成第一塑封层对多个基板进行塑封；在第一塑封层远离载片的一侧形成与多个基板电连接的重布线层；在重布线层的表面分散设置多个第一芯片，并形成第二塑封层对多个第一芯片进行塑封。

采用本申请实施例提供的多芯片封装结构的制作方法，通过在第一塑封层中形成单层分散设置多个基板，来替代现有技术中单一的大尺寸基板，从而能够提高基板的可制造性和良率；同时根据多芯片封装结构的实际需求，可以灵活设计多个小尺寸基板的规格(包括衬底、走线层数等)，进而降低多芯片封装结构的制作成本。

在一些可能实现的方式中，上述在载片表面分散设置多个基板，并形成第一塑封层对多个基板进行塑封包括：在载片表面分散设置厚度相同的多个基板，并形成第一塑封层对多个基板进行塑封。

在一些可能实现的方式中，上述在载片表面分散设置多个基板，并形成第一塑封层对所述多个基板进行塑封之后，该制作方法还包括：在多个基板的表面设置多个第二铜柱和至少一个第二芯片，并形成第三塑封层进行塑封；其中，第二芯片的表面设置有多个第一铜柱。

在一些可能实现的方式中，上述在载片表面分散设置多个基板，并形成第一塑封层对多个基板进行塑封，包括：提供厚度不完全相同的多个基板，在多个基板的表面形成多个第二铜柱，并对多个基板分别进行塑封；将塑封后的多个基板单层分散在载片表面，并形成第一塑封层对多个基板整体进行塑封。

在一些可能实现的方式中，对多个基板分别进行塑封之前，该制作方法还包括：在基板的表面设置第二芯片；其中，第二芯片的表面设置有多个第一铜柱。

本申请实施例还提供一种电子设备，该电子设备包括电路板以及如前述任一种可能实现的方式中提供的多芯片封装结构，该多芯片封装结构设置在电路板表面、且与电路板电连接。

附图说明

图1为本申请实施例提供的一种多芯片封装结构的示意图；

图2为本申请实施例提供的一种基板的结构示意图；

图3为本申请实施例提供的一种多芯片封装结构的示意图；

图4为本申请实施例提供的一种多芯片封装结构的示意图；

图5为本申请实施例提供的一种多芯片封装结构的制作方法流程图；

图6为本申请实施例提供的一种多芯片封装结构的制作过程中的示意图；

图7为本申请实施例提供的一种多芯片封装结构的制作过程中的示意图；

图8为本申请实施例提供的一种多芯片封装结构的制作方法流程图；

图9为本申请实施例提供的一种多芯片封装结构的制作过程中的示意图；

图10为本申请实施例提供的一种多芯片封装结构的制作过程中的示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“安装”、“连接”、“相连”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是直接连接，也可以是通过中间媒介间接，也可以是两个元件内部的连通。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。

本申请实施例提供一种电子设备，该电子设备中包括印刷线路板(printedcircuit board，PCB；也可以称为电路板)以及设置在PCB上的多芯片封装结构，该多芯片封装结构与PCB电连接。

本申请实施例对于上述电子设备的具体形式不做特殊限制。示意的，该电子设备可以为手机、平板电脑、笔记本、车载电脑、智能手表、智能手环等电子产品。

相比于现有技术中的多芯片封装结构采用单一基板而言，本申请实施例提供的多芯片封装结构中采用单层平铺的多个小尺寸的基板，也即将多个芯片(chip LET)与多个基板(substrate LET)互连结合。在此情况下，相比于大尺寸基板，小尺寸基板的可制造性和良率能够大幅提升；同时根据多芯片封装结构的实际需要，可以对多个基板的规格(材质、走线层数、厚度等)进行灵活设计，进而降低了整个封装结构的成本。

以下对本申请实施例提供的多芯片封装结构的具体设置进行说明。

示意的，本申请实施例提供一种的多芯片封装结构，如图1所示，该多芯片封装结构包括多个基板S(substrate LET)、多个第一芯片D1(chip LET)以及重布线层RDL(redistribution layer)、第一塑封层11、第二塑封层12。其中，多个基板S(substrateLET)由第一塑封层11进行塑封，且多个基板S分布于同层；也就是说，多个基板S之间不交叠、单层分散设置在第一塑封层11中。多个第一芯片D1由第二塑封层12进行塑封，并且多个第一芯片D1分布于同层；也即多个第一芯片D1之间不交叠、单层分散设置于第二塑封层12中。重布线层RDL位于第一塑封层11与第二塑封层12之间，多个第一芯片D1通过重布线层RDL与多个基板S电连接，也即通过重布线层RDL实现多个第一芯片D1与多个基板S之间的互连。

当然，多芯片封装结构中还可以设置其他结构，如与第一芯片D1堆叠设置的其他芯片、位于基板S的下表面的焊球、位于第二塑封层12上方的散热结构等，本申请对此均不做限制，实际中可以根据需要进行设置即可。

对于基板S而言，参考图2所示，基板S可以包括衬底a以及位于衬底a的上、下表面的多个走线层b。本申请对于上述多个基板S中采用的衬底a以及走线层b的层数(即走线层数)等均不做限制。

示意的，在一些可能实现的方式中，基板S中的衬底a可以为玻璃(glass)衬底、硅(Si)衬底、类载板(substrate-like PCB)、高密度载板(high density interconnect)、tape、film、FR4等。在本申请中，不同基板S中衬底a的类型(或材质)可以相同，也可以不同，本申请对此不做限制，实际中可以根据需要进行选择设置。

示意的，在一些可能实现的方式中，基板S的上、下表面设置的走线层数可以在2～20层。在本申请中，不同基板S中走线层数可以相同，也可以不同，本申请对此不做限制，实际中可以根据需要进行选择设置。

另外，可以理解的是，对于基板而言，基板S的尺寸越大、走线层数越多，则基板S的可制造性和良率就越小，对应成本的也就越高。

本申请的多芯片封装结构通过将多个小尺寸的基板单层分散于塑封层(第一塑封层)中，来代替单一的大尺寸基板，从而能够提高基板的可制造性和良率；同时根据多芯片封装结构的实际需求，可以灵活设计多个小尺寸基板的规格(包括衬底、走线层数等)，进而降低多芯片封装结构的制作成本。

实际中，可以根据需要来设置多芯片封装结构中多个基板S的规格，如根据需要对多个基板S中衬底a的材质、走线层数、厚度等进行灵活设计。

示意的，在一些可能实现的方式中，可以设置多个基板S的衬底采用不同热膨胀系数(coefficient of thermal expansion，CTE)的材质，从而能够调整多芯片封装结构中应力分布。例如，在一些实施例中，可以设置多个基板S中，位于中间区域的部分基板S采用热膨胀系数较大的衬底(第一衬底)，位于外围区域的部分基板S采用热膨胀系数(coefficient of thermal expansion，CTE)较小的衬底(第二衬底)，也即第一衬底的热膨胀系数大于第二衬底的热膨胀系数，以使得在多芯片封装结构的外围区域具有较小的形变，从而降低了多芯片封装结构在边缘区域发生翘曲的几率。

示意的，在一些可能实现的方式中，可以设置多个基板S中，部分基板S的走线层数较大，部分基板S的走线层数较小；从而可以大幅降低高层数基板的开发与生产所造成的良率上的损失，并且能够缩短制造周期。例如，在一些实施例中，多芯片封装结构中的多个基板S中，可以包括用于对第一芯片D1进行供电的供电基板，以及在多个第一芯片D1之间进行信号传输的基板。在此情况下，假设现有技术中大尺寸的基板为了满足高速信号传输需要设置整体的走线层数在20层左右，而相比之下，本申请采用多基板结构，可以根据实际的需求，对多个基板进行灵活设计，如可以设置供电基板、低速信号传输基板的走线层数等在10层～12层，高速信号传输基板的走线层数在18层～20层。

本申请对于多芯片封装结构中的多个第一芯片D1的数量、设置形式的等均不做限制，实际中可以根据进行设置。例如，在一些可能实现的方式中，多个第一芯片D1可以包括：两个或两个以上的系统级芯片(system on chip，SOC)，以及两个或两个以上的高带宽存储器(high bandwidth memory，HBM)。

另外，为了提高第一芯片D1与基板S之间的信号传输速率，在一些可能实现的方式中，如图3所示，可以在多芯片封装结构中设置至少一个第二芯片D2，该第二芯片D2也可以称为内嵌芯片(embedded die，简称EB die)。第二芯片D2设置在基板S的表面，第二芯片D2的上表面(即远离基板S一侧的表面)设置有多个第一铜柱C1，并通过多个第一铜柱C1与重布线层RDL电连接；基板S的表面设置有多个第二铜柱C2，并通过多个第二铜柱C2与重布线层RDL电连接。在此情况下，两个第一芯片D1(如SOC和HBM之间)可以通过第二芯片D2实现互连，从而能够缩短两个第一芯片D1之间的传输路径，进而可以提高两个第一芯片D1之间的信号传输速率。

需要说明的是，对于上述第二芯片D2的设置而言，可以在每一基板S的表面均设置至少一个第二芯片D2，也可以仅在部分基板S的表面设置第二芯片D2，本申请对此不做限制，实际中可以根据需要进行设置。

另外，在本申请实施例提供的多芯片封装结构中，多个基板S的厚度可以相同，也可以不完全相同，本申请对此不做限制。但是，基于多个基板S的厚度是否相同，对多个基板S的塑封形式以及封装结构内部的相关结构可以存在一定的差异。

例如，在一些可能实现的方式中，参考图3所示，多芯片封装结构中的多个基板S的厚度相同。在此情况下，可以通过一次塑封工艺(molding)形成第一塑封层11直接对多个基板S进行塑封；具体制作过程可以参考下文制作方法实施例中的相关说明。

又例如，在另一些可能实现的方式中，参考图4所示，多芯片封装结构中的多个基板S的厚度可以不完全相同。在此情况下，可以先在多个基板S的表面分别制作铜柱(C2)；当然，根据实际的需要可以在部分或全部的基板S的表面设置第二芯片D2；并通过塑封工艺形成塑封层20将单个基板S与其表面的铜柱(C2)、第二芯片D2进行塑封；然后再次采用塑封工艺，将塑封后的多个基板S整体塑封于第一塑封层11；具体制作过程可以参考下文制作方法实施例中的相关说明。

以下通过具体实施例，对本申请提供的多芯片封装结构的制作方法进行说明。

实施例一

以图3中的多芯片封装结构(采用多个相同厚度的基板S)为例，如图5所示，该多芯片封装结构的制作方法可以包括：

步骤11、参考图6中(a)和(b)所示，在载片10(carrier)的表面分散设置厚度相同的多个基板S，并形成第一塑封层11对多个基板S进行塑封。

示意的，参考图6中(a)和(b)所示，在一些可能实现的方式中，通过上述步骤11可以将多个基板S单层分散设置在载片10的表面；然后，采用塑封胶(epoxy moldingcompound，EMC)形成第一塑封层11对多个基板S进行塑封。当然，在塑封之后通常需要通过研磨工艺对塑封胶进行研磨，以露出多个基板S的表面。

需要说明的是，对于上述步骤11中所涉及的多个基板S而言，多个基板S的厚度相同，但是多个基板S中衬底以及走线层数可以相同，也可以不同，实际中可以根据需要进行设置。

步骤12、参考图6中(c)所示，在多个基板S的表面设置多个第二铜柱C2和至少一个第二芯片D2，并形成第三塑封层13进行塑封；其中，第二芯片D2的表面设置有多个第一铜柱C1。

示意的，在一些可能实现的方式中，参考图6中(c)所示，通过步骤12可以先在基板S的表面先形成多个第二铜柱C2，然后再将第二芯片D2贴至基板S的表面，其中，第二芯片D2的表面通常设置有多个第一铜柱C1；接下来，采用塑封胶(EMC)形成第三塑封层13对基板S表面的多个第二铜柱C2、第二芯片D2整体进行塑封。

此处需要说明的是，本申请对于上述多个第二铜柱C2的制作方式不做限制。例如，在一些实施例中，可以采用电镀工艺来制作第二铜柱C2；具体的，可以先在基板S的表面形成种子层，然后使用光阻剂(photo resistor，PR)涂覆在种子层表面，或者在种子层表面压合膜层(dry film)；接下来，通过图案化(包括曝光、显影等工艺)将部分区域(即形成第二铜柱C2的区域)的种子层暴露出来；然后，在暴露区域的种子层表面电镀形成第二铜柱C2，并去除其余的光阻剂和种子层。

步骤13、参考图6中(d)所示，在第三塑封层13的表面形成重布线层RDL。

步骤13中形成的重布线层RDL通过多个第二铜柱C2与基板S电连接，通过多个第一铜柱C1与第二芯片D2电连接，从而使得重布线层RDL与多个基板S、第二芯片D2之间实现电连接。

示意的，在一些可能实现的方式中，通过步骤13可以采用电镀工艺来制作重布线层RDL。具体的，可以先形成种子层，然后涂覆光阻剂并进行图案化，再通过电镀形成走线(具体可以参考前述制作第二铜柱C2的相关说明)；并多次重复该制程，从而形成高密度电路的重布线层RDL。

步骤14、参考图6中(e)所示，在重布线层RDL的表面分散设置多个第一芯片D1，并形成第二塑封层12对多个第一芯片D1进行塑封。

示意的，在一些可能实现的方式中，参考图6中(e)所示，可以通过步骤14将多个第一芯片D1(包括多个SOC和多个HBM等)贴至重布线层RDL的表面，并采用塑封胶(EMC)形成第二塑封层12对多个第一芯片D1进行塑封；当然，在第一芯片D1的下方以及相邻的两个第一芯片D1之间的区域，可以采用采用填充料(under fill，UF)进行填充。在塑封之后通常需要通过研磨工艺对塑封胶进行研磨，以露出多个第一芯片D1的表面。

在步骤14之后，可以去除载片10，并进行其他相关的制作工艺，如在基板S的背面植球，并通过切割形成单个多芯片封装结构等。

对于图1中的多芯片封装结构(未设置第二芯片D2、采用多个相同厚度的基板S)的制作方法而言，参考图7所示，该制作方法与前述制作方法类似，可以在上述制作过程(步骤11～步骤14)的基础上，省去步骤12，通过步骤13直接在第一塑封层11的表面形成重布线层RDL；相关内容可以参考上文，此处不在赘述。

实施例二

以图4中的多芯片封装结构(采用厚度不完全相同的多个基板S)为例，如图8所示，该多芯片封装结构的制作方法可以包括：

步骤21、参考图9所示，提供厚度不完全相同的多个基板S(图9中仅是以一个基板为例说明的)，在多个基板S的表面形成多个第二铜柱C2和至少一个第二芯片D2，并对多个基板S分别进行塑封(也即形成塑封后的基板S’)；其中，第二芯片C2的表面设置有多个第一铜柱C1。

通过上述步骤21，针对不同厚度的多个基板S，在单个基板S的表面分别设置第二铜柱C2和第二芯片D2，并进行塑封。其中，关于基板S表面设置的第二铜柱C2以及第二芯片D2的制作过程，可以参考实施例一中的相关说明，此处不在赘述。

当然，在另一些可能实现的方式中，通过上述步骤21可以在部分或全部的基板S表面仅设置第二铜柱C2，无需设置第二芯片C2，实际中可以根据需要进行设置。例如，在一些实施例中，可以每一基板S的表面仅设置第二铜柱C2。又例如，在一些实施例中，可以部分基板S的表面仅设置第二铜柱C2，在部分基板S的表面同时设置第二铜柱C2和第二芯片C2。

步骤22、参考图10中(a)和(b)所示，将塑封后的多个基板S’分散设置在载片10表面，并形成第一塑封层11对多个基板S’整体进行塑封。

在通过步骤21对多个厚度不同的基板进行塑封后，通过步骤22将塑封后的基板S’整体进行塑封，并通过研磨工艺露出第一铜柱C1和第二铜柱C2。

步骤23、参考图10中(c)所示，在第一塑封层11的表面形成重布线层RDL。

步骤23中形成的重布线层RDL通过多个第二铜柱C2与基板S形成电连接，通过多个第一铜柱C1与第二芯片D2形成电连接，从而使得重布线层RDL与多个基板S、第二芯片D2之间实现电连接。

关于重布线层RDL的制作可以参考前述实施例一中的相关说明，此处不在赘述。

步骤24、参考图10中(d)所示，在重布线层RDL的表面分散设置多个第一芯片D1，并形成第二塑封层12对多个第一芯片D1进行塑封。

关于步骤24的相关说明，可以对应参考实施例一中的步骤14，此处不在赘述。

在步骤24之后，可以去除载片10，并进行其他相关的制作工艺，如在基板S的背面植球，并通过切割形成单个多芯片封装结构等。

需要说明的是，本申请上述各步骤的序号的大小并不意味着执行顺序的先后，各步骤的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

关于上述制作方法实施例中其他相关的内容，可以对应参考前述多芯片封装结构实施例中对应的部分，此处不再赘述；关于前述多芯片封装结构实施例中相关的结构，可以对应参考上述制作方法实施例对应制作，也可以结合相关技术进行适当的调整进行制作，本申请对此不做限制。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种多芯片封装结构，其特征在于，包括：

第一塑封层；

多个基板，所述多个基板位于同层且设置于所述第一塑封层中；

第二塑封层；

多个第一芯片，所述多个第一芯片位于同层且设置于所述第二塑封层中；

重布线层，所述重布线层位于所述第一塑封层与所述第二塑封层之间，且所述多个第一芯片通过所述重布线层与所述多个基板电连接。

2.根据权利要求1所述的多芯片封装结构，其特征在于，

所述多个基板中的走线层数不完全相同。

3.根据权利要求1或2所述的多芯片封装结构，其特征在于，

所述多个基板中的衬底的材质不完全相同。

4.根据权利要求1-3任一项所述的多芯片封装结构，其特征在于，

所述多个基板的厚度不完全相同。

5.根据权利要求1-4任一项所述的多芯片封装结构，其特征在于，

在所述多个基板中，位于中间区域的部分所述基板采用第一衬底，位于外围区域的部分所述基板采用第二衬底；

所述第一衬底的热膨胀系数大于所述第二衬底的热膨胀系数。

6.根据权利要求1-5任一项所述的多芯片封装结构，其特征在于，

所述基板中的衬底采用玻璃衬底、硅衬底、类载板、高密度载板中的一种或多种。

7.根据权利要求1-6任一项所述的多芯片封装结构，其特征在于，

所述多个第一芯片包括至少一个系统级芯片和至少一个高带宽存储器。

8.根据权利要求1-7任一项所述的多芯片封装结构，其特征在于，

所述多芯片封装结构中还包括至少一个第二芯片，所述至少一个第二芯片设置在所述多个基板的表面；

所述第二芯片在远离所述基板一侧的表面设置有多个第一铜柱，且所述第二芯片通过所述多个第一铜柱与所述重布线层连接；

所述重布线层通过多个第二铜柱与所述多个基板电连接。

9.一种多芯片封装结构的制作方法，其特征在于，包括：

在载片表面分散设置多个基板，并形成第一塑封层对所述多个基板进行塑封；

在所述第一塑封层远离所述载片的一侧形成与所述多个基板电连接的重布线层；

在所述重布线层的表面分散设置多个第一芯片，并形成第二塑封层对多个所述第一芯片进行塑封。

10.根据权利要求9所述的多芯片封装结构的制作方法，其特征在于，

所述在载片表面分散设置多个基板，并形成第一塑封层对所述多个基板进行塑封包括：

在载片表面分散设置厚度相同的多个基板，并形成第一塑封层对所述多个基板进行塑封。

11.根据权利要求10所述的多芯片封装结构的制作方法，其特征在于，所述在载片表面分散设置多个基板，并形成第一塑封层对所述多个基板进行塑封之后，所述制作方法还包括：

在所述多个基板的表面设置多个第二铜柱和至少一个第二芯片，并形成第三塑封层进行塑封；其中，所述第二芯片的表面设置有多个第一铜柱。

12.根据权利要求9所述的多芯片封装结构的制作方法，其特征在于，

所述在载片表面分散设置多个基板，并形成第一塑封层对所述多个基板进行塑封，包括：

提供厚度不完全相同的多个基板，在所述多个基板的表面形成多个第二铜柱，并对多个所述基板分别进行塑封；

将塑封后的多个所述基板分散在载片表面，并形成第一塑封层对所述多个基板整体进行塑封。

13.根据权利要求12所述的多芯片封装结构的制作方法，其特征在于，

所述对多个所述基板分别进行塑封之前，所述制作方法还包括：

在所述基板的表面设置第二芯片；其中，所述第二芯片的表面设置有多个第一铜柱。

14.一种电子设备，其特征在于，包括电路板以及如权利要求1-8任一项所述的多芯片封装结构，所述多芯片封装结构设置在所述电路板表面、且与所述电路板电连接。