CN117174038A - 像素电路、显示装置及显示驱动方法 - Google Patents

Abstract

本发明涉及一种能够提高图像显示效果的像素电路、显示装置及显示驱动方法。所述像素电路包括：第一存储单元，与位线连接，从位线上获取奇数帧图像数据并保存；第二存储单元，与位线连接，从位线上获取偶数帧图像数据并保存，奇数帧图像数据和偶数帧图像数据循环交替地自位线写入至像素电路；输出单元，分别与第一存储单元、第二存储单元连接，输出单元在第一存储单元保存有奇数帧图像数据时，控制将奇数帧图像数据输出至像素电路的像素电极，偶数帧图像数据与奇数帧图像数据交替输出至像素电极；第二存储单元在奇数帧图像数据输出至像素电路的像素电极时，从位线上获取偶数帧图像数据并保存。

Description

像素电路、显示装置及显示驱动方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种像素电路、显示装置及显示驱动方法。

背景技术

硅基液晶(Liquid Crystal On Silicon，LCOS)是一种基于反射式小尺寸的矩阵液晶显示装置。

LCOS的驱动方案是依次对各行像素写入一帧图像的驱动电压进行显示，并在一帧图像中所有像素的驱动电压写入之后关断光源，以避免不同帧图像同时显示时对整体显示效果的影响。

然而，光源的关断会影响图像的显示效果。

发明内容

基于此，有必要提供一种能够提高图像显示效果的像素电路、显示装置及显示驱动方法。

第一方面，提供一种像素电路，所述像素电路包括：

第一存储单元，与位线连接，从所述位线上获取奇数帧图像数据并保存；

第二存储单元，与所述位线连接，从所述位线上获取偶数帧图像数据并保存，所述奇数帧图像数据和所述偶数帧图像数据循环交替地自所述位线写入至所述像素电路；

输出单元，分别与所述第一存储单元、所述第二存储单元连接，所述输出单元在所述第一存储单元保存有奇数帧图像数据时，控制将所述奇数帧图像数据输出至所述像素电路的像素电极，所述偶数帧图像数据与所述奇数帧图像数据交替输出至所述像素电极；

所述第二存储单元在所述奇数帧图像数据输出至所述像素电极时，从所述位线上获取偶数帧图像数据并保存。

第二方面，提供一种显示装置，所述显示装置包括多条位线和多个如第一方面提供的像素电路；多个所述像素电路沿第一方向排布成多行且沿第二方向排布成多列，所述第一方向和所述第二方向相交；所述多条位线与多列所述像素电路一一对应，每一所述位线与对应列的各个所述像素电路分别连接。

第三方面，提供一种显示驱动方法，应用于如第一方面提供的像素电路，所述控制方法包括：

当位线上写入奇数帧图像数据时，控制第一存储单元从所述位线上获取所述奇数帧图像数据并保存；

当所述第一存储单元保存有所述奇数帧图像数据时，将所述奇数帧图像数据输出至像素电极；以及

在将所述奇数帧图像数据输出至像素电极时，控制第二存储单元从所述位线上获取所述位线上写入的偶数帧图像数据并保存；

其中，所述奇数帧图像数据和所述偶数帧图像数据循环交替地自所述位线上写入并交替地输出至所述像素电极。

上述像素电路、显示装置及显示驱动方法，通过第一存储单元从位线上获取奇数帧图像数据并保存，第二存储单元从位线上获取偶数帧图像数据并保存，输出单元在第一存储单元保存有奇数帧图像数据时，控制将奇数帧图像数据输出至像素电路的像素电极，并且第二存储单元在奇数帧图像数据输出至像素电极时，从位线上获取偶数帧图像数据并保存，使得将奇数帧图像数据从第一存储单元输出至像素电极，与位线上的偶数帧图像数据保存在第二存储单元中同步进行，这样在将奇数帧图像数据从第一存储单元输出至像素电极之后，偶数帧图像数据即可从第二存储单元输出至像素电极，点亮像素光源显示奇数帧图像之后可以立即显示偶数帧图像，不需要在显示不同帧图像之间关断电源。而且奇数帧图像数据和偶数帧图像数据循环交替地自位线写入至像素电路，并交替输出至像素电极，也可以避免同时显示不同帧图像。因此，本申请可以减少不同帧图像之间的间隔时间，提高图像的刷新速度和整体亮度，进而提升图像的显示效果。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例提供的一种显示装置的结构框图；

图2为一实施例提供的一种像素电路的结构示意图；

图3为图1中第一存储单元和第二存储单元的具体电路图；

图4为图1中输出单元的具体电路图；

图5为传输比例与外加电压的关系图；

图6为一实施例提供的一种显示驱动方法的流程图；

图7为一实施例提供的各信号线的时序图。

附图标记说明：

1000-显示装置，100-像素单元，200-扫描线，300-数据线，400-像素电路；

10-第一存储单元，20-第二存储单元，30-输出单元。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

参阅图1，所示为本申请一实施例中的显示装置1000的结构示意图。该显示装置1000包括多个像素单元100、多条扫描线200和多条数据线300。其中，多条扫描线200和多条数据线300交叉限定多个像素单元100，且每一像素单元100包括一像素电路400。同一行的像素单元100连接同一条扫描线200，同一列的像素单元100连接同一条数据线300。根据各条扫描线200上依次输出的行扫描信号，将各条数据线300上的数据依次写入各行像素单元100中进行显示。在各行像素单元100均写入数据之后，即可完成一帧图像的显示。此时，如果直接重新在各行像素单元100中依次写入显示下一帧图像数据，则因不同行的像素单元100写入数据的先后不同，会存在前行的像素单元100显示的是当前帧图像，后行的像素单元100显示的是前一帧图像，即两帧图像同时显示在显示装置1000上，从而影响整体的显示效果。

就LCoS显示装置而言，为了避免显示装置1000同时显示不同帧图像，相关技术中在各行像素单元100均写入当前帧图像数据进行显示后，先将LCoS显示装置的光源关闭，并在光源关闭时再重新在各行像素单元100中依次写入下一帧图像数据，之后再开启光源进行显示，从而避免两帧图像同时显示。然而，光源关闭会占用一定的时间，影响到图像的显示效果，例如图像的显示亮度。

为解决上述问题，本申请实施例提供了一种像素电路、显示装置及显示驱动方法。该像素电路的第一存储单元和第二存储单元循环交替地从位线上获取图像数据并保存，并通过输出单元将保存的图像数据交替输出至像素电极，使得将奇数帧图像数据从第一存储单元输出至像素电极，与位线上的偶数帧图像数据保存在第二存储单元中同步进行，这样在将奇数帧图像数据从第一存储单元输出至像素电极之后，偶数帧图像数据即可从第二存储单元输出至像素电极，点亮像素光源显示奇数帧图像之后可以立即显示偶数帧图像，不需要在显示不同帧图像之间关断电源。因此，本申请可以减少不同帧图像之间的间隔时间，提高图像的刷新速度和整体亮度，进而提升图像的显示效果。

参阅图2，所示为本发明一实施例提供的一种像素电路400的结构框图。该像素电路400包括第一存储单元10、第二存储单元20和输出单元30。第一存储单元10与位线(BitLine，BL)连接，从位线上获取奇数帧图像数据并保存。第二存储单元20与位线连接，从位线上获取偶数帧图像数据并保存。显示装置1000在显示图像时，像素电路400依序从位线上载入不同帧图像数据。在本申请的实施例中，交替将奇数帧图像数据和偶数帧图像数据自位线写入到像素电路400中，其中，一个奇数帧图像数据和一个偶数帧图像数据为显示装置1000依序先后显示的两帧图像数据。输出单元30分别与第一存储单元10、第二存储单元20连接，输出单元30在第一存储单元10保存有奇数帧图像数据时，控制将奇数帧图像数据输出至像素电路的像素电极，偶数帧图像数据与奇数帧图像数据交替输出至像素电极。第二存储单元20在奇数帧图像数据输出至像素电极时，从位线上获取偶数帧图像数据并保存。

其中，位线为数据线，位线上交替写入奇数帧图像数据和偶数帧图像数据。在本申请的实施例中，将位线上写入奇数帧图像数据的时间段定义为第一阶段，位线上写入偶数帧图像数据的时间段定义为第二阶段。这样第一阶段和第二阶段交替出现，即在第一阶段出现之后出现第二阶段，在第二阶段出现之后出现第一阶段，依次出现第一阶段、第二阶段、第一阶段、第二阶段。在其他实施方式中，将位线上写入偶数帧图像数据的时间段定义为第二阶段，位线上写入奇数帧图像数据的时间段定义为第一阶段。

具体地，在第一阶段，位线上写入奇数帧图像数据，第一存储单元10从位线上获取奇数帧图像数据并保存。在第二阶段，位线上写入偶数帧图像数据，第二存储单元20从位线上获取偶数帧图像数据并保存。当第一存储单元10中保存有图像数据时，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极(图未示)，当该像素电极获取到图像数据时，便可点亮该像素的光源。在第二存储单元20保存有偶数帧图像数据时，输出单元30将第二存储单元20中偶数帧图像数据输出至像素电极。在本申请的实施例中，当输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极时，可同时进入第二阶段，控制第二存储单元20从位线上获取并保存偶数帧图像数据。也即，在第一个第一阶段，第一存储单元10从位线上获取奇数帧图像数据并保存；在第一个第二阶段，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极，同时，第二存储单元20从位线上获取并保存偶数帧图像数据。在下一个第一阶段，第一存储单元10从位线上获取并保存奇数帧图像数据。

在其他实施方式中，当输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电极时，并不同步进入第二阶段，而是在第一存储单元10中的奇数帧图像数据输出至像素电极之后，再进入第二阶段，控制第二存储单元20从位线上获取并保存偶数帧图像数据。

在其他实施方式中，在第一阶段，位线上写入偶数帧图像数据，第二存储单元20从位线上获取偶数帧图像数据并保存。在第二阶段，位线上写入奇数帧图像数据，第一存储单元10从位线上获取奇数帧图像数据并保存。当第一存储单元10中保存有图像数据时，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极(图未示)，当该像素电极获取到图像数据时，便可点亮该像素的光源。在第二存储单元20保存有偶数帧图像数据时，输出单元30将第二存储单元20中偶数帧图像数据输出至像素电极。在本申请的实施例中，当输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极时，可同时进入第一阶段，控制第二存储单元20从位线上获取并保存偶数帧图像数据。也即，在第一个第二阶段，第一存储单元10从位线上获取奇数帧图像数据并保存；在第二个第一阶段，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极，同时，第二存储单元20从位线上获取并保存偶数帧图像数据。在下一个第二阶段，第一存储单元10从位线上获取并保存奇数帧图像数据。

上述像素电路，包括第一存储单元、第二存储单元和输出单元，第一存储单元从位线上获取奇数帧图像数据并保存，第二存储单元从位线上获取偶数帧图像数据并保存，输出单元在第一存储单元保存有奇数帧图像数据时，控制将奇数帧图像数据输出至像素电路的像素电极，并且第二存储单元在奇数帧图像数据输出至像素电极时，从位线上获取偶数帧图像数据并保存，使得将奇数帧图像数据从第一存储单元输出至像素电极，与位线上的偶数帧图像数据保存在第二存储单元中同步进行，这样在将奇数帧图像数据从第一存储单元输出至像素电极之后，偶数帧图像数据即可从第二存储单元输出至像素电极，点亮像素光源显示奇数帧图像之后可以立即显示偶数帧图像，不需要在显示不同帧图像之间关断电源。而且奇数帧图像数据和偶数帧图像数据循环交替地自位线写入至像素电路，并交替输出至像素电极，也可以避免同时显示不同帧图像。因此，本申请可以减少不同帧图像之间的间隔时间，提高图像的刷新速度和整体亮度，进而提升图像的显示效果。

另外，整个像素电路可以集成在一起，不需要在外部单独设置控制部分，有利于减小整体的占用面积，降低控制难度。

在一些实施例中，输出单元30还在第二存储单元20保存有偶数帧图像数据时，控制将偶数帧图像数据输出至像素电极。第一存储单元10在将偶数帧图像数据输出至像素电极时，从位线上获取位线写入的下一奇数帧图像数据并保存。

具体地，在第一阶段，位线上写入奇数帧图像数据，第一存储单元10从位线上获取奇数帧图像数据并保存。在第二阶段，位线上写入偶数帧图像数据，第二存储单元20从位线上获取偶数帧图像数据并保存。当第一存储单元10中保存有图像数据时，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极(图未示)，当该像素电极获取到图像数据时，便可点亮该像素的光源。在第二存储单元20保存有偶数帧图像数据时，输出单元30将第二存储单元20中偶数帧图像数据输出至像素电极。在本申请的实施例中，当输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极时，可同时进入第二阶段，控制第二存储单元20从位线上获取并保存偶数帧图像数据；当输出单元30将第二存储单元20中的偶数帧图像数据输出至像素电路400的像素电极时，可同时进入第一阶段，控制第一存储单元10从位线上获取并保存奇数帧图像数据。也即，在第一个第一阶段，第一存储单元10从位线上获取奇数帧图像数据并保存；在第一个第二阶段，输出单元30将第一存储单元10中的奇数帧图像数据输出至像素电路400的像素电极，同时，第二存储单元20从位线上获取并保存偶数帧图像数据。在下一个第一阶段，输出单元30将第二存储单元20中的偶数帧图像数据输出至像素电路400的像素电极，同时，第一存储单元10从位线上获取并保存奇数帧图像数据。在其他实施方式中，将在位线上写入偶数帧图像数据的时间段定义为在第一阶段，将在位线上写入奇数帧图像数据的时间段定义为在第二阶段。在第一阶段，位线上写入偶数帧图像数据，第二存储单元20从位线上获取偶数帧图像数据并保存在第二阶段，位线上写入奇数帧图像数据，第一存储单元10从位线上获取奇数帧图像数据并保存。在第一个第一阶段，输出单元30控制第二存储单元20从位线上获取偶数帧图像数据，在第一第二阶段，输出单元30控制第一存储单元10从位线上获取奇数帧图像数据。

在第一个第一阶段，当第一存储单元10保存有奇数帧图像数据，输出单元30控制第二存储单元20从位线上获取偶数帧图像数据，并将第一存储单元10保存的奇数帧图像数据输出至像素电极；当第一存储单元10内未保存有奇数帧图像数据时，输出单元30仅控制第二存储单元20从位线上获取偶数帧图像数据。同样地，在第一个第二阶段，当第二存储单元20保存有偶数帧图像数据，输出单元30控制第一存储单元10从位线上获取奇数帧图像数据，并将第二存储单元20保存的偶数帧图像数据输出至像素电极；当第二存储单元20内未保存有偶数帧图像数据时，输出单元30仅控制第一存储单元10从位线上获取奇数帧图像数据。

在另一个第一阶段，位线上写入偶数帧图像数据，第二存储单元20从位线上获取偶数帧图像数据并保存，与此同时，输出单元30将第一存储单元10中保存的奇数帧图像数据输出至像素电极，以点亮像素光源。在另一个第二阶段，位线上写入奇数帧图像数据，第一存储单元10从位线上获取奇数帧图像数据并保存，与此同时，输出单元30将第二存储单元20中偶数帧图像数据输出至像素电极，以点亮像素光源。如此循环。

在上述实施例中，输出单元还在第二存储单元保存有偶数帧图像数据时，控制将偶数帧图像数据输出至像素电极，第一存储单元在偶数帧图像数据输出至像素电极时从位线上获取位线写入的下一奇数帧图像数据并保存，使得将偶数帧图像数据输出至像素电极，与位线上的奇数帧图像数据保存在第一存储单元中同步进行，这样在将偶数帧图像数据从第二存储单元输出至像素电极之后，奇数帧图像数据即可从第一存储单元输出至像素电极，点亮像素光源显示偶数帧图像之后可以立即显示奇数帧图像数据，这样与点亮像素光源显示奇数帧图像之后可以立即显示偶数帧图像配合，奇数帧图像和偶数帧图像交替显示，显示任意相邻两帧图像之间都不用关断电源，可以最大程度减少不同帧图像之间的间隔时间，有效提高图像的刷新速度和整体亮度，进而提升图像的显示效果。

参阅图3，所示为像素电路400的具体电路图。在一些实施例中，位线包括第一位线BLB，第一存储单元10和第二存储单元20分别包括第一开关管T1、第二开关管T2和第三开关管T3。第一开关管T1的通断条件与第二开关管T2的通断条件相反。第一存储单元10的第三开关管T3的控制端与像素电路的第一字线WL0连接，第二存储单元20的第三开关管T3的控制端与像素电路的第二字线WL1连接。第三开关管T3的第一端与第一位线BLB连接，第三开关管T3的第二端与第一开关管T1的控制端、第二开关管T2的控制端连接。第一开关管T1的第一端、第二开关管T2的第一端与输出单元30连接，第一开关管T1的第二端接入第一工作电压，第二开关管T2的第二端接入第二工作电压。

其中，第一字线WL0和第二字线WL1为扫描线。

示例性地，第一开关管T1为P型金属-氧化层半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，第二开关管T2为N型MOSFET，第三开关管T3为N型MOSFET。

第一工作电压为电源电压(即高电平)，第二工作电压为接地电压(即低电平)。

在本实施例中，第一字线WL0在第一阶段接入高电平且在第二阶段接入低电平，第二字线WL1在第一阶段接入低电平且在第二阶段接入高电平。在其他实施例中，第一字线WL0在第一阶段接入低电平且在第二阶段接入高电平，第二字线WL1在第一阶段接入高电平且在第二阶段接入低电平。也即，第一字线WL0和第二字线WL1在同一阶段只有一个接入高电平，另一个接入低电平。

具体地，在第一阶段，当第一字线WL0接入高电平时，第一存储单元10的第三开关管T3的控制端为高电平。由于第三开关管T3为N型MOSFET，因此第一存储单元10的第三开关管T3的第一端和第二端连通，即第一位线BLB与第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端连接。与此同时，第二字线WL1接入低电平，第二存储单元20的第三开关管T3的控制端为低电平。由于第三开关管T3为N型MOSFET，因此第二存储单元20的第三开关管T3的第一端和第二端断开，即第一位线BLB与第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端断开。

若第一位线BLB接入高电平，则第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端为高电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，因此第一存储单元10的第一开关管T1的第一端和第二端断开，第一存储单元10的第二开关管T2的第一端和第二端连通。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第二开关管T2的第二端接入第二工作电压，因此第一存储单元10的第一开关管T1的第一端、第一存储单元10第二开关管T2的第一端接入第二工作电压，即低电平，与第一位线BLB接入电压相反。

若第一位线BLB接入低电平，则第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端为低电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，因此第一存储单元10的第一开关管T1的第一端和第二端连通，第一存储单元10的第二开关管T2的第一端和第二端断开。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第一开关管T1的第二端接入第一工作电压，因此第一存储单元10的第一开关管T1的第一端、第一存储单元10的第二开关管T2的第一端接入第一工作电压，即高电平，又与第一位线BLB接入电压相反。

无论第一位线BLB接入高电平还是低电平，第一存储单元10的第一开关管T1的第一端、第一存储单元10的第二开关管T2的第一端接入的电平均与第一位线BLB相反，从而实现第一存储单元10获取位线上数据并保存。

在第二阶段，当第一字线WL0接入低电平时，第一存储单元10的第三开关管T3的控制端为低电平。由于第三开关管T3为N型MOSFET，因此第一存储单元10的第三开关管T3的第一端和第二端断开，即第一位线BLB与第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端断开。与此同时，第二字线WL1接入高电平，第二存储单元20的第三开关管T3的控制端为高电平。由于第三开关管T3为N型MOSFET，因此第二存储单元20的第三开关管T3的第一端和第二端连通，即第一位线BLB与第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端连通。

若第一位线BLB接入高电平，则第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端为高电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，因此第二存储单元20的第一开关管T1的第一端和第二端断开，第二存储单元20的第二开关管T2的第一端和第二端连通。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第二开关管T2的第二端接入第二工作电压，因此第二存储单元20的第一开关管T1的第一端、第二存储单元20的第二开关管T2的第一端接入第二工作电压，即低电平，与第一位线BLB相反。

若第一位线BLB接入低电平，则第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端为低电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，因此第二存储单元20的第一开关管T1的第一端和第二端连通，第二存储单元20的第二开关管T2的第一端和第二端断开。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第一开关管T1的第二端接入第一工作电压，因此第二存储单元20的第一开关管T1的第一端、第二存储单元20的第二开关管T2的第一端接入第一工作电压，即高电平，又与第一位线BLB相反。

无论第一位线BLB接入高电平还是低电平，第二存储单元20的第一开关管T1的第一端、第二存储单元20的第二开关管T2的第一端接入的电平均与第一位线BLB相反，从而实现第二存储单元20获取位线上数据并保存。

如图3所示，示例性地，位线还包括第二位线BL，第二位线BL上的数据与同一时刻第一位线BLB上的数据相反。第一存储单元10和第二存储单元20分别还包括第四开关管T4、第五开关管T5和第六开关管T6，第五开关管T5的通断条件与第六开关管T6的通断条件相反。第一存储单元10的第四开关管T4的控制端与第一字线WL0连接，第二存储单元20的第四开关管T4的控制端与第二字线WL1连接。第四开关管T4的第一端与第二位线BL连接，第四开关管T4的第二端与第一开关管T1的第一端、第二开关管T2的第一端、第五开关管T5的控制端、第六开关管T6的控制端连接。第五开关管T5的第一端、第六开关管T6的第一端与第一开关管T1的控制端、第二开关管T2的控制端连接，第五开关管T5的第二端接入第一工作电压，第六开关管T6的第二端接入第二工作电压。

示例性地，第四开关管T4为N型MOSFET，第五开关管T5为P型MOSFET，第六开关管T6为N型MOSFET。

具体地，在第一阶段，当第一字线WL0接入高电平时，第一存储单元10的第四开关管T4的控制端为高电平。由于第四开关管T4为N型MOSFET，因此第一存储单元10的第四开关管T4的第一端和第二端连通，即第二位线BL与第一存储单元10的第五开关管T5的控制端、第一存储单元10的第六开关管T6的控制端连接。与此同时，第二字线WL1接入低电平，第二存储单元20的第四开关管T4的控制端为低电平。由于第四开关管T4为N型MOSFET，因此第二存储单元20的第四开关管T4的第一端和第二端断开，即第二位线BL与第二存储单元20的第五开关管T5的控制端、第二存储单元20的第六开关管T6的控制端断开。

若第一位线BLB接入高电平，第二位线BL接入低电平，则第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端为高电平，第一存储单元10的第五开关管T5的控制端、第一存储单元10的第六开关管T6的控制端为低电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，第五开关管T5为P型MOSFET，第六开关管T6为N型MOSFET，因此第一存储单元10的第一开关管T1的第一端和第二端断开，第一存储单元10的第二开关管T2的第一端和第二端连通，第一存储单元10的第五开关管T5的第一端和第二端连通，第一存储单元10的第六开关管T6的第一端和第二端断开。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第二开关管T2的第二端接入第二工作电压，因此第一存储单元10的第一开关管T1的第一端、第一存储单元10的第二开关管T2的第一端接入第二工作电压(即低电压，与第二位线BL相同)；又由于第五开关管T5的第一端与第六开关管T6的第一端连接，第五开关管T5的第二端接入第一工作电压，因此第一存储单元10的第五开关管T5的第一端、第一存储单元10的第六开关管T6的第一端接入第一工作电压(即高电压，与第一位线BLB相同)，从而实现第一存储单元10获取位线上数据并保存。

若第一位线BLB接入低电平，第二位线BL接入高电平，则第一存储单元10的第一开关管T1的控制端、第一存储单元10的第二开关管T2的控制端为低电平，第一存储单元10的第五开关管T5的控制端、第一存储单元10的第六开关管T6的控制端为高电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，第五开关管T5为P型MOSFET，第六开关管T6为N型MOSFET，因此第一存储单元10的第一开关管T1的第一端和第二端连接，第一存储单元10的第二开关管T2的第一端和第二端断开，第一存储单元10的第五开关管T5的第一端和第二端断开，第一存储单元10的第六开关管T6的第一端和第二端连接。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第一开关管T1的第二端接入第一工作电压，因此第一存储单元10的第一开关管T1的第一端、第一存储单元10的第二开关管T2的第一端接入第一工作电压(即高电压，与第二位线BL相同)；又由于第五开关管T5的第一端与第六开关管T6的第一端连接，第六开关管T6的第二端接入第二工作电压，因此第一存储单元10的第五开关管T5的第一端、第一存储单元10的第六开关管T6的第一端接入第二工作电压(即低电压，与第一位线BLB相同)，从而实现第一存储单元10获取位线上数据并保存。

在第二阶段，当第一字线WL0接入低电平时，第一存储单元10的第四开关管T4的控制端为低电平。由于第四开关管T4为N型MOSFET，因此第一存储单元10的第四开关管T4的第一端和第二端断开，即第二位线BL与第一存储单元10的第五开关管T5的控制端、第一存储单元10的第六开关管T6的控制端断开。与此同时，第二字线WL1接入高电平，第二存储单元20的第四开关管T4的控制端为高电平。由于第四开关管T4为N型MOSFET，因此第二存储单元20的第四开关管T4的第一端和第二端连接，即第二位线BL与第二存储单元20的第五开关管T5的控制端、第二存储单元20的第六开关管T6的控制端连接。

若第一位线BLB接入高电平，第二位线BL接入低电平，则第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端为高电平，第二存储单元20的第五开关管T5的控制端、第二存储单元20的第六开关管T6的控制端为低电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，第五开关管T5为P型MOSFET，第六开关管T6为N型MOSFET，因此第二存储单元20的第一开关管T1的第一端和第二端断开，第二存储单元20的第二开关管T2的第一端和第二端连通，第二存储单元20的第五开关管T5的第一端和第二端连通，第二存储单元20的第六开关管T6的第一端和第二端断开。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第二开关管T2的第二端接入第二工作电压，因此第二存储单元20的第一开关管T1的第一端、第二存储单元20的第二开关管T2的第一端接入第二工作电压(即低电压，与第二位线BL相同)；又由于第五开关管T5的第一端与第六开关管T6的第一端连接，第五开关管T5的第二端接入第一工作电压，因此第二存储单元20的第五开关管T5的第一端、第二存储单元20的第六开关管T6的第一端接入第一工作电压(即高电压，与第一位线BLB相同)，从而实现第二存储单元20获取位线上数据并保存。

若第一位线BLB接入低电平，第二位线BL接入高电平，则第二存储单元20的第一开关管T1的控制端、第二存储单元20的第二开关管T2的控制端为低电平，第二存储单元20的第五开关管T5的控制端、第二存储单元20的第六开关管T6的控制端为高电平。由于第一开关管T1为P型MOSFET，第二开关管T2为N型MOSFET，第五开关管T5为P型MOSFET，第六开关管T6为N型MOSFET，因此第二存储单元20的第一开关管T1的第一端和第二端连接，第二存储单元20的第二开关管T2的第一端和第二端断开，第二存储单元20的第五开关管T5的第一端和第二端断开，第二存储单元20的第六开关管T6的第一端和第二端连接。又由于第一开关管T1的第一端与第二开关管T2的第一端连接，第一开关管T1的第二端接入第一工作电压，因此第二存储单元20的第一开关管T1的第一端、第二存储单元20的第二开关管T2的第一端接入第一工作电压(即高电压，与第二位线BL相同)；又由于第五开关管T5的第一端与第六开关管T6的第一端连接，第六开关管T6的第二端接入第二工作电压，因此第二存储单元20的第五开关管T5的第一端、第二存储单元20的第六开关管T6的第一端接入第二工作电压(即低电压，与第一位线BLB相同)，从而实现第一存储单元10获取位线上数据并保存。

在本实施例中，第一开关管T1和第二开关管T2形成一个反相器，第五开关管T5和第六开关管T6形成另一个反相器，两个反相器形成互锁结构，从而实现数据的保存。

请参见图4，所示为本申请一些实施例中的传输控制单元30的具体电路图。在一些实施例中，输出单元30包括通断条件相反的第七开关管T7和第八开关管T8，第七开关管T7的控制端、第八开关管T8的控制端与第一使能信号线EN连接，第七开关管T7的第一端与第一存储单元10连接，第八开关管T8的第一端与第二存储单元20连接，第七开关管T7的第二端、第八开关管T8的第二端与像素电极连接。

示例性地，第七开关管T7为N型MOSFET，第八开关管T8为P型MOSFET。

第一使能信号线EN在第一阶段接入低电平且在第二阶段接入高电平，第二使能信号ENB在第一阶段接入高电平且在第二阶段接入低电平。

具体地，在第一阶段，第一使能信号线EN接入低电平，第七开关管T7的控制端、第八开关管T8的控制端为低电平。由于第七开关管T7为N型MOSFET，第八开关管T8为P型MOSFET，因此第七开关管T7的第一端和第二端断开，第八开关管T8的第一端和第二端连通，即第一存储单元10与像素电极断开，第二存储单元20与像素电极连通，从而实现输出单元30将第二存储单元20中的数据输出至像素电极。

在第二阶段，第一使能信号线EN接入高电平，第七开关管T7的控制端、第八开关管T8的控制端为高电平。由于第七开关管T7为N型MOSFET，第八开关管T8为P型MOSFET，因此第七开关管T7的第一端和第二端连通，第八开关管T8的第一端和第二端断开，即第一存储单元10与像素电极连通，第二存储单元20与像素电极断开，从而实现输出单元30将第一存储单元10中的数据输出至像素电极。

如图4所示，示例性地，输出单元30还包括第九开关管T9和第十开关管T10，第九开关管T9的通断条件与第七开关管T7的通断条件相反，第十开关管T10的通断条件与第八开关管T8的通断条件相反。第九开关管T9的控制端、第十开关管T10的控制端与第二使能信号线ENB连接，第二使能信号线ENB上的信号与同一时刻第一使能信号线EN上的信号相反。第九开关管T9的第一端与第一存储单元10、第七开关管T7的第一端连接，第十开关管T10的第一端与第二存储单元20、第八开关管T8的第一端连接。第九开关管T9的第二端、第十开关管T10的第二端与像素电极、第七开关管T7的第二端、第八开关管T8的第二端连接。

示例性地，第九开关管T9为P型MOSFET，第十开关管T10为N型MOSFET。

具体地，在第一阶段，第一使能信号线EN接入低电平，第二使能信号线ENB接入高电平，第七开关管T7的控制端、第八开关管T8的控制端为低电平，第九开关管T9的控制端、第十开关管T10的控制端为高电平。由于第七开关管T7为N型MOSFET，第八开关管T8为P型MOSFET，第九开关管T9为P型MOSFET，第十开关管T10为N型MOSFET，因此第七开关管T7的第一端和第二端断开，第八开关管T8的第一端和第二端连通，第九开关管T9的第一端和第二端断开，第十开关管T10的第一端和第二端连通，即第一存储单元10与像素电极断开，第二存储单元20与像素电极连通，从而实现输出单元30将第二存储单元20中的数据输出至像素电极。

在第二阶段，第一使能信号线EN接入高电平，第二使能信号线ENB接入低电平，第七开关管T7的控制端、第八开关管T8的控制端为高电平，第九开关管T9的控制端、第十开关管T10的控制端为低电平。由于第七开关管T7为N型MOSFET，第八开关管T8为P型MOSFET，第九开关管T9为P型MOSFET，第十开关管T10为N型MOSFET，因此第七开关管T7的第一端和第二端连通，第八开关管T8的第一端和第二端断开，第九开关管T9的第一端和第二端连通，第十开关管T10的第一端和第二端断开，即第一存储单元10与像素电极连通，第二存储单元20与像素电极断开，从而实现输出单元30将第一存储单元10中的数据输出至像素电极。

在本实施例中，第七开关管T7和第九开关管T9形成一传输门，第八开关管T8和第十开关管T10形成另一传输门，传输门的导通电阻近似为一常数，既可以传输数字信号，又可以传输模拟信号。

在一些实施例中，第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第五开关管T5、第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9、第十开关管T10均为3.3V的器件，可以保证输出足够的液晶驱动电压V，使得LCOS正常显示。

参阅图5，所示为本申请一些实施例中传输比例与外加电压的关系图。与采用5V的器件相比，采用3.3V的器件，既可以满足如图5所示的液晶电压传输曲线的需求，也可以减小器件尺寸，提高器件反应速度，降低器件能耗，在提升亮度的同时也兼顾了体积和功耗。

基于同样的发明构思，本发明一实施例提供一种显示装置(图未示出)，包括多条位线和多个如上述实施例提供的像素电路。多个像素电路沿第一方向排布成多行且沿第二方向排布成多列，第一方向和第二方向相交。多条位线与多列像素电路一一对应，每一位线与对应列的各个像素电路分别连接。

在一些实施例中，每一位线包括第一位线和第二位线，第二位线上的数据与同一时刻第一位线上的数据相反。

在一些实施例中，该显示装置还包括多条第一字线和多条第二字线，多条第一字线、多条第二字线与多行像素电路一一对应，每一第一字线与对应行的各个像素电路中的第一存储单元单元分别连接，每一第二字线与对应行的各个像素电路中的第二存储单元分别连接。

在一些实施例中，该显示装置还包括第一使能信号线和第二使能信号线，第一使能信号线与多个像素电路中的输出单元分别连接，第二使能信号线与多个像素电路中的输出单元分别连接。

参阅图6，所示为本申请一些实施例中的显示驱动方法的流程图。基于同样的发明构思，本发明一实施例提供一种显示驱动方法，包括如下步骤：

步骤S602，当位线上写入奇数帧图像数据时，控制第一存储单元从位线上获取奇数帧图像数据并保存。

步骤S604，当位线上保存有奇数帧图像数据时，将奇数帧图像数据输出至像素电极。

步骤S606，在将奇数帧图像数据输出至像素电极时，控制第二存储单元从位线上获取位线上写入的偶数帧图像数据并保存。

其中，奇数帧图像数据和偶数帧图像数据循环交替地自位线上写入并交替输出至像素电极。

在一些实施例中，该方法还包括：在第二存储单元保存有偶数帧图像数据时，将偶数帧图像数据输出至像素电极；在将偶数帧图像数据输出至像素电极时，控制第一存储单元从位线获取位线写入的下一奇数帧图像数据并保存。

参阅图7，所示为本申请一些实施例中各信号线的时序图。具体地，在第一阶段，首先是第一字线WL0接入高电平，第一位线BLB与第一行像素电路中第一存储单元10的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第一行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第一行像素电路中的第一存储单元10获取位线上数据并保存。

然后是第一字线WL2接入高电平，第一位线BLB与第二行像素电路中第一存储单元10的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第二行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第二行像素电路中的第一存储单元10获取位线上数据并保存。

接着是第一字线WL2i接入高电平，第一位线BLB与第i+1行像素电路中第一存储单元10的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第i+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第i+1行像素电路中的第一存储单元10获取位线上数据并保存。

最后是第一子线WL2n接入高电平，第一位线BLB与第n+1行像素电路中第一存储单元10的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第n+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第n+1行像素电路中的第一存储单元10获取位线上数据并保存。

与此同时，第二字线WL1接入低电平，第二位线BL与第一行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第一行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL3接入低电平，第二位线BL与第二行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第二行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL2n+1接入低电平，第二位线BL与第n+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第i+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL2n+1接入低电平，第二位线BL与第n+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第n+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端断开。

另外，第一使能信号线EN接入低电平，各个像素电路的第一存储单元10与像素电极断开，各个像素电路的第二存储单元20与像素电极连通，从而实现输出单元30将各个像素电路的第二存储单元20中的数据输出至像素电极，以点亮像素光源显示第一帧图像。

在第二阶段，首先是第二字线WL1接入高电平，第一位线BLB与第一行像素电路中第二存储单元20的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第一行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第一行像素电路中的第二存储单元20获取位线上数据并保存。

然后是第二字线WL3接入高电平，第一位线BLB与第二行像素电路中第二存储单元20的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第二行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第二行像素电路中的第二存储单元20获取位线上数据并保存。

接着是第一子线WL2n+1接入高电平，第一位线BLB与第n+1行像素电路中第二存储单元20的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第n+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第i+1行像素电路中的第二存储单元20获取位线上数据并保存。

最后是第一子线WL2n+1接入高电平，第一位线BLB与第n+1行像素电路中第二存储单元20的第一开关管T1的控制端、第二开关管T2的控制端连接，第二位线BL与第n+1行像素电路中第二存储单元20的第五开关管T5的控制端、第六开关管T6的控制端连接，实现第n+1行像素电路中的第二存储单元20获取位线上数据并保存。

与此同时，第二字线WL0接入低电平，第二位线BL与第一行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第一行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL2接入低电平，第二位线BL与第二行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第二行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL2n+1接入低电平，第二位线BL与第n+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第i+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开。

第二字线WL2n+1接入低电平，第二位线BL与第n+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开，第二位线BL与第n+1行像素电路中第一存储单元10的第五开关管T5的控制端、第六开关管T6的控制端断开。

另外，第一使能信号线EN接入高电平，各个像素电路的第一存储单元10与像素电极连通，各个像素电路的第二存储单元20与像素电极断开，从而实现输出单元30将各个像素电路的第一存储单元10中的数据输出至像素电极，以点亮像素光源显示第二帧图像。

参照上述方式依次显示第三帧图像、第四帧图像。如此，直到最后一帧图像。

在实际应用中，在电源开启之后，先将各个像素电路中的第一存储单元10和第二存储单元20均写入低电平，即0。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种像素电路，其特征在于，所述像素电路包括：

第一存储单元，与位线连接，从所述位线上获取奇数帧图像数据并保存；

第二存储单元，与所述位线连接，从所述位线上获取偶数帧图像数据并保存，所述奇数帧图像数据和所述偶数帧图像数据循环交替地自所述位线写入至所述像素电路；

输出单元，分别与所述第一存储单元、所述第二存储单元连接，所述输出单元在所述第一存储单元保存有奇数帧图像数据时，控制将所述奇数帧图像数据输出至所述像素电路的像素电极，所述偶数帧图像数据与所述奇数帧图像数据交替输出至所述像素电极；

所述第二存储单元在所述奇数帧图像数据输出至所述像素电极时，从所述位线上获取偶数帧图像数据并保存。

2.根据权利要求1所述的像素电路，其特征在于，所述输出单元还在所述第二存储单元保存有偶数帧图像数据时，控制将所述偶数帧图像数据输出至所述像素电极；

所述第一存储单元在将所述偶数帧图像数据输出至所述像素电极时，从所述位线上获取所述位线写入的下一奇数帧图像数据并保存。

3.根据权利要求1所述的像素电路，其特征在于，所述位线包括第一位线；所述第一存储单元和所述第二存储单元单元分别包括第一开关管、第二开关管和第三开关管，所述第一开关管的通断条件与所述第二开关管的通断条件相反；所述第一存储单元的第三开关管的控制端与第一字线连接，所述第二存储单元的第三开关管的控制端与第二字线连接；所述第三开关管的第一端与所述第一位线连接，所述第三开关管的第二端与所述第一开关管的控制端、所述第二开关管的控制端连接；所述第一开关管的第一端、所述第二开关管的第一端与所述输出控制单元连接，所述第一开关管的第二端接入第一工作电压，所述第二开关管的第二端接入第二工作电压。

4.根据权利要求3所述的像素电路，其特征在于，所述位线还包括第二位线，所述第二位线上的数据与同一时刻所述第一位线上的数据相反；所述第一存储单元和所述第二存储单元分别还包括第四开关管、第五开关管和第六开关管，所述第五开关管的通断条件与所述第六开关管的通断条件相反；所述第一存储单元的第四开关管的控制端与第一字线连接，所述第二存储单元的第四开关管的控制端与第二字线连接；所述第四开关管的第一端与所述第二位线连接，所述第四开关管的第二端与所述第一开关管的第一端、所述第二开关管的第一端、所述第五开关管的控制端、所述第六开关管的控制端连接；所述第五开关管的第一端、所述第六开关管的第一端与所述第一开关管的控制端、所述第二开关管的控制端连接，所述第五开关管的第二端接入所述第一工作电压，所述第六开关管的第二端接入所述第二工作电压。

5.根据权利要求1至4任一项所述的像素电路，其特征在于，所述输出单元包括通断条件相反的第七开关管和第八开关管，所述第七开关管的控制端、所述第八开关管的控制端与第一使能信号线连接，所述第七开关管的第一端与所述第一存储单元连接，所述第八开关管的第一端与所述第二存储单元连接，所述第七开关管的第二端、所述第八开关管的第二端与所述像素电极连接。

6.根据权利要求5所述的像素电路，其特征在于，所述输出单元还包括第九开关管和第十开关管，所述第九开关管的通断条件与所述第七开关管的通断条件相反，所述第十开关管的通断条件与所述第八开关管的通断条件相反；所述第九开关管的控制端、所述第十开关管的控制端与第二使能信号线连接，所述第二使能信号线上的信号与同一时刻所述第一使能信号上的信号相反；所述第九开关管的第一端与所述第一存储单元、所述第七开关管的第一端连接，所述第十开关管的第一端与所述第二存储单元、所述第八开关管的第一端连接；所述第九开关管的第二端、所述第十开关管的第二端与所述像素电极、所述第七开关管的第二端、所述第八开关管的第二端连接。

7.一种显示装置，其特征在于，所述显示装置包括多条位线和多个如权利要求1至6任一项所述的像素电路；多个所述像素电路沿第一方向排布成多行且沿第二方向排布成多列，所述第一方向和所述第二方向相交；所述多条位线与多列所述像素电路一一对应，每一所述位线与对应列的各个所述像素电路分别连接。

8.根据权利要求7所述的显示装置，其特征在于，所述显示装置还包括多条第一字线和多条第二字线，所述多条第一字线、所述多条第二字线与多行所述像素电路一一对应，每一所述第一字线与对应行的各个所述像素电路中的第一存储单元分别连接，每一所述第二字线与对应行的各个所述像素电路中的第二存储单元分别连接。

9.一种显示驱动方法，其特征在于，应用于如权利要求1至6任一项所述的像素电路，所述方法包括：

当位线上写入奇数帧图像数据时，控制第一存储单元从所述位线上获取所述奇数帧图像数据并保存；

当所述第一存储单元保存有所述奇数帧图像数据时，将所述奇数帧图像数据输出至像素电极；以及

在将所述奇数帧图像数据输出至像素电极时，控制第二存储单元从所述位线上获取所述位线上写入的偶数帧图像数据并保存；

其中，所述奇数帧图像数据和所述偶数帧图像数据循环交替地自所述位线上写入并交替地输出至所述像素电极。

10.根据权利要求9所述的显示驱动方法，其特征在于，所述方法还包括：

在所述第二存储单元保存有偶数帧图像数据时，将所述偶数帧图像数据输出至所述像素电极；以及

在将所述偶数帧图像数据输出至所述像素电极时，控制所述第一存储单元从所述位线获取所述位线写入的下一奇数帧图像数据并保存。