CN117170954B - 芯片设备 - Google Patents

Abstract

本发明公开了一种芯片设备。芯片设备包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个测试端口通过对应的开关与n个通用输入输出端口分别连接；其中，在对待测闪存进行测试时，将n个通用输入输出端口连接，形成测试点，并控制与待测闪存对应的开关闭合，通过测试点对待测闪存进行测试。

Description

芯片设备

技术领域

本发明涉及芯片技术领域，尤其涉及一种芯片设备。

背景技术

通用微控制器的系统中，通常会包含一个或多个闪存单元，即Flash模块，用于存储系统程序和客户应用程序。相关技术中通常采用内置Flash模块，而内置的Flash模块通常为购买第三方IP（Semiconductor Intellectual Property Core，知识产权核）的方式，集成到通用微控制的设计中。为了保障闪存单元的性能，需要对闪存单元进行检测。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的目的在于提出一种芯片设备，以实现对芯片内闪存的检测。

为达到上述目的，本发明实施例提出了一种芯片设备，所述芯片设备包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个所述闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个所述测试端口通过对应的开关与n个所述通用输入输出端口分别连接；其中，在对待测闪存进行测试时，将n个所述通用输入输出端口连接，形成测试点，并控制与所述待测闪存对应的开关闭合，通过所述测试点对所述待测闪存进行测试。

根据本发明实施例的芯片设备，包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个所述闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个所述测试端口通过对应的开关与n个所述通用输入输出端口分别连接；其中，在对待测闪存进行测试时，将n个所述通用输入输出端口连接，形成测试点，并控制与所述待测闪存对应的开关闭合，通过所述测试点对所述待测闪存进行测试。由此，通过把闪存的每一个测试端口，通过多个开关复用到多个通用输入输出端口上，当需要对测试端口进行测试或测量的时候，首先在芯片内部打开这些开关，同时在片外把这些输入输出端口并联形成测试点，在CP测试、FT测试和FA分析的时候，对该测试点进行测试和测量。通过上述电路，可以实现在测试点与测试端口之间存在并联的多个电路，通过并联降低电阻，满足芯片在CP测试时，对闪存测试端口到测试点电阻值小于一定值的要求，而且，通过芯片上的通用输入输出引脚与测试点连接，满足了做FT测试与FA分析时TM端口接到片外以进行测量的需求。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是本发明一个实施例的芯片设备的结构示意图；

图2是本发明一个示例的芯片设备的结构示意图；

图3是本发明一个示例的芯片设备的测试点的示意图。

具体实施方式

下面参考附图描述本发明实施例的芯片设备，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。参考附图描述的实施例是示例性的，不能理解为对本发明的限制。

通常闪存单元上会有一组测试端口,测试端口通常为4位宽，主要用于产品在晶圆阶段进行量产测试时，对闪存单元做测试使用。

其中，闪存单元所需要的检测包括在晶圆阶段量产测试时的CP（Chip Probe，芯片探针）测试、在封装片阶段的FT（Function Test，功能试验）测试以及在产品阶段做FA(Failure Analysis，故障分析)。

为了对芯片做测试，可以为每个Flash（闪存）测试端口预留独立的PAD（焊盘）。然而，在芯片做封装时，出于节省成本的考量，一般不会为测试端口分配单独的引脚，使得这些PAD只在做CP测试时使用，做产品封装的时候不封出来，导致芯片封装片无法做Flash相关的FT测试和FA分析。

或者，还可以设置通过芯片的GPIO（General Purpose Input Output，通用输入输出口）对芯片内置的闪存进行检测，即设置每个测试端口通过模拟开关复用到单个通用IO（Input Output，输入输出）引脚上引到片外。然而，这种方案由于引入模拟开关器件，会导致Flash测试端口到PAD的阻值进一步增大，由于在对闪存单元做CP测试时，需要从内置Flash测试端口测试和测量相关电信号，所以要求在芯片设计时Flash模块测试端口到测试点的阻值在一定的范围内，比如小于500欧姆，如果这个阻值过大，会影响测试精度，可能会导致误判或良率损失，影响芯片在CP测试时的精度和良率。

因而，本发明提出一种芯片设备。

图1是本发明一个实施例的芯片设备的结构示意图。

如图1所示，芯片设备100，包括M个闪存101和n个通用输入输出端口102，M为正整数，n为大于1的整数，M个闪存101包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个测试端口通过对应的开关与n个通用输入输出端口102分别连接。

其中，在对待测闪存101进行测试时，将n个通用输入输出端口102连接，形成测试点，并控制与待测闪存101对应的开关闭合，通过测试点对待测闪存101进行测试。

由此，通过把闪存101的每一个测试端口，通过多个开关复用到多个通用输入输出端口102上，当需要对测试端口进行测试或测量的时候，首先在芯片内部打开这些开关，同时在片外把这些输入输出端口并联形成测试点，在CP测试、FT测试和FA分析的时候，对该测试点进行测试和测量。通过上述电路，可以实现在测试点与测试端口之间存在并联的多个电路，通过并联降低电阻，满足芯片在CP测试时，对闪存101测试端口到测试点电阻值小于一定值的要求，而且，通过芯片上的通用输入输出引脚与测试点连接，满足了做FT测试与FA分析时TM端口接到片外以进行测量的需求。解决了芯片设备100在封装片上由于没有把独立的测试端口封到片外无法对内置闪存101进行相关的FT测试的问题。而且，还解决了芯片设备100在量产测试阶段内置闪存101的测试端口到测试点阻值超标的问题，并实现了预留FA分析的通道。

其中，上述开关可以由模拟开关实现。上述测试端口为模拟测试端口。上述芯片设备100可以为MCU（Micro Control Unit，微控制单元）芯片。

需要说明的是，在芯片设计中，根据芯片内部闪存101的测试端口到与通用输入输出端口102对应的PAD的走线阻值、开关的内阻值以及可复用的通用输入输出端口102个数，来确定每个闪存101的测试端口复用到几个通用输入输出端口102，在满足闪存101的测试端口到测试点的阻值小于限定阻值的情况下，每个闪存101的测试端口复用越少通用输入输出端口102越好。

在本发明一个实施例中，芯片设备100还包括CPU内核，CPU内核通过总线系统与M个闪存101和通用IO控制器连接，以对n个闪存101和通用IO控制器进行控制。

在本发明一个实施例中，芯片设备100还包括n个IO混合控制器，n个IO混合控制器与n个通用输入输出端口102一一对应连接，用于在进行测试时，将通用输入输出端口102的工作模式调整为测试模式。

在本发明一个实施例中，芯片设备100还包括通用IO控制器，通用IO控制器的输出端与IO混合控制器的第一端连接，IO混合控制器的第二端与测试端口连接，IO混合控制器的第三端与对应的通用输入输出端口102连接。其中，在进行测试时，IO混合控制器的第一端与第三端连通；在通用IO控制器工作时，IO混合控制器的第二端与第三端连通。

在本发明一个实施例中，开关的数量为m*n个，任意一个测试端口与任意一个通用输入输出端口102之间均通过一个开关连接。

下面结合图2所示的示例进行说明。

在图2所示的示例中，芯片设备100采用MCU芯片。闪存101的数量为1个，有着测试端口TM[m]，m的数量为1,模拟开关的数量为m*n个，IOMIX为IO混合控制器，通用输入输出接口102通过通用IO PAD（输入输出焊盘）连接至编号为TM[x]的测试点，SW0、SW1、SW2...为模拟开关。闪存101为嵌入式闪存，通过购买第三方FLASH IP（闪存知识产权核）实现。通用输入输出端口102通过通用IO PAD连接至测试点。通用IO控制器有着n个输出端，编号为GPIO[0]、GPIO[1]、GPIO[2]、...、GPIO[n]。

具体的，把芯片内置闪存101的每一个模拟端口，通过n个模拟开关，复用到n个通用输入输出端口102上，从而复用到n个通用IO PAD上，并通过在片外并联这些通用IO PAD形成一个测试点，从而降低闪存101测试端口到测试点的阻值，使得芯片在CP测试、FT测试和FA分析时，满足设计指标中关于Flash TM（闪存测试）端口到测试点最大阻值的要求(比如小于500欧姆)。

每个通用IO PAD前都有独立的IO混合控制器，用来选择IO PAD的功能，可以作为普通的IO PAD，也可以作为模拟端口测试PAD，具体的功能选择通过选择与第三端3连通的为第一端1还是第二端2实现切换与通用输入输出端口102连接的设备。在图2中，任意一个IO混合控制器与对应的通用IO PAD之间的两个连接均为第三端3，即每个IO混合控制器均有两个第三端3。当第三端3与第一端1连通时，通用IO PAD与嵌入式闪存101FLASH IP连接，此时，闪存101可通过通用输入输出端口102进行通信。当第三端3与第二端2连通时，通用IOPAD与通用IO控制器GPIO IP连接，此时，通用IO控制器可通过通用输入输出端口102进行通信。

在本发明一个实施例中，开关的数量为m个，m个开关与m个测试端口一一对应。

在本发明一个实施例中，芯片设备100还包括控制器，控制器的第一输出端与开关的控制端连接，用于对开关进行控制。

在本发明一个实施例中，控制器还包括第二输出端，第二输出端与IO混合控制器的控制端连接，用于对IO混合控制器进行控制。

在本发明一个实施例中，每个IO混合控制器均包括多个第三端。由此，可以实现更好地满足通用IO控制器的需求。

在本发明一个实施例中，测试点的数量为多个，在对待测闪存101进行测试时，每个通用输入输出端口102均连接至多个测试点。

下面结合图3所示的示例进行说明。

一个MCU芯片内部包含一个或多个内置闪存101，且可设置一个或多个测试点。图3中，总共有m个模拟测试端口，n个通用IO PAD，x个测试点，每个测试点复用n个通用IO PAD，在片外并联每一个测试端口对应的n个通用IO PAD，可以在片外形成x个满足电阻值小于特定值(比如小于500欧姆)的测试点。

其中，从测试端口到通用IO PAD的每一根连线，都自带模拟开关。所使用的闪存101的数量、测试端口的数量、通用输入输出端口102的数量、测试点的数量均可为根据项目参数进行灵活配置。

综上，本发明实施例的芯片设备，包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个所述闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个所述测试端口通过对应的开关与n个所述通用输入输出端口分别连接；其中，在对待测闪存进行测试时，将n个所述通用输入输出端口连接，形成测试点，并控制与所述待测闪存对应的开关闭合，通过所述测试点对所述待测闪存进行测试。由此，通过把闪存的每一个测试端口，通过多个开关复用到多个通用输入输出端口上，当需要对测试端口进行测试或测量的时候，首先在芯片内部打开这些开关，同时在片外把这些输入输出端口并联形成测试点，在CP测试、FT测试和FA分析的时候，对该测试点进行测试和测量。通过上述电路，可以实现在测试点与测试端口之间存在并联的多个电路，通过并联降低电阻，满足芯片在CP测试时，对闪存测试端口到测试点电阻值小于一定值的要求，而且，通过芯片上的通用输入输出引脚与测试点连接，满足了做FT测试与FA分析时TM端口接到片外以进行测量的需求。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本说明书的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本说明书的描述中，除非另有说明，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种芯片设备，其特征在于，所述芯片设备包括M个闪存和n个通用输入输出端口，M为正整数，n为大于1的整数，M个所述闪存包括m个测试端口，m为大于或等于M的正整数，对应每个测试端口设有开关，每个所述测试端口通过对应的开关与n个所述通用输入输出端口分别连接；

其中，在对待测闪存进行测试时，将n个所述通用输入输出端口并联，形成测试点，并控制与所述待测闪存对应的开关闭合，通过所述测试点对所述待测闪存进行测试。

2.根据权利要求1所述的芯片设备，其特征在于，所述芯片设备还包括n个IO混合控制器，n个所述IO混合控制器与n个所述通用输入输出端口一一对应连接，用于在进行所述测试时，将所述通用输入输出端口的工作模式调整为测试模式。

3.根据权利要求2所述的芯片设备，其特征在于，所述芯片设备还包括通用IO控制器，所述通用IO控制器的输出端与所述IO混合控制器的第一端连接，所述IO混合控制器的第二端与所述测试端口连接，所述IO混合控制器的第三端与对应的通用输入输出端口连接；

其中，在进行所述测试时，所述IO混合控制器的第一端与所述IO混合控制器的第三端连通；

在所述通用IO控制器工作时，所述IO混合控制器的第二端与所述IO混合控制器的第三端连通。

4.根据权利要求1所述的芯片设备，其特征在于，所述开关的数量为m*n个，任意一个所述测试端口与任意一个所述通用输入输出端口之间均通过一个所述开关连接。

5.根据权利要求1所述的芯片设备，其特征在于，所述开关的数量为m个，m个所述开关与m个所述测试端口一一对应。

6.根据权利要求3所述的芯片设备，其特征在于，所述芯片设备还包括CPU内核，所述CPU内核通过总线系统与M个所述闪存和所述通用IO控制器连接，以对M个所述闪存和所述通用IO控制器进行控制。

7.根据权利要求2所述的芯片设备，其特征在于，所述芯片设备还包括控制器，所述控制器的第一输出端与所述开关的控制端连接，用于对所述开关进行控制。

8.根据权利要求7所述的芯片设备，其特征在于，所述控制器还包括第二输出端，所述第二输出端与所述IO混合控制器的控制端连接，用于对所述IO混合控制器进行控制。

9.根据权利要求3所述的芯片设备，其特征在于，每个所述IO混合控制器均包括多个所述第三端。

10.根据权利要求1所述的芯片设备，其特征在于，所述测试点的数量为多个，在对待测闪存进行测试时，每个所述通用输入输出端口均连接至多个所述测试点。