CN117153973A - 一种半导体外延结构、发光二极管及显示装置 - Google Patents
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Abstract
本发明公开了一种半导体外延结构、发光二极管及显示装置，该半导体外延结构包括衬底、缓冲层、N型半导体层、应力释放层、有源层以及P型半导体层。缓冲层设置在衬底上，N型半导体层设置在缓冲层上，应力释放层在N型半导体层的表面上依次包括第一超晶格层和第二超晶格层，每个超晶格层均由垒层和阱层重复堆叠形成。有源层设置于应力释放层的第二超晶格层上，P型半导体层设置在有源层上。其中，由N型半导体层至P型半导体层的方向上，第一超晶格层中的垒层的厚度依次增加。本发明能够提高外延晶体质量，减少应力累积问题，提高载流子在有源层内的复合效率，从而提升发光二极管的内量子效率。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种半导体外延结构、发光二极管及显示装置。
背景技术
在LED(Light Emitting Diode，发光二极管)产业的发展中，宽带隙(Eg＞2.3eV)半导体材料GaN发展异常迅速，GaN基LED很快实现了商业化。目前，GaN基LED芯片需要不断提升亮度与降低电压，以追求更好的光效，更低的成本。因此，外延结构提高内部量子效率至关重要。
GaN基LED芯片的外延片包括有n型层、有源层以及P型层，由于n型层和有源层之间存在晶格失配，使得外延片内部存在压应力，外延生长的晶体质量较差，易形成漏电流，进而影响LED芯片外延片的质量以及内量子效率。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体外延结构、发光二极管及显示装置，以进一步提高发光二极管的内量子效率。
为了实现上述目的及其他相关目的，本发明提供一种半导体外延结构，包括：
衬底；
缓冲层，设置在衬底上；
N型半导体层，设置在缓冲层上；
应力释放层，设置于N型半导体层上，应力释放层依次包括第一超晶格层和第二超晶格层，每个超晶格层均由垒层及阱层重复堆叠形成；
有源层，设置于应力释放层的第二超晶格层上；
P型半导体层，设置于有源层上；
其中，由N型半导体层至P型半导体层的方向上，第一超晶格层中的垒层的厚度依次增加。
根据本发明的一个方面，本发明还提供一种发光二极管，发光二极管包括上述半导体外延结构。
根据本发明的一个方面，本发明还提供一种显示装置，包括上述发光二极管，发光二极管作为显示装置背光模组的背光源芯片或者显示装置RGB模组的光源芯片。
与现有技术相比，本发明所述的半导体外延结构、发光二极管及显示装置至少具备如下有益效果：
本发明所述的半导体外延结构中第一超晶格层的垒层的厚度沿N型半导体层至P型半导体层的方向上逐渐增加，该种设置能够对衬底、N型半导体层与有源层、有源层内部由于层与层之间晶格失配所产生的应力进行提前释放，使得后续生长的第二超晶格层和有源层能够有较好的外延生长品质，减少应力积累问题，提高载流子在有源层内的复合效率，进而提升发光二极管的内量子效率。
本发明所述的发光二极管及显示装置包括上述半导体外延结构，同样地具备上述技术效果。
附图说明
图1为本发明实施例1或2中所述的半导体外延结构的结构示意图；
图2为本发明实施例3中所述的发光二极管的结构示意图；
图3为本发明实施例4中所述的显示装置的结构示意图。
附图标记列表：
100 衬底
200 缓冲层
300 N型半导体层
401 第一超晶格层
4011 第一垒层
4012 第一阱层
4013 第二垒层
4014 第二阱层
4015 第三垒层
4016 第三阱层
402 第二超晶格层
500 有源层
600 P型半导体层
700 台面结构
801 N型电极
802 P型电极
901 第一焊盘
902 第二焊盘
1000 绝缘层
001 发光二极管
002 显示基板
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
须知，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可随意的改变，且其组件布局形态也可能更为复杂。说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
GaN基发光二极管的外延片中的多量子阱层(有源层)为超晶格结构，每个周期包括交替生长的InGaN层和GaN层。由于InGaN和GaN之间存在较大的晶格失配，使得晶体质量较差，容易形成漏电流。并且，多量子阱层中的InGaN层中存在较大的压应力，该压应力的存在也会导致层与层之间的界面处产生极化电荷，并引起量子限制斯塔克效应，从而降低LED的内量子效率。为了减少多量子阱层中的晶格失配，释放多量子阱层中的压应力，在N型层和多量子阱层之间引入了InGaN层和GaN层交替生长形成的超晶格结构作为应力释放层。然而，引入的超晶格结构作为应力释放层来提高外延结构的内部量子效率已进入瓶颈，如何进一步提高外延结构的内部量子效率成为亟需解决的技术问题。
为了解决背景技术以及上述技术问题，本实施例提供一种半导体外延结构，包括：
衬底；
缓冲层，设置在衬底上；
N型半导体层，设置在缓冲层上；
应力释放层，设置于N型半导体层上，应力释放层依次包括第一超晶格层和第二超晶格层，每个超晶格层均由垒层及阱层重复堆叠形成；
有源层，设置于应力释放层的第二超晶格层上；
P型半导体层，设置于有源层上；
其中，由N型半导体层至P型半导体层的方向上，第一超晶格层中的垒层的厚度依次增加。本实施例通过对第一超晶格层中垒层厚度的调整，可以调控衬底、N型半导体层与有源层之间、有源层内部的晶格失配所产生的应力，使得应力能够提前释放，使得后续生长的第二超晶格层和有源层能够有较好的外延生长品质，减少应力积累问题，提高载流子在有源层内的复合效率，进而提升发光二极管的内量子效率。
可选地，第一超晶格层中垒层及阱层的重复周期介于3～6。
可选地，第一超晶格层中垒层及阱层的重复周期为3，由N型半导体层至P型半导体层的方向上，第一超晶格层依次包括第一垒层、第一阱层、第二垒层、第二阱层、第三垒层以及第三阱层，其中第一垒层、第二垒层和第三垒层的厚度之比为1：(1.5～3)：(3～5)。
可选地，第一超晶格层中的每个阱层的厚度相同。
可选地，第一超晶格层中的阱层为InGaN层，垒层为GaN层。
可选地，第一阱层、第二阱层以及第三阱层中In的掺杂量逐渐降低，进而能够逐渐减小或者释放由于In含量的存在导致的应力缺陷，使得后续生长的第二超晶格层以及有源层具有较好的生长品质。
可选地，第一阱层、第二阱层以及第三阱层中In的掺杂量的比值介于(1.35～1.5)：(1～1.2)：(0.8～1)。
可选地，第二超晶格层中垒层及阱层的重复周期介于3～6。
可选地，第二超晶格层中垒层的厚度相同，阱层的厚度相同。
可选地，第二超晶格层中垒层的厚度介于
可选地，第二超晶格层中阱层的厚度介于
可选地，有源层由垒层和阱层重复堆叠形成，阱层为InGaN层，垒层为GaN层。
可选地，有源层中垒层及阱层的重复周期介于9～13。
可选地，第一超晶格层、第二超晶格层以及有源层均由InGaN/GaN堆叠形成，其中，第一超晶格层、第二超晶格层以及有源层中In的总掺杂量的比值为1：(5～20)：(20～30)。相比于现有的半导体外延结构，第一超晶格层中的In的总掺杂量有所下降，使得第一超晶格层中的缺陷减少，可以减少光被缺陷吸收的可能，提高发光二极管外延结构的内量子效率。
本实施例还提供一种发光二极管，其特征在于，发光二极管包括半导体外延结构，半导体外延结构为上述半导体外延结构。
可选地，发光二极管还包括N电极和P电极，N电极与N型半导体层形成电连接，P电极与P型半导体层形成电连接。
可选地，半导体外延结构发出的光为蓝光，蓝光的峰值波长介于440nm～460nm，或者半导体外延结构发出的光为白光，白光的峰值波长介于450nm～460nm。
本实施例还提供一种显示装置，包括上述发光二极管，发光二极管作为显示装置背光模组的背光源芯片或者显示装置RGB模组的光源芯片。
下面结合具体实施例对本实施例进行详细说明。
实施例1
本实施例提供一种半导体外延结构，参照图1，该半导体外延结构包括衬底100、缓冲层200、N型半导体层300、应力释放层(401、402)、有源层500以及P型半导体层600。其中，缓冲层200设置在衬底100上，N型半导体层300设置在缓冲层200上，应力释放层在N型半导体层300的表面上依次包括第一超晶格层401和第二超晶格层402，每个超晶格层均由垒层和阱层重复堆叠形成。有源层500设置于应力释放层的第二超晶格层402上，P型半导体层600设置在有源层500上。其中，由N型半导体层300至P型半导体层600的方向上，第一超晶格层401中的垒层的厚度依次增加。
由此，本实施例通过对第一超晶格层中垒层厚度的调整，可以对衬底、N型半导体层与有源层、以及有源层内部之间晶格失配所产生的应力进行提前释放，使得后续生长的有源层能够有较好的外延生长品质，减少应力累积问题，由于垒层厚度的增加有利于载流子减速，增加载流子在有源层内的复合效率，进而提升发光二极管的内量子效率。
具体地，参照图1，衬底100的材料可以为蓝宝石、氮化铝、GaN、氮化硅中的一种。LED外延结构目前最常用的衬底是蓝宝石衬底，蓝宝石衬底的厚度介于60～150nm之间，并且蓝宝石衬底为PSS衬底，即蓝宝石衬底的表面上通过蚀刻工艺形成均匀尺寸且均匀间距排布的氧化铝凸起图形，也可以是氧化铝凸起图形的部分高度被相对氧化铝折射率更低的材料替代形成。
缓冲层200形成于衬底的表面上。缓冲层200的晶格常数介于衬底100和N型半导体层300之间，其材料可以为AlN层、GaN层或AlGaN等，以减小生长衬底100和N型半导体层300之间的晶格失配。在本实施例中，衬底100为蓝宝石衬底，缓冲层200为未掺杂的GaN。
N型半导体层300生长于缓冲层200上，该N型半导体层300通过故意掺杂N型杂质提供电子，N型杂质可以为Si、Ge、Sn、Se和Te。在本实施例中，N型杂质为Si，N型半导体层300的材料为N-GaN层。
应力释放层设置于N型半导体层300上。该应力释放层为超晶格结构，该超晶格结构能够释放外延生长过程中N型半导体层300与有源层500之间、有源层500内部层与层之间的应力，进而提高有源层内的内量子效率。在本实施例中，应力释放层在N型半导体层的表面上依次包括第一超晶格层401和第二超晶格层402。每个超晶格层均由垒层和阱层重复堆叠形成。其中，垒层为GaN层，阱层为InGaN层。
第一超晶格层401中垒层和阱层的重复周期介于3～6，垒层的厚度由N型半导体层至P型半导体层的方向上依次增加，而每个阱层的厚度相同，将垒层的厚度逐渐增加能够更好的实现应力释放。在本实施例中，第一超晶格层401中垒层和阱层的重复周期为3，由N型半导体层300至P型半导体层600的方向上，第一超晶格层401依次包括第一垒层4011、第一阱层4012、第二垒层4013、第二阱层4014、第三垒层4015以及第三阱层4016，其中第一垒层4011、第二垒层4013和第三垒层4015的厚度之比为1：(1.5～3)：(3～5)。第一阱层4012、第二阱层4014以及第三阱层4016中的厚度相同。
第一阱层4012、第二阱层以4014及第三阱层4016中In的掺杂量可以相同也可以不同。在本实施例中，第一阱层4012、第二阱层以4014及第三阱层4016中In的掺杂量逐渐降低。例如，第一阱层4012、第二阱层4014以及第三阱层4016中In的掺杂量的比值介于(1.35～1.5)：(1～1.2)：(0.8～1)。由此，通过对第一超晶格层中的阱层中In的掺杂量的调整，逐渐减小或者释放由于In含量的存在导致的应力缺陷，进一步促进后续生长的第二超晶格层以及有源层具有较好的生长品质。
第二超晶格层402中的垒层和阱层的重复周期为3～6。第二超晶格层402中每个垒层的厚度相同，每个阱层的厚度相同。可选地，第二超晶格层402中的垒层的厚度介于 第二超晶格层402中的阱层的厚度介于/>例如/>
有源层500设置于应力释放层的第二超晶格层402上方，且有源层500也是由垒层和阱层重复堆叠形成的多量子阱层。有源层500垒层和阱层重复周期介于9～13。其中，垒层为GaN层，阱层为InGaN层。在有源层500中，每一个垒层具有一第一能级带隙。每一个阱层具有一第二能级带隙。在一实施例中，垒层的第一能级带隙大于阱层的第二能级带隙。每一垒层具有一厚度，每一个阱层具有一厚度。每一个垒层的厚度大于每一个阱层的厚度。较佳的，每一个垒层的厚度不大于20nm，且更佳的，不小于3nm。在本实施例中，所有垒层的厚度大致相同。每一个阱层的厚度不大于10nm，且更佳的，不小于1nm。较佳的，每一阱层的厚度介于2～5nm，每一垒层的厚度介于5～15nm，例如每一垒层6～12nm之间。在本实施例中，所有阱层的厚度大致相同，所有垒层的厚度大致相同。
P型半导体层600形成在有源层500上，该P型半导体层600能够通过P型杂质提供空穴，P型杂质可以为Mg、Zn、Ca、Sr和Ba。在本实施例中，P型半导体层600的P型杂质为Mg，且P型半导体层600的材料为P-GaN。可选地，为了防止有源层的电子溢流，在有源层500与P型半导体层600之间还可以设置有电子阻挡层(图中未示出)，电子阻挡层可以为AlGaN、AlGaN/InGaN的重复堆叠或AlGaN/GaN的重复堆叠或者AlN层。该电子阻挡层可以有效阻挡电子，减少电子溢流，提高电子和空穴的复合率。
需要说明的是，上述缓冲层、N型半导体层、应力释放层、有源层以及P型半导体层均可通过化学气相沉积的方法沉积形成。
本实施例所述的半导体外延结构中的第一超晶格层的垒层的厚度沿N型半导体层至P型半导体层的方向上逐渐增加，该种设置能够调控N型半导体层与有源层之间晶格失配所产生的应力提前释放，使得后续生长的第二超晶格层和有源层能够有较好的外延生长品质，减少应力积累问题，提高载流子在有源层内的复合效率，进而提升发光二极管的内量子效率。
进一步地，第一阱层、第二阱层以及第三阱层中In的掺杂量逐渐降低，能够逐渐减小或者释放由于In含量的存在导致的应力缺陷，使得后续生长的第二超晶格层以及有源层具有较好的生长品质。
实施例2
本实施例还提供一种半导体外延结构，该半导体外延结构与实施例1的相同之处在此不再赘述，其不同之处在于：参照图1，在本实施例中，半导体外延结构的第一超晶格层401、第二超晶格层402以及有源层500中In的总掺杂量的比值为1：(10～15)：(20～30)。相比于现有的半导体外延结构，第一超晶格层401中的In的总掺杂量有所下降，使得第一超晶格层401中的缺陷减少，可以减少光被缺陷吸收的可能，提高晶体质量，提高发光二极管外延结构的内量子效率。
实施例3
本实施例提供一种发光二极管，参照图2，该发光二极管包括上述实施例1或2中半导体外延结构、N型电极801和P型电极802，N型电极801与半导体外延结构中的N型半导体层300形成电连接，P型电极802与LED外延结构中的P型半导体层600形成电连接。可选地，半导体外延结构发出的光为蓝光，蓝光的峰值波长介于440nm～460nm。可选地，半导体外延结构发出的光为白光，白光的峰值波长介于450nm～460nm。
具体地，在制备发光二极管时，可以刻蚀实施例1中的半导体外延结构的P型半导体层600表面至N型半导体层300，使得部分N型半导体层300的表面暴露，形成一台阶结构700。在台阶结构700上形成N型电极801。在P型半导体层600的表面形成P型电极802。可选地，P型半导体层600的表面设置有电极接触层(图中未示出)，电极接触层上还设置有透明电极层(图中未示出)，透明电极层可以为ITO或者GTO。P型电极802位于透明电极层上，通过透明电极层、电极接触层与P型半导体层形成电连接。台阶结构700所暴露的N型半导体层300上也形成有N型接触层(图中未示出)，N型电极801形成在该N型接触层上。
绝缘层1000覆盖在刻蚀后剩余的P型半导体层600以及台阶结构700的表面。在绝缘层1000上对应于N型电极801以及P型电极802的位置上分别形成第一焊盘901和第二焊盘902。其中，第一焊盘901与N型电极801形成电性连接。第二焊盘902与P型电极802形成电性连接。可选地，第一焊盘901和第二焊盘902的材料为金属材料，具体为Au、Ti、Al、Cr、Pt、TiW合金或Ni的任意组合。
对由实施例1形成的发光二极管以及实施例2形成的发光二极管进行出光量测试可得，由实施例1形成的发光二极管的亮度可提升0.8mV。由实施例2形成的发光二极管的亮度相较于实施例1的测试数据可进一步提升0.3mV～0.5mV。
本实施例的发光二极管可以是正装LED芯片、倒装LED芯片。较佳的，发光二极管可制作成为小尺寸(单边尺寸小于300μm，总发光面积低于200000μm2)的发光芯片，并且可运用于小电流(小于等于15mA)下驱动发光的领域，例如液晶显示背光或者RGB显示领域。
实施例4
本实施例提供一种显示装置，参照图3，包括显示基板002以及上述实施例3中的多个发光二极管001，多个发光二极管001在显示基板002上间隔设置。其中，发光二极管作为显示装置背光模组的背光源芯片或者RGB显示模组的蓝光光源芯片。同样地，本实施例中的显示装置的亮度有较大的提升。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种半导体外延结构，其特征在于，包括：
衬底；
缓冲层，设置在所述衬底上；
N型半导体层，设置在所述缓冲层上；
应力释放层，设置于所述N型半导体层上，所述应力释放层在所述N型半导体层上依次包括第一超晶格层和第二超晶格层，每个所述超晶格层均由垒层及阱层重复堆叠形成；
有源层，设置于所述应力释放层的第二超晶格层上；
P型半导体层，设置于所述有源层上；
其中，由所述N型半导体层至所述P型半导体层的方向上，所述第一超晶格层中的垒层的厚度依次增加。
2.根据权利要求1所述的半导体外延结构，其特征在于，所述第一超晶格层中垒层及阱层的重复周期介于3～6。
3.根据权利要求1所述的半导体外延结构，其特征在于，所述第一超晶格层中垒层及阱层的重复周期为3，由所述N型半导体层至所述P型半导体层的方向上，所述第一超晶格层依次包括第一垒层、第一阱层、第二垒层、第二阱层、第三垒层以及第三阱层，其中第一垒层、第二垒层和第三垒层的厚度之比为1：(1.5～3)：(3～5)。
4.根据权利要求3所述的半导体外延结构，其特征在于，所述第一超晶格层中的每个阱层的厚度相同。
5.根据权利要求3所述的半导体外延结构，其特征在于，所述第一超晶格层中的所述阱层为InGaN层，所述垒层为GaN层。
6.根据权利要求5所述的半导体外延结构，其特征在于，所述第一阱层、第二阱层以及第三阱层中In的掺杂量逐渐降低。
7.根据权利要求5或6所述的半导体外延结构，其特征在于，所述第一阱层、第二阱层以及第三阱层中In的掺杂量的比值介于(1.35～1.5)：(1～1.2)：(0.8～1)。
8.根据权利要求3所述的半导体外延结构，其特征在于，所述第二超晶格层中垒层及阱层的重复周期介于3～6。
9.根据权利要求8所述的半导体外延结构，其特征在于，所述第二超晶格层中垒层的厚度相同，阱层的厚度相同。
10.根据权利要求9所述的半导体外延结构，其特征在于，所述第二超晶格层中垒层的厚度介于
11.根据权利要求9所述的半导体外延结构，其特征在于，所述第二超晶格层中阱层的厚度介于
12.根据权利要求1所述的半导体外延结构，其特征在于，所述有源层由垒层和阱层重复堆叠形成，所述阱层为InGaN层，所述垒层为GaN层。
13.根据权利要求12所述的半导体外延结构，其特征在于，所述有源层中垒层及阱层的重复周期介于9～13。
14.根据权利要求2所述的半导体外延结构，其特征在于，所述第一超晶格层、第二超晶格层以及有源层均由InGaN/GaN堆叠形成，其中，第一超晶格层、第二超晶格层以及有源层中In的总掺杂量的比值为1：(5～20)：(20～30)。
15.一种发光二极管，其特征在于，所述发光二极管包括半导体外延结构，所述半导体外延结构为权利要求1～14中任一项所述的半导体外延结构。
16.根据权利要求15所述的发光二极管，其特征在于，所述发光二极管还包括N电极和P电极，所述N电极与所述N型半导体层形成电连接，所述P电极与所述P型半导体层形成电连接。
17.根据权利要求15所述的发光二极管，其特征在于，所述半导体外延结构发出的光为蓝光，所述蓝光的峰值波长介于440nm～460nm，或者所述半导体外延结构发出的光为白光，所述白光的峰值波长介于450nm～460nm。
18.一种显示装置，其特征在于，包括如权利要求15或16或17所述的发光二极管，所述发光二极管作为显示装置背光模组的背光源芯片或者显示装置RGB模组的光源芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311143328.4A CN117153973A (zh) | 2023-09-06 | 2023-09-06 | 一种半导体外延结构、发光二极管及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311143328.4A CN117153973A (zh) | 2023-09-06 | 2023-09-06 | 一种半导体外延结构、发光二极管及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117153973A true CN117153973A (zh) | 2023-12-01 |
Family
ID=88898497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311143328.4A Pending CN117153973A (zh) | 2023-09-06 | 2023-09-06 | 一种半导体外延结构、发光二极管及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117153973A (zh) |
-
2023
- 2023-09-06 CN CN202311143328.4A patent/CN117153973A/zh active Pending
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