CN117153697A - 一种多芯片的封装方法以及多芯片封装体 - Google Patents

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Abstract

本申请公开了一种多芯片的封装方法以及多芯片封装体，多芯片的封装方法包括：制备得到双面封装板件；双面封装板件包括连接芯板、分别安装在连接芯板相对两侧的第一芯片以及第二芯片、塑封连接芯板一侧以及同侧的第一芯片的第一塑封层以及塑封连接芯板另一侧以及同侧的第二芯片的第二塑封层；分别在双面封装板件的相对两侧对应设置引出第一芯片的信号的第一连接件以及引出第二芯片的信号的第二连接件，以得到多芯片封装体。通过上述方式，本申请能够提高板级封装的集成度，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻。

Description

一种多芯片的封装方法以及多芯片封装体
技术领域
本申请应用于芯片封装的技术领域，特别是一种多芯片的封装方法以及多芯片封装体。
背景技术
芯片封装是安装半导体集成电路芯片用的外壳，起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁。
现有的芯片的半桥封装方案多采用传统的引线键合方式，尽管该技术提供了可靠的电气连接，但也存在一些限制。
由于引线的存在，导致信号传输存在延迟，对高速信号传输和时序要求较高的应用产生不利影响，且引线增加了热传导路径的长度，导致散热能力有限。
发明内容
本申请提供了一种多芯片的封装方法以及多芯片封装体，以解决芯片封装中信号传输延迟以及散热能力有限的问题。
为解决上述技术问题，本申请提供了一种多芯片的封装方法，包括：制备得到双面封装板件；其中，双面封装板件包括连接芯板、分别安装在连接芯板相对两侧的第一芯片以及第二芯片、塑封连接芯板一侧以及同侧的第一芯片的第一塑封层以及塑封连接芯板另一侧以及同侧的第二芯片的第二塑封层；分别在双面封装板件的相对两侧对应设置引出第一芯片的信号的第一连接件以及引出第二芯片的信号的第二连接件，以得到多芯片封装体。
其中，连接芯板包括依次层叠且贴合设置的第一导电层、介电层以及第二导电层；第一芯片安装在第一导电层远离介电层的一侧上，第二芯片安装在第二导电层远离介电层的一侧上。
其中，制备得到双面封装板件的步骤包括：获取到第一单面封装板件以及第二单面封装板件，将第一单面封装板件以及第二单面封装板件分别放置在介电层的相对两侧进行压合，以得到双面封装板件；第一单面封装板件包括第一导电层、安装在第一导电层的目标侧的第一芯片与第一金属基板以及塑封第一导电层的目标侧的第一塑封层；第二单面封装板件包括第二导电层、安装在第二导电层的目标侧的第二芯片与第二金属基板以及塑封第二导电层的目标侧的第二塑封层。
其中，获取到两张单面封装板件的步骤包括：获取到形成有目标孔的金属基板，将芯片安装于目标孔内；对金属基板的第一侧进行塑封，形成包裹芯片的塑封层；对金属基板的第二侧进行电镀增厚以及图形蚀刻，形成导电层，得到单面封装板件；其中，第二侧为第一侧的相对侧。
其中，目标孔为通孔；获取到形成有目标孔的金属基板，将芯片安装于目标孔内的步骤包括：在金属基板的第二侧贴合设置临时支撑层；从金属基板的第一侧，将芯片安装于目标孔内，并使芯片与临时支撑层接触，其中，金属基板的厚度大于或等于芯片的厚度；对金属基板的一侧进行塑封，形成包裹芯片的塑封层之后包括：去除临时支撑层。
其中，分别在双面封装板件的相对两侧对应设置引出第一芯片的信号的第一连接件以及引出第二芯片的信号的第二连接件的步骤包括：分别在双面封装板件的相对两侧依次进行钻孔处理、电镀处理以及蚀刻处理，以形成连接第一芯片和/或金属基板的第一连接件以及连接第二芯片和/或金属基板的第二连接件。
其中，分别在双面封装板件的相对两侧依次进行钻孔处理、电镀处理以及蚀刻处理，以形成连接第一芯片和/或金属基板的第一连接件以及连接第二芯片和/或金属基板的第二连接件的步骤包括：对第一塑封层远离连接芯板的一侧进行钻孔，得到多个第一盲孔，各第一盲孔裸露第一芯片或第一金属基板；对第二塑封层远离连接芯板的一侧进行钻孔，得到多个第二盲孔，各第二盲孔裸露第二芯片或第二金属基板；分别对双面封装板件的相对两侧进行电镀，直至镀满各第一盲孔以及各第二盲孔，并分别对应延伸到第一塑封层以及第二塑封层表面；分别对双面封装板件的相对两侧进行蚀刻，以形成多个第一连接件以及多个第二连接件。
其中，制备得到双面封装板件的步骤包括：获取到连接芯板，分别对连接芯板相对两侧的第一导电层以及第二导电层进行图形蚀刻；将第一芯片与第二芯片分别安装在连接芯板的相对两侧；对连接芯板的相对两侧进行双面塑封，形成塑封连接芯板一侧以及同侧的第一芯片的第一塑封层以及塑封连接芯板另一侧以及同侧的第二芯片的第二塑封层，得到双面封装板件。
其中，分别在双面封装板件的相对两侧对应设置引出第一芯片的信号的第一连接件以及引出第二芯片的信号的第二连接件的步骤包括：对第一塑封层远离连接芯板的一侧进行钻孔，得到多个第三盲孔，各第三盲孔裸露第一芯片或第一导电层；对第二塑封层远离连接芯板的一侧进行钻孔，得到多个第四盲孔，各第四盲孔裸露第二芯片或第二导电层；分别对双面封装板件的相对两侧进行电镀，直至镀满各第三盲孔以及各第四盲孔，并分别对应延伸到第一塑封层以及第二塑封层表面；分别对双面封装板件的相对两侧进行蚀刻，以形成多个第一连接件以及多个第二连接件。
为解决上述技术问题，本申请还提供了一种多芯片封装体，多芯片封装体由上述任一项的多芯片的封装方法制备得到，包括：连接芯板；第一芯片，安装在连接芯板的一侧；第二芯片，安装在连接芯板的另一侧；第一塑封层，塑封连接芯板的一侧以及第一芯片，并填充满第一芯片与连接芯板之间的空隙；第二塑封层，塑封连接芯板的另一侧以及第二芯片，并填充满第二芯片与连接芯板之间的空隙；第一连接件，第一连接件设置于第一塑封层远离连接芯板的一侧，第一连接件的一端与第一芯片连接，第一连接件的另一端裸露在第一塑封层表面；第二连接件，第二连接件设置于第二塑封层远离连接芯板的一侧，第二连接件的一端与第二芯片连接，第二连接件的另一端裸露在第二塑封层表面。
为解决上述技术问题，本申请的多芯片的封装方法通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
附图说明
图1是本申请提供的多芯片的封装方法一实施例的流程示意图；
图2是本申请提供的多芯片的封装方法一实施例的流程示意图；
图3a是图2实施例中在金属基板上安装芯片一实施方式的结构示意图；
图3b是图2实施例中塑封金属基板一实施方式的结构示意图；
图3c是图2实施例中双面封装板件一实施方式的结构示意图；
图3d是图2实施例中双面封装板件被钻孔后一实施方式的结构示意图；
图3e是图2实施例中双面封装板件被蚀刻后一实施方式的结构示意图；
图4是本申请提供的多芯片的封装方法另一实施例的流程示意图；
图5a是图4实施例中连接芯板被蚀刻后一实施方式的结构示意图；
图5b是图4实施例中双面封装板件一实施方式的结构示意图；
图5c是图4实施例中双面封装板件钻孔后一实施方式的结构示意图；
图5d是图4实施例中双面封装板件蚀刻后一实施方式的结构示意图；
图6是本申请提供的多芯片封装体一实施例的结构示意图；
图7是本申请提供的多芯片封装体另一实施例的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本申请实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
请参阅图1，图1是本申请提供的多芯片的封装方法一实施例的流程示意图。
步骤S11：制备得到双面封装板件。
双面封装板件包括连接芯板、分别安装在连接芯板相对两侧的第一芯片以及第二芯片、塑封连接芯板一侧以及同侧的第一芯片的第一塑封层以及塑封连接芯板另一侧以及同侧的第二芯片的第二塑封层。即双面封装板件中包括相对于连接芯板对称安装的第一芯片以及第二芯片，而第一塑封层以及第二塑封层也分别相对于连接芯板对称设置。上述对称设置的双面封装板件能够减小整个结构受到的应力，进而减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性。
连接芯板包括印制电路板、金属板或其他电气板件，从而可以使得第一芯片以及第二芯片能够利用连接芯板进行电气连接，从而实现第一芯片以及第二芯片之间的互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻。
第一塑封层以及第二塑封层均可以包括环氧树脂类、涤纶树脂(PET)、聚酰亚胺、聚酰亚胺类、聚碳酸脂(PC)、双马来酰亚胺三嗪(Bismaleimide Triazine，BT)类、陶瓷基类等绝缘材料中的一种或多种。
第一芯片与第二芯片的类型可以相同，例如均为双N型MOSFET晶体管或其他芯片类型，以进一步提高板件结构对称性。
在一个具体的应用场景中，双面封装板件的制备方法可以包括获取到两张单面封装板件，将两张单面封装板件分别放置在介电层的相对两侧进行压合，以得到双面封装板件。
在另一个具体的应用场景中，双面封装板件的制备方法还可以包括获取到连接芯板，分别对连接芯板相对两侧的第一导电层以及第二导电层进行图形蚀刻；将第一芯片与第二芯片分别安装在连接芯板的相对两侧；对连接芯板的相对两侧进行双面塑封，形成塑封连接芯板一侧以及第一芯片的第一塑封层以及塑封连接芯板另一侧以及第二芯片的第二塑封层，得到双面封装板件。
步骤S12：分别在双面封装板件的相对两侧对应设置引出第一芯片的信号的第一连接件以及引出第二芯片的信号的第二连接件，以得到多芯片封装体。
制备得到双面封装板件后，在第一塑封层远离连接芯板的一侧设置引出第一芯片的信号的第一连接件，以及在第二塑封层远离连接芯板的一侧设置引出第二芯片的信号的第二连接件，以得到多芯片封装体。
在一个具体的应用场景中，可以分别对双面封装板件的相对两侧进行钻孔，以分别裸露第一芯片以及第二芯片，再依次进行电镀、蚀刻，以通过电镀金属对应形成第一连接件以及第二连接件。
在另一个具体的应用场景中，可以分别对双面封装板件的相对两侧进行控深，以裸露第一芯片以及第二芯片，再将成型的第一连接件和第二连接件通过焊接或导电胶对应粘结在裸露的第一芯片以及第二芯片上。第一连接件与第二连接件的制备方法在此不做限定。
通过上述步骤，本实施例的多芯片的封装方法通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
请参阅图2，图2是本申请提供的多芯片的封装方法一实施例的流程示意图。
步骤S21：获取到两张单面封装板件。
具体地，先获取到形成有目标孔的金属基板，将芯片安装于目标孔内。其中，金属基板可以包括铜基板、铝基板、银基板、金基板、镍基板、铁基板或合金基板等金属型基板。金属基板的厚度可以大于或等于100um，具体可以包括但不限于100um、120um、150um、160um、200um、250um、270um、300um、350um或400um等。
金属基板上形成有目标孔，目标孔用于安装芯片。在一个具体的应用场景中，目标孔的数量可以为多个，以批量安装芯片，后续制备过程中再将金属基板进行切割，从而得到多个独立的多芯片封装体。
在一个具体的应用场景中，目标孔可以包括通孔或盲孔。其中，当目标孔为盲孔时，盲孔的厚度大于或等于第一芯片的厚度；当目标孔为通孔时，金属基板的厚度大于或等于第一芯片的厚度。
在一个具体的应用场景中，可以先获取整板的金属基板，再通过机械控深或激光控深的方式控深金属基板，以在金属基板上制备目标孔。在另一个具体的应用场景中，也可以通过贴干膜、曝光显影、蚀刻的方式在金属基板上制备目标孔。制备目标孔的同时还可以对金属基板进行图形制备，以使金属基板在多芯片封装体内承担部分电气连接功能。
获取到形成有目标孔的金属基板后，将芯片安装于目标孔内。在一个具体的应用场景中，当目标孔为通孔时，可以将金属基板的第二侧与临时支撑层贴合设置，从金属基板的第一侧将芯片安装于目标孔内，并在芯片塑封固定后，去除临时支撑层，其中，第二侧为第一侧的相对侧。其中，金属基板的厚度大于或等于芯片的厚度。在另一个具体的应用场景中，当目标孔为盲孔时，可以直接将芯片安装在盲孔内，使芯片与盲孔底部接触。
其中，目标孔的类型还可以包括第一目标孔或第二目标孔，每个第一目标孔都用来安装一个芯片，而第二目标孔基于后续金属基板的切割轨迹进行设置，使得金属基板的切割轨迹后续只有塑封层，以便切割，其中，第二目标孔为通孔。
请参阅图3a，图3a是图2实施例中在金属基板上安装芯片一实施方式的结构示意图。
其中，目标孔110包括第一目标孔111以及第二目标孔112。第一目标孔111用于安装芯片120，第二目标孔112的设置便于切割金属基板100。
本实施例以金属基板100上制备两个多芯片封装体为例进行说明。当金属基板100上制备一个或多个多芯片封装体时，其制备方法与本实施例类似。
在金属基板100的第二侧102贴合设置临时支撑层121；从金属基板100的第一侧101，将芯片120安装于第一目标孔111内，并使芯片120与临时支撑层121接触，以通过临时支撑层121支撑芯片120的安装，其中，本实施方式以金属基100的厚度与芯片120的厚度相同为例进行说明，安装后的芯片120的相对两侧与金属基板100平齐，以便同时在芯片120以及金属基板100的相对两侧制备对应的连接件，简化制备流程，提高制备效率。在其他实施例中，金属基100的厚度还可以大于芯片120的厚度。
临时支撑层121可以包括可剥离膜、金属层、可剥离载板、带有粘性的背膜等，优选为带有粘性的背膜，以在安装芯片120后，通过粘性对其进行固定，减少塑封时芯片120移动的情况发生。
本实施方式以第一目标孔111为通孔为例进行说明，在其他实施例中，当第一目标孔111为盲孔时，芯片120直接安装在盲孔内即可，无需使用临时支撑层121。
芯片安装后，对金属基板的第一侧进行塑封，形成包裹芯片的塑封层；塑封后，去除临时支撑层，再对金属基板的第二侧进行电镀增厚以及图形蚀刻，形成导电层，得到单面封装板件。
请参阅图3b，图3b是图2实施例中塑封金属基板一实施方式的结构示意图。
对金属基板100的第一侧101进行塑封，形成包裹芯片120的塑封层130；塑封过程中，临时支撑层121可以便于塑封材料填充满各目标孔110，并防止塑封材料过界到金属基板100的另一侧。塑封后，去除临时支撑层，再对金属基板100的第二侧102进行电镀增厚以及图形蚀刻，形成导电层122，得到单面封装板件131。其中，电镀增厚用于在金属基板100的第二侧102上形成完整的导电层122，图形蚀刻用于基于电气连接需求将完整的导电层122上制备成所需要的导电线路。
单面封装板件131具体包括导电层122、安装在导电层122的目标侧(图中未标注)的芯片120与金属基板100，以及塑封导电层122的目标侧的塑封层130，塑封层130包裹芯片120以及金属基板100；导电层122用于从芯片120的底部引出芯片120的信号，以便不同的单面封装板件131之间的芯片120进行互联。
塑封时，还可以在塑封层130远离导电层122的一侧压合铜箔(图未示)，以便塑封填充受力，以及便于作为电镀打底层提高连接件的形成效率。
步骤S22：将两张单面封装板件分别放置在介电层的相对两侧进行压合，以得到双面封装板件。
获取到第一单面封装板件以及第二单面封装板件，将第一单面封装板件以及第二单面封装板件分别放置在介电层的相对两侧进行压合，以得到双面封装板件；第一单面封装板件包括第一导电层、安装在第一导电层的目标侧的第一芯片与第一金属基板以及塑封第一导电层的目标侧的第一塑封层；第二单面封装板件包括第二导电层、安装在第二导电层的目标侧的第二芯片与第二金属基板以及塑封第二导电层的目标侧的第二塑封层。
本步骤的第一单面封装板件以及第二单面封装板件的结构与前述步骤的单面封装板件131相同。
请参阅图3c，图3c是图2实施例中双面封装板件一实施方式的结构示意图。
将第一单面封装板件251以及第二单面封装板件252分别放置在介电层240的相对两侧进行压合，以得到双面封装板件230。
其中，第一单面封装板件251的第一导电层222与介电层240的一侧贴合设置，第二单面封装板件252的第二导电层232与介电层240的另一侧贴合设置，则依次层叠且贴合设置的第一导电层222、介电层240以及第二导电层232，形成连接芯板260。
即连接芯板260包括依次层叠且贴合设置的第一导电层222、介电层240以及第二导电层232；第一芯片220安装在第一导电层222远离介电层240的一侧上，第二芯片242安装在第二导电层232远离介电层240的一侧上。第一塑封层231安装在第一导电层222远离介电层240的一侧上，并包裹第一芯片220以及第一金属基板201；第二塑封层233安装在第二导电层232远离介电层240的一侧上，并包裹第二芯片242以及第二金属基板202。
步骤S23：分别在双面封装板件的相对两侧依次进行钻孔处理、电镀处理以及蚀刻处理，以形成连接第一芯片和/或金属基板的第一连接件以及连接第二芯片和/或金属基板的第二连接件，以得到多芯片封装体。
具体地，对第一塑封层远离连接芯板的一侧进行钻孔，得到多个第一盲孔，各第一盲孔裸露第一芯片或第一金属基板；对第二塑封层远离连接芯板的一侧进行钻孔，得到多个第二盲孔，各第二盲孔裸露第二芯片或第二金属基板。
请参阅图3d，图3d是图2实施例中双面封装板件被钻孔后一实施方式的结构示意图。
对第一塑封层231远离连接芯板260的一侧进行钻孔，得到多个第一盲孔261，各第一盲孔261裸露第一芯片220或第一金属基板201。对第二塑封层233远离连接芯板260的一侧进行钻孔，得到多个第二盲孔262，各第二盲孔262裸露第二芯片242或第二金属基板202。
上述钻孔的具体位置基于第一芯片220以及第二芯片242的实际连接需求进行确定。
分别对双面封装板件的相对两侧进行电镀，直至镀满各第一盲孔以及各第二盲孔，并分别对应延伸到第一塑封层以及第二塑封层表面；再分别对双面封装板件的相对两侧进行蚀刻，以形成多个第一连接件以及多个第二连接件。
请参阅图3e，图3e是图2实施例中双面封装板件被蚀刻后一实施方式的结构示意图。
分别对双面封装板件230的相对两侧进行电镀，直至镀满各第一盲孔261以及各第二盲孔262，并分别对应延伸到第一塑封层231以及第二塑封层233表面。此时，电镀得到的电镀层覆盖双面封装板件230的相对两侧。
再分别对双面封装板件230的相对两侧进行蚀刻，以蚀刻掉覆盖双面封装板件230的相对两侧表面的部分电镀层，以形成多个第一连接件263以及多个第二连接件264。
其中，第一连接件263可以填充满至少一个第一盲孔261以连接第一芯片220和/或第一金属基板201，即第一连接件263可以单独将第一芯片220或第一金属基板201的信号引到双面封装板件230的表面，还可以直接连接第一芯片220以及第一金属基板201。具体地第一连接件263的连接对象可以基于实际需求进行设置，在此不做限定。
第二连接件264可以填充满至少一个第二盲孔262以连接第二芯片242和/或第二金属基板202，即第二连接件264可以单独将第二芯片242或第二金属基板202的信号引到双面封装板件230的表面，还可以直接连接第二芯片242以及第二金属基板202。具体地第二连接件264的连接对象可以基于实际需求进行设置，在此不做限定。
连接件制备完成后，沿着第二目标孔对整个板件进行切割，得到多个独立的多芯片封装体。
通过上述步骤，本实施例的多芯片的封装方法通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
请参阅图4，图4是本申请提供的多芯片的封装方法另一实施例的流程示意图。
步骤S31：获取到连接芯板，分别对连接芯板相对两侧的第一导电层以及第二导电层进行图形蚀刻。
获取到连接芯板，连接芯板包括依次层叠且贴合设置的第一导电层、介电层以及第二导电层。在一个具体的应用场景中，可以通过获取单层的双面覆铜板来作为连接芯板。当连接芯板相对两侧的导电层的厚度不够时，可以对连接芯板的相对两侧的导电层进行电镀加厚，直至其厚度满足要求。
请参阅图5a，图5a是图4实施例中连接芯板被蚀刻后一实施方式的结构示意图。
本实施方式的连接芯板310包括依次层叠且贴合设置的第一导电层301、介电层303以及第二导电层302。
其中，第一导电层301以及第二导电层302上均被蚀刻形成有导电线路，以便于多芯片封装体的电气连接。
步骤S32：将第一芯片与第二芯片分别安装在连接芯板的相对两侧。
第一芯片与第二芯片可以分别焊接或导电胶粘结在连接芯板的相对两侧，以使第一芯片与第二芯片分别与连接芯板导通。
步骤S33：对连接芯板的相对两侧进行双面塑封，形成塑封连接芯板一侧以及第一芯片的第一塑封层以及塑封连接芯板另一侧以及第二芯片的第二塑封层，得到双面封装板件。
请参阅图5b，图5b是图4实施例中双面封装板件一实施方式的结构示意图。
本实施例以一个板件批量制备两个多芯片封装体为例进行说明。当一个板件批量制备一个或多个多芯片封装体时，其制备方法与本实施例类似。
本实施方式的连接芯板310的一侧安装有两个第一芯片331。两个第一芯片331之间间隔设置，连接芯板310的另一侧安装有两个第二芯片332。两个第二芯片332之间间隔设置。
对连接芯板310的相对两侧进行双面塑封，形成塑封连接芯板310一侧以及同侧的第一芯片331的第一塑封层321以及塑封连接芯板310另一侧以及第二芯片332的第二塑封层322，得到双面封装板件300。其中，第一塑封层321还填充满第一导电层301之间的空隙，第二塑封层322还填充满第二导电层302之间的空隙。
塑封时，还可以在第一塑封层321远离连接芯板310的一侧以及第二塑封层322远离连接芯板310的一侧分别压合铜箔(图未示)，以便塑封填充受力，以及便于作为电镀打底层提高连接件的形成效率。
步骤S34：对第一塑封层远离连接芯板的一侧进行钻孔，得到多个第三盲孔，各第三盲孔裸露第一芯片或第一导电层；对第二塑封层远离连接芯板的一侧进行钻孔，得到多个第四盲孔，各第四盲孔裸露第二芯片或第二导电层。
请参阅图5c，图5c是图4实施例中双面封装板件钻孔后一实施方式的结构示意图。
对第一塑封层321远离第一导电层301的一侧进行钻孔，得到多个第三盲孔341，各第三盲孔341裸露第一芯片331或第一导电层301；对第二塑封层322远离第二导电层302的一侧进行钻孔，得到多个第四盲孔342，各第四盲孔342裸露第二芯片332或第二导电层302。
本实施例的钻孔可以采取机械钻孔或激光钻孔。
步骤S35：分别对双面封装板件的相对两侧进行电镀，直至镀满各第三盲孔以及各第四盲孔，并分别对应延伸到第一塑封层以及第二塑封层表面；分别对双面封装板件的相对两侧进行蚀刻，以形成多个第一连接件以及多个第二连接件，得到多芯片封装体。
请参阅图5d，图5d是图4实施例中双面封装板件蚀刻后一实施方式的结构示意图。
分别对双面封装板件300的相对两侧进行电镀，直至镀满各第三盲孔以及各第四盲孔，并分别对应延伸到第一塑封层321以及第二塑封层322表面。
分别对双面封装板件300的相对两侧进行蚀刻，以形成多个第一连接件351以及多个第二连接件352。
其中，第一连接件351可以填充满至少一个第一盲孔以连接第一芯片331和/或第一导电层301，即第一连接件351可以单独将第一芯片331或第一导电层301的信号引到双面封装板件300的表面，还可以直接连接第一芯片331以及第一导电层301。第二连接件352可以填充满至少一个第二盲孔以连接第二芯片332和/或第二导电层302，即第二连接件352可以单独将第二芯片332或第二导电层302的信号引到双面封装板件300的表面，还可以直接连接第二芯片332以及第二导电层302。
具体地第一连接件351以及第二连接件352的连接对象可以基于实际需求进行设置，在此不做限定。
最后对双面封装板件300进行切割，得到两个多芯片封装体。
通过上述步骤，本实施例的多芯片的封装方法通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
请参阅图6，图6是本申请提供的多芯片封装体一实施例的结构示意图。
本实施例的多芯片封装体600包括连接芯板610、第一芯片631、第二芯片632、第一塑封层621、第二塑封层622、第一连接件651以及第二连接件652。
第一芯片631安装在连接芯板610的一侧，第二芯片632安装在连接芯板610的另一侧。即第一芯片631以及第二芯片632相对于连接芯板610对称设置。
连接芯板610包括印制电路板、金属板或其他电气板件，从而可以使得第一芯片631以及第二芯片632能够利用连接芯板610进行电气连接，从而实现第一芯片631以及第二芯片632之间的互联，减小第一芯片631以及第二芯片632之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体600散热能力，提升其性能参数并降低封装内阻。
第一塑封层621塑封连接芯板610的一侧以及同侧的第一芯片631，并填充满第一芯片631与连接芯板610之间的空隙；第二塑封层622塑封连接芯板610的另一侧以及同侧的第二芯片632，并填充满第二芯片632与连接芯板610之间的空隙。
第一连接件651设置于第一塑封层621远离连接芯板610的一侧，第一连接件651的一端与第一芯片631连接，第一连接件651的另一端裸露在第一塑封层621表面。
第二连接件652设置于第二塑封层622远离连接芯板610的一侧，第二连接件652的一端与第二芯片632连接，第二连接件652的另一端裸露在第二塑封层622表面。
本实施例的板级封装可以依托于PCB平台，批量加工能力强，成本较低。
通过上述结构，本实施例的多芯片封装体通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
在其他实施例中，连接芯板610包括依次层叠且贴合设置的第一导电层601、介电层603以及第二导电层602。
在其他实施例中，第一连接件651可以单独将第一芯片631或第一导电层601的信号引到双面封装板件600的表面，还可以直接连接第一芯片631以及第一导电层601。第二连接件652可以填充满至少一个第二盲孔以连接第二芯片632和/或第二导电层602，即第二连接件652可以单独将第二芯片632或第二导电层602的信号引到双面封装板件300的表面，还可以直接连接第二芯片632以及第二导电层602。
具体地第一连接件651以及第二连接件652的连接对象可以基于实际需求进行设置，在此不做限定。
请参阅图7，图7是本申请提供的多芯片封装体另一实施例的结构示意图。
本实施例的多芯片封装体700与前述实施例多芯片封装体600的区别仅在于第一连接件751与第一导电层701之间设置有第一金属基板761，以及第二连接件752与第二导电层702之间设置有第二金属基板762。其中，除此之外，第一芯片731、第二芯片732、第一塑封层721、第二塑封层722、连接芯板710、第一导电层701以及第二导电层702之间的位置与连接关系均与前述实施例多芯片封装体600相同，不再赘述。
本实施例的第一金属基板761与第一导电层701远离介电层703的一侧，并与同侧的第一芯片731间隔设置。第一金属基板761的厚度可以大于或等于第一芯片731的厚度。第一金属基板761远离介电层703的一侧可以与第一连接件751连接，以通过第一连接件751将第一导电层701的信号引出或通过第一连接件751与第一芯片731连接。
第二金属基板762与第二导电层702远离介电层703的一侧，并与同侧的第二芯片732间隔设置。第二金属基板762的厚度可以大于或等于第二芯片732的厚度。第二金属基板762远离介电层703的一侧可以与第二连接件752连接，以通过第二连接件752将第二导电层702的信号引出或通过第二连接件752与第二芯片732连接。
通过上述结构，本实施例的多芯片封装体通过使第一芯片与第二芯片相对于连接芯板对称安装，从而实现多芯片的垂直安装，在提高板级封装的集成度，减小多芯片封装体的水平方向面积，并减少受到的热应力的情况下，还通过连接芯板的设置来实现第一芯片以及第二芯片之间的电气互联，减小第一芯片以及第二芯片之间的传输距离以及热传导距离，减少信号传输延迟以及对高速信号传输和时序的不利影响，并提高多芯片封装体散热能力，提升其性能参数并降低封装内阻，提升多芯片封装体的可靠性，且本实施例对称设置的多芯片封装体能够减小因结构不对称性产生的结构应力，减少板件翘曲，提升结构可靠性，从而提升多芯片封装体的可靠性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种多芯片的封装方法，其特征在于，所述多芯片的封装方法包括：
制备得到双面封装板件；其中，所述双面封装板件包括连接芯板、分别安装在所述连接芯板相对两侧的第一芯片以及第二芯片、塑封所述连接芯板一侧以及同侧的所述第一芯片的第一塑封层以及塑封所述连接芯板另一侧以及同侧的所述第二芯片的第二塑封层；
分别在所述双面封装板件的相对两侧对应设置引出所述第一芯片的信号的第一连接件以及引出所述第二芯片的信号的第二连接件，以得到多芯片封装体。
2.根据权利要求1所述的多芯片的封装方法，其特征在于，所述连接芯板包括依次层叠且贴合设置的第一导电层、介电层以及第二导电层；
所述第一芯片安装在所述第一导电层远离所述介电层的一侧上，所述第二芯片安装在所述第二导电层远离所述介电层的一侧上。
3.根据权利要求2所述的多芯片的封装方法，其特征在于，所述制备得到双面封装板件的步骤包括：
获取到第一单面封装板件以及第二单面封装板件，将所述第一单面封装板件以及所述第二单面封装板件分别放置在所述介电层的相对两侧进行压合，以得到所述双面封装板件；
所述第一单面封装板件包括第一导电层、安装在所述第一导电层的目标侧的第一芯片与第一金属基板以及塑封所述第一导电层的目标侧的第一塑封层；所述第二单面封装板件包括第二导电层、安装在所述第二导电层的目标侧的第二芯片与第二金属基板以及塑封所述第二导电层的目标侧的第二塑封层。
4.根据权利要求3所述的多芯片的封装方法，其特征在于，所述获取到两张单面封装板件的步骤包括：
获取到形成有目标孔的金属基板，将所述芯片安装于所述目标孔内；
对所述金属基板的第一侧进行塑封，形成包裹所述芯片的塑封层；
对所述金属基板的第二侧进行电镀增厚以及图形蚀刻，形成所述导电层，得到所述单面封装板件；其中，所述第二侧为所述第一侧的相对侧。
5.根据权利要求4所述的多芯片的封装方法，其特征在于，所述目标孔为通孔；
所述获取到形成有目标孔的金属基板，将所述芯片安装于所述目标孔内的步骤包括：
在所述金属基板的第二侧贴合设置临时支撑层；
从所述金属基板的第一侧，将所述芯片安装于所述目标孔内，并使所述芯片与所述临时支撑层接触，其中，所述金属基板的厚度大于或等于所述芯片的厚度；
所述对所述金属基板的一侧进行塑封，形成包裹所述芯片的塑封层之后包括：
去除所述临时支撑层。
6.根据权利要求4所述的多芯片的封装方法，其特征在于，所述分别在所述双面封装板件的相对两侧对应设置引出所述第一芯片的信号的第一连接件以及引出所述第二芯片的信号的第二连接件的步骤包括：
分别在所述双面封装板件的相对两侧依次进行钻孔处理、电镀处理以及蚀刻处理，以形成连接所述第一芯片和/或所述金属基板的第一连接件以及连接所述第二芯片和/或所述金属基板的第二连接件。
7.根据权利要求6所述的多芯片的封装方法，其特征在于，所述分别在所述双面封装板件的相对两侧依次进行钻孔处理、电镀处理以及蚀刻处理，以形成连接所述第一芯片和/或所述金属基板的第一连接件以及连接所述第二芯片和/或所述金属基板的第二连接件的步骤包括：
对所述第一塑封层远离所述连接芯板的一侧进行钻孔，得到多个第一盲孔，各所述第一盲孔裸露所述第一芯片或所述第一金属基板；
对所述第二塑封层远离所述连接芯板的一侧进行钻孔，得到多个第二盲孔，各所述第二盲孔裸露所述第二芯片或所述第二金属基板；
分别对所述双面封装板件的相对两侧进行电镀，直至镀满各所述第一盲孔以及各所述第二盲孔，并分别对应延伸到所述第一塑封层以及所述第二塑封层表面；
分别对所述双面封装板件的相对两侧进行蚀刻，以形成多个所述第一连接件以及多个所述第二连接件。
8.根据权利要求2所述的多芯片的封装方法，其特征在于，所述制备得到双面封装板件的步骤包括：
获取到所述连接芯板，分别对所述连接芯板相对两侧的第一导电层以及第二导电层进行图形蚀刻；
将所述第一芯片与所述第二芯片分别安装在所述连接芯板的相对两侧；
对所述连接芯板的相对两侧进行双面塑封，形成塑封所述连接芯板一侧以及同侧的所述第一芯片的第一塑封层以及塑封所述连接芯板另一侧以及同侧的所述第二芯片的第二塑封层，得到所述双面封装板件。
9.根据权利要求8所述的多芯片的封装方法，其特征在于，所述分别在所述双面封装板件的相对两侧对应设置引出所述第一芯片的信号的第一连接件以及引出所述第二芯片的信号的第二连接件的步骤包括：
对所述第一塑封层远离所述连接芯板的一侧进行钻孔，得到多个第三盲孔，各所述第三盲孔裸露所述第一芯片或所述第一导电层；
对所述第二塑封层远离所述连接芯板的一侧进行钻孔，得到多个第四盲孔，各所述第四盲孔裸露所述第二芯片或所述第二导电层；
分别对所述双面封装板件的相对两侧进行电镀，直至镀满各所述第三盲孔以及各所述第四盲孔，并分别对应延伸到所述第一塑封层以及所述第二塑封层表面；
分别对所述双面封装板件的相对两侧进行蚀刻，以形成多个所述第一连接件以及多个所述第二连接件。
10.一种多芯片封装体，其特征在于，所述多芯片封装体由上述权利要求1-9任一项所述的多芯片的封装方法制备得到，包括：
连接芯板；
第一芯片，安装在所述连接芯板的一侧；
第二芯片，安装在所述连接芯板的另一侧；
第一塑封层，塑封所述连接芯板的一侧以及所述第一芯片，并填充满所述第一芯片与所述连接芯板之间的空隙；
第二塑封层，塑封所述连接芯板的另一侧以及所述第二芯片，并填充满所述第二芯片与所述连接芯板之间的空隙；
第一连接件，所述第一连接件设置于所述第一塑封层远离所述连接芯板的一侧，所述第一连接件的一端与所述第一芯片连接，所述第一连接件的另一端裸露在所述第一塑封层表面；
第二连接件，所述第二连接件设置于所述第二塑封层远离所述连接芯板的一侧，所述第二连接件的一端与所述第二芯片连接，所述第二连接件的另一端裸露在所述第二塑封层表面。
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