CN117133242A - 一种显示面板以及电子设备 - Google Patents

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CN117133242A CN202311175220.3A CN202311175220A CN117133242A CN 117133242 A CN117133242 A CN 117133242A CN 202311175220 A CN202311175220 A CN 202311175220A CN 117133242 A CN117133242 A CN 117133242A
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柴慧平
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Wuhan Tianma Microelectronics Co Ltd
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Abstract

本申请公开了一种显示面板以及电子设备，显示面板包括：基板，基板具有显示区以及围绕显示区的非显示区；设置在基板上的显示阵列，具有多个位于显示区内的发光元件；位于显示阵列与基板之间的多个阵列排布的像素电路，像素电路与发光元件连接；与像素电路连接的驱动电路；驱动电路包括：第一驱动电路，用于为各行像素电路提供扫描信号；第二驱动电路，用于为各行像素电路提供发光控制信号；像素电路用于基于扫描信号以发光控制信号，控制所连接发光元件的发光状态；显示区具有预设区域，预设区域位于相邻两列像素电路之间；第一驱动电路与第二驱动电路中的至少一者设置在预设区域。本申请技术方案可以提高像素电路对驱动电路输出信号的响应速度。

Description

一种显示面板以及电子设备
技术领域
本申请涉及电子设备技术领域，更具体的说，涉及一种显示面板以及电子设备。
背景技术
随着科学技术的不断发展，越来越多的具有显示功能的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
电子设备实现显示功能主要部件是显示面板。现有的显示面板中，一般通过设置在显示区域左侧或是右侧的非显示区的驱动电路，对显示区内的发光元件进行显示控制。驱动电路在进行显示驱动时，需要同时扫描一整行的发光元件所连接的像素电路，电路负载较大，像素电路对驱动电路输出信号的响应速度较慢。
发明内容
有鉴于此，本申请提供了一种显示面板以及电子设备，方案如下：
一方面，本申请提供了一种显示面板，包括：
基板，基板具有显示区以及围绕显示区的非显示区；
设置在基板上的显示阵列，具有多个位于显示区内的发光元件；
位于显示阵列与基板之间的多个阵列排布的像素电路，像素电路与发光元件连接；
与像素电路连接的驱动电路；驱动电路包括：第一驱动电路，用于为各行像素电路提供扫描信号；第二驱动电路，用于为各行像素电路提供发光控制信号；像素电路用于基于扫描信号以及发光控制信号，控制所连接发光元件的发光状态；
其中，显示区具有预设区域，预设区域位于相邻两列像素电路之间；第一驱动电路与第二驱动电路中的至少一者设置在预设区域。
本申提供的显示面板中，在显示区中设置有预设区域，用于设置第一驱动电路和/或第二驱动电路。这样，在行方向上，位于预设区域中的驱动电路能够从预设区域向位于其两侧的各行像素电路提供信号，相对于驱动电路在行方向上的一侧非显示区的布局方式，缩短了驱动电路输出信号在行方向上的传输路径，提高了像素电路对驱动电路输出信号的响应速度。
另一方面，本申请还提供了一种电子设备，包括上述显示面板。
本申请提供的电子设备采用上述显示面板，将第一驱动电路和/或第二驱动电路设置在显示区的预设区域中，缩短了驱动电路输出信号在行方向上的传输路径，提高了像素电路对驱动电路输出信号的响应速度。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容涵盖的范围内。
图1为一种显示面板中驱动电路的布局方式示意图；
图2为另一种显示面板中驱动电路的布局方式示意图；
图3为本申请实施例提供的一种显示面板的结构示意图；
图4为本申请实施例提供的另一种显示面板的结构示意图；
图5为本申请实施例提供的又一种显示面板的结构示意图；
图6为本申请实施例提供的又一种显示面板的结构示意图；
图7为本申请实施例提供的又一种显示面板的结构示意图；
图8为本申请实施例提供的一种第三移位寄存器的电路图；
图9为本申请实施例提供的又一种显示面板的结构示意图；
图10为本申请实施例提供的一种像素电路的结构示意图；
图11为本申请实施例提供的又一种显示面板的结构示意图；
图12为本申请实施例提供的一种显示面板中第一驱动电路中移位寄存器与像素电路的连接方式示意图；
图13为本申请实施例提供的另一种显示面板中第一驱动电路中移位寄存器与像素电路的连接方式示意图；
图14为本申请实施例提供的一种移位寄存器的电路图；
图15为本申请实施例提供的又一种显示面板的结构示意图；
图16为图15中局部区域的电路版图；
图17为本申请实施例提供的又一种显示面板的结构示意图；
图18为图17中局部区域的电路版图；
图19为本申请实施例提供的又一种显示面板的结构示意图；
图20为图19中局部区域的电路版图；
图21为本申请实施例提供的一种显示面板的切面图；
图22为本申请实施例提供的又一种显示面板的结构示意图；
图23为图22中局部区域的电路版图；
图24为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
参考图1所示，图1为一种显示面板中驱动电路的布局方式示意图，显示面板具有基板10，基板10具有显示区11和非显示区12，在显示区设置有发光元件以及与发光元件所连接的像素电路13，像素电路13阵列排布。为了便于图示，图1中未示出发光元件。在分显示区12设置有第一驱动电路21和第二驱动电路22，第一驱动电路21用于为像素电路13提供扫描信号，第二驱动电路22用于为像素电路13提供发光控制信号。该方式中，像素电路13和发光元件均位于显示区11内，发光元件位于像素电路13背离基板10的一侧。
第一驱动电路21和第二驱动电路22分别通过行方向延伸的信号线与对应的一行像素电路13连接。在驱动显示面板进行发光显示时，信号线上的负载较大，像素电路13对驱动电路输出信号的响应速度较慢。而且由于信号线上压降问题，导致靠近信号输入端的像素电路13与远离信号输入端的像素电路13的响应速度差异较大。
参考图2所示，图2为另一种显示面板中驱动电路的布局方式示意图，在图1所示方式基础上，在显示区11左右两侧的非显示区12均设置第一驱动电路21和第二驱动电路22，可以通过左右两侧非显示区12的两个第一驱动电路21同时为各行像素电路13输入扫描信号，通过左右两侧非显示区12的两个第二驱动电路22同时为各行像素电路13输入发光控制信号，从而能够提高像素电路13对驱动电路输出信号的响应速度，降低同一行中不同像素电路13对驱动电路输出信号的响应速度差异。
图2所示方式虽然能够提高像素电路13对驱动电路输出信号的响应速度，降低同一行中不同像素电路13对驱动电路输出信号的响应速度差异，但是需要在显示区11左右两侧的非显示区12均设置第一驱动电路21和第二驱动电路22，会导致左右侧非显示区12的边框宽度增大。故如何在不增加显示面板边框宽度的同时，提高像素电路13对驱动电路输出信号的响应速度，降低同一行中不同像素电路13对驱动电路输出信号的响应速度差异，是显示面板技术领域一个亟待解决的问题。
有鉴于此，本申请实施例技术方案提供了一种显示面板以及电子设备，本申请实施例技术方案通过在显示区内设置预设区域，用于设置第一驱动电路和/或第二驱动电路，预设区域内的驱动电路能够从预设区域为位于其两侧的各行像素电路提供信号，缩短了驱动电路输出信号在行方向上的传输路径，进而提高了像素电路对驱动电路输出信号的响应速度，且降低了同一行中不同像素电路对驱动电路输出信号的响应速度差异。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图3所示，图3为本申请实施例提供的一种显示面板的结构示意图，所示显示面板包括：
基板10，基板10具有显示区11以及围绕显示区11的非显示区12；
设置在基板10上的显示阵列，具有多个位于显示区内的发光元件；为了便于图示，图3中未示出显示阵列以及显示阵列中的发光元件；
位于显示阵列与基板10之间的多个阵列排布的像素电路13，像素电路13与发光元件连接；
与像素电路13连接的驱动电路；驱动电路包括：第一驱动电路21，第一驱动电路21用于为各行像素电路提供扫描信号；第二驱动电路22，第二驱动电路22用于为各行像素电路13提供发光控制信号；像素电路用于基于扫描信号以及发光控制信号，控制所连接发光元件的发光状态；
其中，显示区11具有预设区域110，预设区域110位于相邻两列像素电路13之间；第一驱动电路21与第二驱动电路22中的至少一者设置在预设区域110。
本申请实施例提供的显示面板中，在显示区11设置有预设区域110，第一驱动电路21与第二驱动电路22中的至少一者设置在预设区域110。这样，对于位于显示区11中的驱动电路，可以从预设区域110为各行像素电路13提供信号，相对于图1或是图2所示方式，可以缩短驱动电路输出信号的传输路径，从而提高像素电路13对驱动电路输出信号的响应速度，还能够降低同一行中不同像素电路13对驱动电路输出信号响应速度的差异。
显示区11中具有n个预设区域110，n为正整数。可以在显示区11中设置一个或是多个预设区域110用于设置驱动电路。可以基于显示区11中驱动电路布局空间需求，设置具有1个或是多个预设区域110。当具有多个预设区域110时，相邻两个预设区域110之间至少间隔一列像素电路13。如下文描述，可以基于驱动电路在显示区11中的布局方式对应设置n的取值，本申请实施例对n的具体取值不作限定。
为了在显示区11中形成预设区域110，一种方式中可以如图3所示，不缩小像素电路13的尺寸，此时需要将部分像素电路列分为两部分，向在第一行方向上相对的第一边框区121和第二边框区122平移，以在显示区11形成预设区域110。
故当不缩小像素电路13的尺寸的前提下，当在显示区11中设置有预留区域110时，在第一边框区121和第二边框区122均至少设置有一列像素电路13。
在本申请实施例的一些实施方式中，在行方向上，各列像素电路13与n个预设区域110的宽度之和大于显示区11的宽度；非显示区12具有在行方向上相对的第一边框区121和第二边框区122；第一边框区121和第二边框区122均设置有至少一列像素电路，如是能够在不改变像素面板中像素电路宽度的前提下，在显示区11中设置n个预设区域110。
如图3所示，如果不改变像素电路13的宽度，则需要将至少一列像素电路13设置在第一边框区121，将至少一列像素电路13设置在第二边框区122，以便于在显示区11中设置至少一个预设区域110。
不改变像素电路13的宽度，只需要将需要设置预设区域110的两列像素电路13基于二者之间的间隙，将各列像素电路13向两侧平移，以增大该间隙形成所需宽度的预设区域110，以便于布局驱动电路。该方式，无需改变像素电路13的尺寸，只需要将部分像素电路列移动至第一边框区121和第二边框区122，制作工艺简单。
如图3所示方式，在显示区11中设置一个预设区域110，用于设置第一驱动电路21，预设区域110需要占据多列像素电路13的宽度，故需要将像素电路阵列分为两部分，将两部分像素电路分别向第一边框区121和第二边框区122平移，以便于形成用于布局第一驱动电路21的预设区域110。
当不改变像素电路13的宽度时，需要将部分像素电路列平移至第一边框区121和第二边框区122，以在显示区11中形成一个或是多个预设区域110。
以显示区11中设置有一个预设区域110为例，当不改变像素电路13的宽度时，需要将像素电路阵列分为两部分，不改变这两部分像素电路阵列中像素电路列之间的间距，将该两部分像素电路分别向左侧第一边框区121以及右侧第二边框区122移动二分之一的预设区域110的宽度。如果预设区域的宽度为D，则第一边框区121与显示区11之间距离D/2的区域，用于设置平移出的至少一列像素电路，同样，第二边框区122与显示区11之间距离D/2的区域，用于设置平移出的至少一列像素电路。如果预设区域110中设置第一驱动电路21，第一驱动电路21包括在列方向上依次级联的多级第一移位寄存器，此时预设区域110的宽度为第一移位寄存器的宽度。
参考图4所示，图4为本申请实施例提供的另一种显示面板的结构示意图，与图3所示方式不同在于，图4所示显示面板中，在行方向上，各列像素电路13与n个预设区域110的宽度之和不大于显示区11的宽度，像素电路13均在显示区11内。
在图4所示方式中，通过缩小像素电路13在行方向上的宽度，以使得相邻两列像素电路13之间的间隙宽度增大，形成所需宽度的预设区域110。可以设置所有像素电路13的宽度均相同，像素电路13宽度相对于常规像素电路宽度缩小相同比例，以在显示区11中形成一个或多个预设区域110，也可以设置像素电路阵列中部分像素电路列的宽度缩小，以在显示区11中形成一个或多个预设区域110，不局限于图4所示方式中所有像素电路列均同步缩小的方式。
第一驱动电路21包括在列方向上依次级联的多级第一移位寄存器，预设区域110的宽度为第一移位寄存器的宽度。如果第一移位寄存器的宽度为120μm，图1和图2所示驱动电路位于显示区之外的方式中，像素电路宽度为26μm，显示面板具有1380列像素电路13。基于图4所示方式，如果所有像素电路13均同步缩小宽度，以在显示区11中形成一个预设区域110，则像素电路13所需要压缩的宽度是120/1380＝0.09μm，则像素电路13的宽度为26-0.09＝25.91μm。
显示面板中，具有多个像素单元，像素单元包括发光颜色不同的三个发光元件，像素单元中三个发光元件所对应的三个相邻像素电路13为一个主像素电路。如果图1和图2所示驱动电路位于显示区之外的方式中，主像素电路的宽度为3*26＝78μm。像素电路13宽度压缩后，主像素电路的宽度为3*25.91＝77.73μm。预设区域110两侧的主像素电路基于77.73μm的宽度阵列排布，而像素电路上方的发光元件排布方式不变，可以保持78μm的间距排布。
本申请实施例中，如图3和图4所示，至少第一驱动电路21位于预设区域110中。扫描信号与发光控制信号对受负载影响程度不同，相比于发光控制信号，扫描信号更容易收到负载硬性，且扫描信号也更容易与其他信号耦合，或是受到其他信号的耦合影响。故优先将第一驱动电路21设置在显示区11中单独设置的预设区域110内，一方面，能够缩小行方向上扫描信号的传输路径，降低由于一整行像素电路13负载较大导致的像素电路13对扫描信号响应速度较慢的影响，另一面，可以使得第一驱动电路21远离非显示区12中的其他信号线的干扰。
本申请实施例的一些实施方式中，当第一驱动电路21设置在预设区域110中，第二驱动电路22设置在非显示区12中时，可以如图3和图4所示，将第二驱动电路22设置在与显示区11在行方向上相对的一侧非显示区12中，此时第二驱动电路22可以设置在第一边框区121或是第二边框区122。
当第一驱动电路21设置在一侧非显示区12时，如设置在左侧非显示区12中或是右侧非显示区12中时，第一驱动电路21包括多个在列方向上依次排布的第三移位寄存器E-VSR。如果采用一驱一的控制方法，第三移位寄存器E-VSR的输出与各行像素电路13一一对应连接，同一行像素电路13连接同一第三移位寄存器E-VSR的输出，不同行像素电路13连接不同第三移位寄存器E-VSR的输出。如果采用一驱多的控制方法，每连续的a行像素电路13连接同一第三移位寄存器E-VSR的输出，同一行像素电路13仅连接一第三移位寄存器E-VSR的输出。
当第一驱动电路21设置在预设区域110中，第二驱动电路22设置在非显示区12中时，还可以将第二驱动电路22分为两部分，将第二驱动电路22的两部分分别设置第一边框区121或是第二边框区122，以缩小第一边框区121和第二边框区122的边框宽度。此时显示面板的结构可以如图5和图6所示。
参考图5所示，图5为本申请实施例提供的又一种显示面板的结构示意图，该方式与图3所示方式不同在于，非显示区12具有在行方向上相对的第一边框区121和第二边框区122；第二驱动电路22包括：位于第一边框区121的第一子电路221；位于第二边框区122的第二子电路222；其中，一部分像素电路13行通过第一子电路221输入发光控制信号，另一部分像素电路13行通过第二子电路222输入发光控制信号。
参考图6所示，图6为本申请实施例提供的又一种显示面板的结构示意图，该方式与图4所示方式不同在于，非显示区12具有在行方向上相对的第一边框区121和第二边框区122；第二驱动电路22包括：位于第一边框区121的第一子电路221；位于第二边框区122的第二子电路222；其中，一部分像素电路行通过第一子电路221输入发光控制信号，另一部分像素电路行通过第二子电路222输入发光控制信号。
设定显示区11的宽度为W0，显示面板具有P列像素电路13，P为大于1的正整数。常规设计中，无需在显示区11中设置驱动电路，P列像素电路13均位于显示区11，且像素电路13的宽度为W1，P*W1＝W0，以便于使得P列像素电路13均位于显示区11。
如上述，在显示区11中设置n个预设区域110，设定预设区域110的宽度为W2。
如果不改变像素电路13的尺寸，此时需要将部分像素电路列移动至第一边框121和第二边框区122。故P*W1+n*W2＞W0。如果第一边框121和第二边框区122共计有P’列像素电路，P’为小于P的正整数，则P’*W1＝n*W2。
如果同步缩小像素电路13的尺寸，以将所有像素电路列均设置在显示区11中，且在显示区11中设置n个预设区域110，缩小后像素电路13的宽度为W1’，P*W1’+n*W2＝W0。
本申请实施例中，当第一驱动电路21设置在预设区域110中，第二驱动电路22设置在非显示区12中时，设置一部分像素电路行通过第一边框区121的第一子电路221提供发光控制信号，另一部分像素电路行通过第二边框区122中的第二子电路222提供发光控制信号。这样，将第二驱动电路22分为两个子电路，分别设置在第一边框区121和第二边框区122，能够降低行方向上与显示区11相对的非显示区12的边框宽度。
参考图7所示，图7为本申请实施例提供的又一种显示面板的结构示意图，该方式中，第一子电路22和第二子电路22均包括多个依次级联的移位寄存器；对于第一子电路221中的移位寄存器，移位寄存器在第一边框区121沿列方向上依次排布，各级移位寄存器的输出与对应的像素电路行连接；对于第二子电路222中的移位寄存器，移位寄存器在第二边框区122沿列方向上依次排布，各级移位寄存器的输出与对应的像素电路行连接。为区别下文中第一驱动电路21中移位寄存器，设定第二驱动电路22中的移位寄存器为第三移位寄存器E-VSR。
相对于将第一驱动电路21中所有第三移位寄存器E-VSR均设置在显示区11同一侧的非显示区12中的方式，图7所示方式能够将第一驱动电路21中一部分第三移位寄存器E-VSR设置在第一边框区121，另一部分第三移位寄存器E-VSR设置在第二边框区122，这样，在显示区11同一侧的非显示区12中，降低了第三移位寄存器E-VSR的数量，在列方向上具有足够的空间布局第三移位寄存器E-VSR，故可以通过增大第三移位寄存器E-VSR在列方向上的尺寸，缩小其在行方向上的尺寸，从而能够在行方向上缩小边框宽度。
本申请实施例中，多个级联的移位寄存器中，各级移位寄存器的输出分别连接对应像素电路行，前一级移位寄存器的输出作为后一级移位寄存器的输入。
图7所示方式在图6所示方式基础上，示意第一子电路221和第二子电路222中的各级移位寄存器的级联方式，显然图5所示方式中，第一子电路221和第二子电路222也可以采用图7所示级联方式。
在图5-图7所示方式中，为一驱一的控制方式，第三移位寄存器E-VSR的输出与像素电路行一一对应连接。
显然，也可以采用一驱多的控制方式，第一子电路221和第二子电路222中每级第三移位寄存器E-VSR的输出与a行连续排布的像素电路行同时连接，同一行像素电路仅连接一级第三移位寄存器E-VSR的输出，a为大于1的正整数。
当采用一驱一的控制方式时，可以图5-图7所示，在列方向上，第一子驱动电路221中第三移位寄存器E-VSR的输出与奇数像素电路行一一对应连接，第二子驱动电路222中第三移位寄存器E-VSR的输出与偶数像素电路行一一对应连接。其他方式中，当采用一驱一的控制方式时，还可以设置显示面板具有第1像素电路行至第N像素电路行，N为大于1的正整数，设置第1像素电路行至第b像素电路行与第一子电路221中第三移位寄存器E-VSR的输出一一对应连接，设置第b+1像素电路行至第N像素电路行与第二子电路222中第三移位寄存器E-VSR的输出一一对应连接，b为大于1且小于N的正整数。
参考图8所示，图8为本申请实施例提供的一种第三移位寄存器的电路图，第三移位寄存器E-VSR包括：十三个晶体管，依次为晶体管T1至晶体管T13；三个电容，依次为电容C1至电容C3。晶体管T1至晶体管T13均为PMOS，晶体管T2为双栅极晶体管。
第三移位寄存器E-VSR能基于输入信号、第一时钟信号CK、第二时钟信号XCK、高电平信号VGH、低电平信号VGL及栅控信号Ctr，输出发光控制信号。第三移位寄存器E-VSR在输入端IN接入输入信号，在输出端OUT输出发光控制信号。
第三移位寄存器E-VSR中晶体管可以和像素电路13中晶体管同时制备，第三移位寄存器E-VSR中电容可以和像素电路13中电容同时制备。
参考图9所示，图9为本申请实施例提供的又一种显示面板的结构示意图，该方式中，将第二驱动电路22设置在预设区域110。为了便于图示，图9中未示出像素电路13，像素电路13的排布方式可以参考上述任一种方式。
将第二驱动电路22设置在预设区域110时，能够缩短发光控制信号在行方向上的传输路径，提高像素电路行对发光控制信号的响应速度，并降低同一行中不同像素电路13对发光控制信号响应速度的差异。
本申请实施例中，可以将第一驱动电路21和第二驱动电路22中的一者设置在预设区域110中，或是将二者均设置在预设区域110中。当将第一驱动电路21和第二驱动电路22均设置在预设区域110中时，可以如图9所示，将第二驱动电路22设置在预设区域110设置在同一预设区域110中，或是将二者设置在不同的预设区域110中。
本申请实施例中，显示面板为OLED面板，发光元件为OLED。像素电路包括：驱动模块，用于在发光阶段为发光元件提供驱动电流；发光控制模块，用于响应发光控制信号的控制，选择性的控制所连接发光元件进入发光阶段；数据写入模块，用于响应第一控制信号的控制，为驱动模块提供数据信号；复位模块，用于响应第二控制信号的控制，为驱动模块提供复位信号。
参考图10所示，图10为本申请实施例提供的一种像素电路的结构示意图，所示像素电路13为7T1C像素电路，即像素电路包括7个晶体管和1个存储电容Cst。该7个晶体管依次为第一晶体管M1至第七晶体管。第一晶体管M1和第六晶体管M6作为发光控制模块，第三晶体管M3作为驱动模块，第二晶体管M2作为数据写入模块，第五晶体管M5作为复位模块。
第一晶体管M1的栅极连接发光控制信号Em，第一极接入第一电源信号PVDD，第二极连接第二节点N2。存储电容Cst的一个极板连接第一节点N1，另一极板接入第一电源信号PVDD。第二晶体管M2的栅极接入第一控制信号SP，第一极接入数据信号DATA，第二极接入第二节点N2。第三晶体管M3的栅极连接第一节点N1，第一极连接第二节点N2，第二极连接第三节点N3。第四晶体管M4的栅极接入第二控制信号SN，第一极连接第一节点N1，第二极连接第三节点N3。第五晶体管M5的栅极接入第三控制信号SN’，第一极接入参考电压VREF作为复位信号，第二极连接第一节点N1。第六晶体管M6的栅极接入发光控制信号Em，第一极连接第三节点N3，第二极连接第四节点N4。第七晶体管M7的栅极接入第一控制信号SP，第一极接入参考电压VREF作为初始化信号，第二极连接第四节点N4。其中，发光元件连接第四节点N4。
为了减少控制信号数量，对于扫描时序相邻的两行像素电路13，在先扫描的一行像素电路13输入的第三控制信号SN’作为在后扫描的一行像素电路13输入的第二控制信号SN。
发光元件的阳极连接第四节点N4，阴极接入第二电源信号PVEE。可选的，第四晶体管M4和第五晶体管M5为双栅极晶体管。
需要说明的是，本申请实施例中像素电路13的实现方式不局限于图10所示7T1C像素电路，还可以为8T1C像素电路，或是其他像素电路。本申请实施例对像素电路13的具体电路结构不做限定。
参考图11所示，图11为本申请实施例提供的又一种显示面板的结构示意图，该方式中，扫描信号包括：第一控制信号SP和第二控制信号SN；第一驱动电路21包括：第一扫描电路211，第一扫描电路211具有多个级联的第一移位寄存器SP-VSR，用于依时序输出多级第一控制信号SP；第二扫描电路212，第二扫描电路212有多个级联的第二移位寄存器SN-VSR，用于依时序输出多级第二控制信号SN；其中，第一扫描电路211与第二扫描电路212位于同一预设区域110；预设区域110在行方向上分为第一子区域101和第二子区域102；在列方向上，各级第一移位寄存器SP-VSR在第一子区域101内依次排布，各级第二移位寄存器SN-VSR在第二子区域102内依次排布。
在图11所示方式中，通过第一扫描电路211为所连接像素电路13提供第一控制信号SP，通过第二扫描电路212为所连接像素电路13提供第二控制信号SN，如是通过两组级联的移位寄存器分别作为第一扫描电路211和第二扫描电路212，即可为各行像素电路提供所需的第一控制信号SP和第二控制信号SN，电路结构简单。
当第一驱动电路21包括：第一扫描电路211和第二扫描电路212时，各级第一移位寄存器SP-VSR和各级第二移位寄存器SN-VSR与像素电路13的连接方式可以如图12所示。
参考图12所示，图12为本申请实施例提供的一种显示面板中第一驱动电路中移位寄存器与像素电路的连接方式示意图。显示面板具有N行像素电路13，依次为第1行像素电路至第N行像素电路。图12中示出了同一列像素电路13中的四个像素电路13，依次为第1行的第1像素电路P1，第2行的第2像素电路P2，第3的第3像素电路P3，第4行的第4像素电路P4。
第一扫描电路211包括N个第一移位寄存器SP-VSR，该N个第一移位寄存器SP-SV依次为第1级第一移位寄存器SP-VSR1至第N级第一移位寄存器SP-VSRN。第i级第一移位寄存器SP-VSRi为第i行像素电路提供第一控制信号SP，i为不大于N的正整数。前一级第一移位寄存器SP-VSR的输出信号作为后一级第一移位寄存器SP-VSR的输入信号。
第二扫描电路212包括N+1个第二移位寄存器SN-VSR，该N+1个第二移位寄存器SN-VSR依次为第1级第二移位寄存器SN-VSR1至第N级第二移位寄存器SN-VSR N。第i级第二移位寄存器SN-VSRi为第i行像素电路提供第二控制信号SN。第j+1级第二移位寄存器SN-VSR j+1为第j行像素电路提供第三控制信号SN’，j为不小于N+1的正整数。前一级第二移位寄存器SN-VSR的输出信号作为后一级第二移位寄存器SN-VSR的输入信号。该方式为一驱一的控制方式，逐一扫描各行像素电路。
参考图13所示，图13为本申请实施例提供的另一种显示面板中第一驱动电路中移位寄存器与像素电路的连接方式示意图。该方式中为一驱二的控制方式，每次同时扫描两行像素电路。
对于图13所示一驱二的控制方式，当具有2N像素电路时，第一扫描电路211包括N个第一移位寄存器SP-VSR，该N个第一移位寄存器SP-SV依次为第1级第一移位寄存器SP-VSR1至第N级第一移位寄存器SP-VSRN。第i级第一移位寄存器SP-VSRi为第2i-1行像素电路和第2i行像素电路提供第一控制信号SP；前一级第一移位寄存器SP-VSR的输出信号作为后一级第一移位寄存器SP-VSR的输入信号。
对于图13所示一驱二的控制方式，当具有2N像素电路时，第二扫描电路212包括N+1个第二移位寄存器SN-VSR，该2N+1个第二移位寄存器SN-VSR依次为第1级第二移位寄存器SN-VSR1至第N级第二移位寄存器SN-VSR 2N+1。第i级第二移位寄存器SN-VSRi为第2i-1行像素电路和第2i行像素电路提供第二控制信号SN。第j+1级第二移位寄存器SN-VSR j+1为第2j-1行像素电路和第2j行像素电路提供第三控制信号SN’，j为不小于N+1的正整数。前一级第二移位寄存器SN-VSR的输出信号作为后一级第二移位寄存器SN-VSR的输入信号。该方式为一驱二的控制方式，逐一扫描各行像素电路。
图12和图13中为了便于清楚图示各级第一移位寄存器SP-VSR以及各级第二移位寄存器SN-VSR与像素电路13的电路连接关系，将第一扫描电路211和第二扫描电路213分别置于一列像素电路13的两侧。显然，第一扫描电路211和第二扫描电路213可以如图11所示，设置在同一预设区域110，也可以如下文描述置于不同的预设区域110。
第一移位寄存器SP-VSR和第二移位寄存器SN-VSR的电路结构相同，可以如图14所示。
参考图14所示，图14为本申请实施例提供的一种移位寄存器的电路图，所示移位寄存器包括：八个晶体管，该八个晶体管依次为晶体管M1至晶体管M8；两个电容，该两个电容依次为电容C1’和电容C’。晶体管M1至晶体管M8均为PMOS，晶体管M1为双栅极晶体管。
图14所示移位寄存器能够基于输入信号、第一时钟信号CK、第二时钟信号XCK、高电平信号VGH和低电平信号VGL，输出控制信号。其中，移位寄存器在输入端IN’接入输入信号，在输出端OUT’输出控制信号。如上述，同一扫描电路中，前一级的移位寄存器输出端OUT’连接后一级移位寄存器的输入端IN’，以前一级移位寄存器的输出信号作为后一级移位寄存器的输入信号。同一扫描电路中，如果从第一级移位寄存器开始扫描，则第一级移位寄存器的输入信号为起始信号STV，如果从最后一级移位寄存器开始扫描，则最后一级移位寄存器的输入信号为起始信号STV。
第一扫描电路211以及第二扫描电路212中各级移位寄存器均如图14所示。同一扫描电路中，第一级移位寄存器和最后一级移位寄存器的输入端均可以连接起始信号线，如果第1级第一移位寄存器SP-VSR输入起始信号STV，则从第一像素电路行向最后一像素电路行进行扫描(正向扫描)，如果最后一级移位寄存器输入起始信号STV，则从最后一像素电路行向第一像素电路行进行扫描(反向扫描)
参考图15和图16所示，图15为本申请实施例提供的又一种显示面板的结构示意图，图16为图15局部区域的电路版图，该方式中，第一扫描电路211以及第二扫描电路212均基于第一时钟信号CK、第二时钟信号XCK、高电平信号VGH和低电平信号VGL以及起始信号STV依次输出各级控制信号。第一扫描电路211与第二扫描电路222之间包括：第一时钟信号线31，第一时钟信号线31用于提供第一时钟信号CK；第二时钟信号线32，第二时钟信号线32用于提供第二时钟信号XCK；第一电源信号线33，第一电源信号线33用于提供高电平信号VGH；第二电源信号线34，第二电源信号线34用于提供低电平信号VGL；起始信号线35，起始信号线35用于提供起始信号STV。
第一扫描电路211具有多个级联的第一移位寄存器SP-VSR，每个第一移位寄存器SP-VSR输出一级第一控制信号SP。第二扫描电路212包括多个级联的第二移位寄存器SN-VSR，每个第二移位寄存器SN-VSR输出一级第二控制信号SN。
在第一扫描电路211与第二扫描电路222之间设置第一时钟信号线31、第二时钟信号线32、第一电源信号线33、第二电源信号线34和起始信号线35，便于多条信号线的布线以及各信号线与扫描电路中移位寄存器的连接。
在图15和图16所示方式中，第一扫描电路211与第二扫描电路212均连接独立的第一时钟信号线31、第二时钟信号线32、第一电源信号线33、第二电源信号线34和起始信号线35。该方式中，第一扫描电路211与第二扫描电路212分别对应连接独立的五条信号线，二者之间无需复用信号线，便于二者之间的信号线进行布局。
对于第一扫描电路211以及第二扫描电路212，同一扫描电路的移位寄存器中，各级移位寄存器均需要输入连接第一时钟信号线31以输入第一时钟信号CK，连接第二时钟信号线32以输入第二时钟信号XCK，连接第一电源信号线33以输入电平信号VGH，连接第二电源信号线34以输入低电平信号VGL。同一扫描电路的移位寄存器中，仅第1级移位寄存器与最后一级移位寄存器需要连接起始信号线35以输入起始信号STV，其他移位寄存器可以连接前一级移位寄存器的输出端OUT’，以前一级移位寄存器的输出作为输入。基于此，设置第一扫描电路211所连接的五条信号线中，起始信号线35位于其他四条信号线远离第一扫描电路211的一侧，设置第二扫描电路212所连接的五条信号线中，起始信号线35位于其他四条信号线远离第二扫描电路212的一侧，如是能够减少信号线与所连接扫描电路在行方向上的跨线。
当第一扫描电路211与第二扫描电路212分别对应连接独立的五条信号线时，第一扫描电路211所连接的五条信号线与第二扫描电路212所连接的五条信号线对称布局，以便于信号线布局。
可选的，如图16所示，在第一扫描电路211指向第二扫描电路212的方向上，第一扫描电路211及所连接的第一电源信号线33、第二电源信号线34、第一时钟信号线31、第二时钟信号线32和起始信号线35依次排布；在第二扫描电路212指向第一扫描电路211的方向上，第二扫描电路212及所连接的第一电源信号线33、第二电源信号线34、第一时钟信号线31、第二时钟信号线32和起始信号线35依次排布。此时，不仅能够使得第一扫描电路211和第二扫描电路212各自所连接的五条信号线对称分布，便于信号线的布局，同时设置起始信号线35远离所连接的扫描电路，减少信号线与所连接扫描电路在行方向上的跨线。
参考图17和图18所示，图17为本申请实施例提供的又一种显示面板的结构示意图，图18为图17中局部区域的电路版图，该方式中，第一扫描电路211与第二扫描电路212均连接独立的第一时钟信号线31、第二时钟信号线32和起始信号线35；第一扫描电路211与第二扫描电路212连接相同的第一电源信号线33和第二电源信号线34；第二扫描电路212通过第一连接线L1与第一电源信号线33连接，通过第二连接线L2与第二电源信号线34连接。
第一连接线L1在行方向上延伸，与第一电源信号线33位于不同金属层，通过导电孔与第一电源信号线33连接。在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过同一第一连接线L1与第一电源信号线33连接。不同的第一移位寄存器SP-VSR通过不同的第一连接线L1与第一电源信号线33连接，不同的第二移位寄存器SN-VSR通过不同的第一连接线L1与第一电源信号线33连接。
第二连接线L2在行方向上延伸，与第二电源信号线34位于不同金属层，通过导电孔与第二电源信号线34连接。在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过同一第二连接线L2与第二电源信号线34连接。不同的第一移位寄存器SP-VSR通过不同的第二连接线L2与第二电源信号线34连接，不同的第二移位寄存器SN-VSR通过不同的第二连接线L2与第二电源信号线34连接。
在图17和图18所示方式中，第二扫描电路212复用第一扫描电路211所连接的第一电源信号线33和第二电源信号线34，能够减少一条第一电源信号线33和一条第二电源信号线34，减少了第一扫描电路了211和第二扫描电路212之间列方向上延伸的信号线数量。
可选的，如图18所示，在第一扫描电路指向第二扫描电路的方向上，第一扫描电路211及所连接的第一电源信号线33、第二电源信号线34、第一时钟信号线31、第二时钟信号线32和起始信号线35依次排布；在第二扫描电路212指向第一扫描电路211的方向上，第二扫描电路212及所连接的第一时钟信号线31、第二时钟信号线32和起始信号线35依次排布。该方式，不仅能够使得起始信号线35远离所连接的扫描电路，减少信号线与所连接扫描电路在行方向上的跨线，还能够减少一条第一电源信号线33和一条第二电源信号线34。
参考图19和图20所示，图19为本申请实施例提供的又一种显示面板的结构示意图，图20为图19中局部区域的电路版图，该方式中，在第一扫描电路211指向第二扫描电路212的方向上，第一扫描电路211及所连接的第一时钟信号线31、第二时钟信号线32、起始信号线35、第一电源信号线33和第二电源信号线34依次排布；在第二扫描电路212指向第一扫描电路211的方向上，第二扫描电路212及所连接的第一时钟信号线31、第二时钟信号线32和起始信号线35依次排布；第二扫描电路212通过第一连接线L1与第一电源信号线33连接，通过第二连接线L2与第二电源信号线VGL连接。
与图18所示布线方式相同，图20所述布线方式中，在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过同一第一连接线L1与第一电源信号线33连接。不同的第一移位寄存器SP-VSR通过不同的第一连接线L1与第一电源信号线33连接，不同的第二移位寄存器SN-VSR通过不同的第一连接线L1与第一电源信号线33连接。第二连接线L2在行方向上延伸，与第二电源信号线34位于不同金属层，通过导电孔与第二电源信号线34连接。在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过同一第二连接线L2与第二电源信号线34连接。不同的第一移位寄存器SP-VSR通过不同的第二连接线L2与第二电源信号线34连接，不同的第二移位寄存器SN-VSR通过不同的第二连接线L2与第二电源信号线34连接。
与图18所示布线方式不同的是，图20所示方式中，两扫描电路之间沿列方向上的多条信号线的布局顺序不同，将第一电源信号线33和第二电源信号线34设置在第一扫描电路211和第二扫描电路212中间区域，故需要基于该布局顺序改变，对应调整各信号线与移位寄存器之间行方向上连接线的长度以及导电孔位置。
相对于图18所示布线方式，图20所示布线方式中，在行方向上，第一电源信号线33与第一扫描电路211之间具有第一间距，与第二扫描电路212之间具有第二距离。在图19和图20所示方式中，将第一电源信号线33和第二电源信号线34设置在第一扫描电路211和第二扫描电路212中间区域，能够缩小第一距离和第二距离的差值，缩小第一电源信号线33与两扫描电路之间连线的阻抗差异，缩小第二电源信号线34与两扫描电路之间连线的阻抗差异，提高显示均匀性。
参考图21所示，图21为本申请实施例提供的一种显示面板的切面图，显示面板中，在基板10上设置有像素电路阵列，在像素电路阵列上述设置有显示阵列。其中，像素电路阵列包括多个像素电路13，显示阵列包括多个发光元件40。
发光元件40为OLED。具体的，发光元件40包括：在基板10指向发光元件40方向上依次设置的阳极401、发光层402和阴极403。在像素电路阵列上方设置有像素定义层44，像素定义层44具有多个与发光元件D一一对应的像素开口，用于露出各个发光元件40的阳极401。发光层402位于像素开口内。所有发光元件40的阴极403为整体的透明电极层。
显示面板中，像素电路13包括薄膜晶体管，薄膜晶体管的栅极位于第一金属层41，薄膜晶体管的源极和漏极位于第二金属层42；第一连接线L1与第二连接线L2位于第一金属层41和/或第二金属层42。这样，利用显示面板中现有的第一金属层41和第二金属层42制备第一连接线L1和第二连接线L3，无需单独增加金属层，降低了显示面板的厚度。
可选的，如图18和图20所示，第一连接线L1和第二连接线L2均包括：在行方向上延伸的第一子连接线S1，该第一子连接线S1位于第一金属层41；在列方向上延伸的第二子连接线S2，该第二子连接线S2位于第二金属层42。
同一条连接线中，第二子连接线S2通过导电孔与第一子连接线S1连接，并与扫描电路连接，第一子连接线S1与电源信号线连接，第二子连接线S2连接扫描电路中的移位寄存器。如图18和图20所示，在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过第一连接线L1与第一电源信号线33连接，第一移位寄存器SP-VSR和第二移位寄存器SN-VSR分别通过一条第二子连接线S2与同一第一子连接线S1连接。在行方向上相对的第一移位寄存器SP-VSR和第二移位寄存器SN-VSR通过第二连接线L2与第二电源信号线34连接，第一移位寄存器SP-VSR和第二移位寄存器SN-VSR分别通过一条第二子连接线S2与同一第一子连接线S1连接。
如上述像素电路13还包括存储电容Cst。存储电容的一个极板位于第一金属层41，另一个基板位于第三金属层43，第三金属层43位于第一金属层41和第二金属层42之间。相邻两层金属层之间具有绝缘层。
需要说明的是，本申请实施例中，可以基于显示面板中布线需求，设置基板10和发光元件40之间金属层的数量，不局限于图21所示方式。如还可以在发光元件40的阳极401和第二金属层42之间设置一层金属层，用于不局限显示面板中的走线。阳极401可以通过位于该金属层转接线与像素电路13连接。
参考图22所示，图22为本申请实施例提供的又一种显示面板的结构示意图，扫描信号包括：第一控制信号SP和第二控制信号SN；第一驱动电路21包括：第一扫描电路211，具有多个级联的第一移位寄存器SP-VSR，多个级联的第一移位寄存器SP-VSR用于依时序输出多级第一控制信号；第二扫描电路，具有多个级联的第二移位寄存器SN-VSR，多个级联的第二移位寄存器SN-VSR用于依时序输出多级第二控制信号SN；其中，第一扫描电路211与第二扫描电路212位于不同的预设区域110；在列方向上，各级第一移位寄存器SP-VSR在预设区域110内依次排布，各级第二移位寄存器SN-VSR在预设区域内100依次排布。该方式中，将第一扫描电路211和第二扫描电路212分别设在独立的预设区域110中，便于两扫描电路中各级移位寄存器的布局。
当第一驱动电路21采用图22所示布局方式时，第二驱动电路22可以设置在非显示区12，或是设置在显示区11。当第二驱动电路22设置在显示区11中时，第二驱动电路22可以单独设置在一个预设区域110，也可以与第一扫描电路2111位于同一预设区域110，或是与第二扫描电路212位于同一预设区域110中。
可选的，如图22所示，在行方向上，像素电路阵列均分为三个像素电路子阵列，像素电路子阵列包括连续排布的多列像素电路；相邻两个像素电路子阵列之间具有预设区域110。该方式，通过两个预设区域110将像素电路阵列均分为三像素电路子阵列，两个预设区域110可以分别设置第一扫描电路211和第二扫描电路212，便于像素电路以及扫描电路布局。
参考图23所示，图23为图22中局部区域的电路版图，结合图21和图23所示，像素电路13包括薄膜晶体管，薄膜晶体管的栅极位于第一金属层41；显示面板具有沿行方向上延伸的发光控制信号线53，发光控制信号线53位于第一金属层41。三个像素电路子阵列中，同一行像素单元13连接同一条发光控制信号线53。该方式，复用显示面板中现有的第一金属层41制备发光控制信号线53，无需单独增加金属层制备发光控制信号线53，降低了显示面板的厚度。
如上述，像素电路13包括存储电容Cst，存储电容Cst的一个极板位于第三金属层43；第一移位寄存器SP-VSR的输出端和第二移位寄存器SN-VSR的输出端均通过位于第三金属层43的信号线与对应的像素电路行连接。如是，能够利用显示面板中已有第三金属层43实现扫描电路中移位寄存器的输出端与像素电路行连接，无需增加金属层，降低了显示面板的厚度。
如图23所示，显示面板中具有在行方向上延伸的第一控制信号线51和第二控制信号线52，第一控制信号线51用于传输第一控制信号SP，第二控制信号线52用于传输第二控制信号SN。同一行像素电路13连接同一条第一控制信号线51和同一条第二控制信号线52。
其他方式中，还可以设置基板10与像素电路13之间具有第四金属层；第一移位寄存器SP-VSR的输出端和第二移位寄存器SN-VSR的输出端均通过位于第四金属层的信号线与对应的像素电路行连接。其中，位于第四金属层的信号线可以通过导电孔与像素电路中对应晶体管的栅极连接，以输入对应的控制信号。该方式中，通过单独设在基板10和像素电路13之间的第四金属层实现扫描电路中移位寄存器的输出端与像素电路行连接，便于移位寄存器输出端与所连接像素电路行之间控制信号线的布线。如果显示面板为刚性显示面板，可以单独在基板10和像素电路13之间增加一层金属层作为第四金属层，如果显示面板为柔性面板，可以利用显示面板中的屏蔽层作为第四金属层。
本申请实施例中，当将第一驱动电路21设置在显示区11中时，对于同一行像素电路13，位于第一扫描电路211两侧的两部分像素电路13所连接的第一控制信号线51可以通过第三金属层43连接，或是通过第四金属层连接；位于第二扫描电路212两侧的两部分像素电路13所连接的第二控制信号线52可以通过第三金属层43连接，或是通过第四金属层连接。
本申请实施例中，可以基于驱动电路在显示区11中的布局方式，设置n的取值。
可以设置n＝1，在显示区11中设置一个预设区域110，此时第一驱动电路21和第二驱动电路22中的至少一者设置在这一个预设区域110。
还可以设置n＝2，此时，在显示区11中设置有两个预设区域110，可以设置第一驱动电路21和第二驱动电路22分别位于一个预设区域110中，或是第二驱动电路22位于非显示区11，第一驱动电路21中第一扫描电路211和第二扫描电路212分别位于一个预设区域110中。
还可以设置n＝3，此时，在显示区11中设置有三个预设区域110，第二驱动电路22、第一驱动电路21和第二驱动电路22分别位于一个预设区域110中。
基于上述显示面板实施例，本申请另一实施例还提供了一种电子设备，该电子设备如图24所示，图24为本申请实施例提供的一种电子设备的结构示意图，所示电子设备包括上述实施例所提供的显示面板61。
电子设备可以为手机、平板电脑、笔记本电脑以及穿戴设备等具有显示功能的电子装置。电子设备采用上述实施例所提供的显示面板，能够提高像素电路对驱动电路输出信号的响应速度。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的电子设备而言，由于其与实施例公开的显示面板相对应，所以描述的比较简单，相关之处参见显示面板相关部分说明即可。
需要说明的是，在本申请的描述中，需要理解的是，附图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的附图标记标识同样的结构。另外，处于理解和易于描述，附图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (22)

1.一种显示面板，其特征在于，包括：
基板，所述基板具有显示区以及围绕所述显示区的非显示区；
设置在所述基板上的显示阵列，具有多个位于所述显示区内的发光元件；
位于所述显示阵列与所述基板之间的多个阵列排布的像素电路，所述像素电路与所述发光元件连接；
与所述像素电路连接的驱动电路；所述驱动电路包括：第一驱动电路，用于为各行所述像素电路提供扫描信号；第二驱动电路，用于为各行所述像素电路提供发光控制信号；所述像素电路用于基于所述扫描信号以及发光控制信号，控制所连接发光元件的发光状态；
其中，所述显示区具有预设区域，所述预设区域位于相邻两列所述像素电路之间；所述第一驱动电路与所述第二驱动电路中的至少一者设置在所述预设区域。
2.根据权利要求1所述的显示面板，其特征在于，具有个所述预设区域，n为正整数；
在行方向上，各列所述像素电路与n个所述预设区域的宽度之和大于所述显示区的宽度；
所述非显示区具有在行方向上相对的第一边框区和第二边框区；所述第一边框区和所述第二边框区均设置有至少一列所述像素电路。
3.根据权利要求1所述的显示面板，其特征在于，具有n个所述预设区域，n为正整数；
在行方向上，各列所述像素电路与n个所述预设区域的宽度之和不大于所述显示区的宽度，所述像素电路均在所述显示区内。
4.根据权利要求1所述的显示面板，其特征在于，至少所述第一驱动电路位于所述预设区域。
5.根据权利要求4所述的显示面板，其特征在于，所述非显示区具有在行方向上相对的第一边框区和第二边框区；
所述第二驱动电路包括：位于所述第一边框区的第一子电路；位于所述第二边框区的第二子电路；
其中，一部分像素电路行通过所述第一子电路输入所述发光控制信号，另一部分像素电路行通过所述第二子电路输入所述发光控制信号。
6.根据权利要求2所述的显示面板，其特征在于，所述第一子电路和所述第二子电路均包括多个依次级联的移位寄存器；
对于所述第一子电路中的移位寄存器，所述移位寄存器在所述第一边框区沿列方向上依次排布，各级所述移位寄存器的输出与对应的像素电路行连接；
对于所述第二子电路中的移位寄存器，所述移位寄存器在所述第二边框区沿列方向上依次排布，各级所述移位寄存器的输出与对应的像素电路行连接。
7.根据权利要求6所述的显示面板，其特征在于，在所述列方向上，所述第一子电路中移位寄存器的输出与奇数像素电路行一一对应连接，所述第二子电路中移位寄存器的输出与偶数像素电路行一一对应连接。
8.根据权利要求2所述的显示面板，其特征在于，所述第二驱动电路位于所述预设区域。
9.根据权利要求1所述的显示面板，其特征在于，所述扫描信号包括：第一控制信号和第二控制信号；
所述第一驱动电路包括：第一扫描电路，具有多个级联的第一移位寄存器，用于依时序输出多级所述第一控制信号；第二扫描电路，有多个级联的第二移位寄存器，用于依时序输出多级所述第二控制信号；
其中，所述第一扫描电路与所述第二扫描电路位于同一所述预设区域；所述预设区域在行方向上分为第一子区域和第二子区域；在列方向上，各级所述第一移位寄存器在所述第一子区域内依次排布，各级所述第二移位寄存器在所述第二子区域内依次排布。
10.根据权利要求9所述的显示面板，其特征在于，所述第一扫描电路以及所述第二扫描电路均基于第一时钟信号、第二时钟信号、高电平信号、低电平信号以及起始信号依次输出各级控制信号；
所述第一扫描电路与所述第二扫描电路之间包括：第一时钟信号线，用于提供所述第一时钟信号；第二时钟信号线，用于提供所述第二时钟信号；第一电源信号线，用于提供所述高电平信号；第二电源信号线，用于提供所述低电平信号；起始信号线，用于提供所述起始信号。
11.根据权利要求10所述的显示面板，其特征在于，所述第一扫描电路与所述第二扫描电路均连接独立的所述第一时钟信号线、所述第二时钟信号线、所述第一电源信号线、所述第二电源信号线和所述起始信号线。
12.根据权利要求11所述的显示面板，其特征在于，在所述第一扫描电路指向所述第二扫描电路的方向上，所述第一扫描电路及所连接的所述第一电源信号线、所述第二电源信号线、所述第一时钟信号线、所述第二时钟信号线和所述起始信号线依次排布；
在所述第二扫描电路指向所述第一扫描电路的方向上，所述第二扫描电路及所连接的所述第一电源信号线、所述第二电源信号线、所述第一时钟信号线、所述第二时钟信号线和所述起始信号线依次排布。
13.根据权利要求10所述的显示面板，其特征在于，所述第一扫描电路与所述第二扫描电路均连接独立的所述第一时钟信号线、所述第二时钟信号线和所述起始信号线；
所述第一扫描电路与所述第二扫描电路连接相同的所述第一电源信号线和所述第二电源信号线；所述第二扫描电路通过第一连接线与所述第一电源信号线连接，通过第二连接线与所述第二电源信号线连接。
14.根据权利要求13所述的显示面板，其特征在于，在所述第一扫描电路指向所述第二扫描电路的方向上，所述第一扫描电路及所连接的所述第一电源信号线、所述第二电源信号线、所述第一时钟信号线、所述第二时钟信号线和所述起始信号线依次排布；
在所述第二扫描电路指向所述第一扫描电路的方向上，所述第二扫描电路及所连接的所述第一时钟信号线、所述第二时钟信号线和所述起始信号线依次排布。
15.根据权利要求13所述的显示面板，其特征在于，在所述第一扫描电路指向所述第二扫描电路的方向上，所述第一扫描电路及所连接的所述第一时钟信号线、所述第二时钟信号线、所述起始信号线、所述第一电源信号线和所述第二电源信号线依次排布；
在所述第二扫描电路指向所述第一扫描电路的方向上，所述第二扫描电路及所连接的所述第一时钟信号线、所述第二时钟信号线和所述起始信号线依次排布；所述第二扫描电路通过第一连接线与所述第一电源信号线连接，通过第二连接线与所述第二电源信号线连接。
16.根据权利要求13所述的显示面板，其特征在于，所述像素电路包括薄膜晶体管，所述薄膜晶体管的栅极位于第一金属层，所述薄膜晶体管的源极和漏极位于第二金属层；
所述第一连接线与所述第二连接线位于所述第一金属层和/或第二金属层。
17.根据权利要求1所述的显示面板，其特征在于，所述扫描信号包括：第一控制信号和第二控制信号；
所述第一驱动电路包括：第一扫描电路，具有多个级联的第一移位寄存器，用于依时序输出多级所述第一控制信号；第二扫描电路，有多个级联的第二移位寄存器，用于依时序输出多级所述第二控制信号；
其中，所述第一扫描电路与所述第二扫描电路位于不同的所述预设区域；在列方向上，各级所述第一移位寄存器在所述预设区域内依次排布，各级所述第二移位寄存器在所述预设区域内依次排布。
18.根据权利要求17所述的显示面板，其特征在于，在行方向上，像素电路阵列均分为三个像素电路子阵列，所述像素电路子阵列包括连续排布的多列像素电路；相邻两个所述像素电路子阵列之间具有所述预设区域。
19.根据权利要求17所述的显示面板，其特征在于，所述像素电路包括薄膜晶体管，所述薄膜晶体管的栅极位于第一金属层；
所述显示面板具有沿行方向上延伸的发光控制信号线，所述发光控制信号线位于所述第一金属层。
20.根据权利要求9-19任一项所述的显示面板，其特征在于，所述像素电路包括存储电容，所述存储电容的一个极板位于第三金属层；
所述第一移位寄存器的输出端和所述第二移位寄存器的输出端均通过位于所述第三金属层的信号线与对应的像素电路行连接。
21.根据权利要求9-19任一项所述的显示面板，其特征在于，所述基板与所述像素电路之间具有第四金属层；
所述第一移位寄存器的输出端和所述第二移位寄存器的输出端均通过位于所述第四金属层的信号线与对应的像素电路行连接。
22.一种电子设备，其特征在于，包括如权利要求1-21任一项所述的显示面板。
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