CN117119873A - 半导体器件的形成方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 101
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000005498 polishing Methods 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000000227 grinding Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011089 mechanical engineering Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
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- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种半导体器件的形成方法，包括：提供半导体基底，半导体基底包括具有相对的正面和背面的衬底、依次位于衬底正面的栅氧化层、栅极结构和金属层，位于衬底内的有源区硅结构，金属层通过连接结构连接在有源区硅结构和栅极结构上，以及依次位于衬底背面的栅多晶硅层、氧化硅层和氮化硅层；在所述衬底的正面形成IMD介质层，以覆盖所述金属层；通过化学机械研磨的方式依次去除衬底背面的氮化硅层和氧化硅层，之后再磨平衬底正面的IMD介质层。本发明在去除氮化硅层后得到了平整表面的栅多晶硅层，从而在吸取栅多晶硅层进行键合等工艺时，防止了出现吸取效果太差甚至出现吸取不住栅多晶硅层的情况。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。
背景技术
微机电系统(MEMS，Micro-Electro-Mechanical Systems)是将微电子技术与机械工程融合到一起的一种工业技术，它的操作范围在微米范围内。如今，利用各向异性磁阻(AMR，anisotropic magneto resistive)效应制造的微机电系统(AMR MEMS)有灵敏度高，热稳定性好，材料成本低，制备工艺简单，已经得到了广泛的应用。
对于AMR MEMS产品，此产品一般包括相对设置的正面和背面的衬底，在衬底正面形成栅氧化层和栅极结构，在背面形成有GOX氧化层、栅多晶硅、氧化硅层和氮化硅层。衬底背面清洁工艺用于各向异性磁阻(AMR)工艺中的金属污染控制。在各向异性磁阻(AMR)工艺之前，需要去除氮化硅层。现有技术去除氮化硅的步骤，AMR MEMS产品形成部分结构后开始去除氮化硅的步骤。一般在为SAB氧化物沉积工艺后，开始去除晶片背面的氧化物，然后再去除氮化硅和氧化硅，即去除ONO层。为了去除背面的氮化硅层并且不影响衬底正面的器件结构。故在AMR MEMS产品的工艺中SAB氧化层沉积工艺后，再引入衬底背面的氧化硅层和氮化硅层的去除工艺(正面SAB氧化层保留)。使用酸湿法刻蚀去除衬底背面氧化硅层后，衬底背面的氮化硅层裸露，衬底正面的器件结构被SAB氧化层保护住。具体的，现有技术中，由于热磷酸对氮化硅层和氧化硅层有很高的选择比，所以使用热磷酸去除衬底背面的氮化硅层，不会刻蚀掉正面的SAB氧化层，从而可以保护衬底证明的器件结构。其中，在去除衬底背面的氧化硅层使用的是高浓度的HF，高浓度的HF对氮化硅层有一定的蚀刻。
然而，此时发现衬底背面的结构出现了异常，针对衬底背面的异常做FA分析发现，在去除氧化硅层这一步骤中就经常会出现衬底背面有部分氮化硅层被腐蚀的情况。衬底背面的部分氮化硅层被腐蚀，导致衬底背面的栅多晶硅层露出，且部分栅多晶硅层被腐蚀了，导致栅多晶硅层出现坑洼的情况。在后续需要吸取栅多晶硅层进行键合等工艺时，由于吸取的界面不平整，所以会出现吸取效果太差甚至出现吸取不住栅多晶硅层的情况。
发明内容
本发明的目的在于提供一种半导体器件的形成方法，可以在去除氮化硅层后得到平整表面的栅多晶硅层，从而在吸取栅多晶硅层进行键合等工艺时，防止出现吸取效果太差甚至出现吸取不住栅多晶硅层的情况。
为了达到上述目的，本发明提供了一种半导体器件的形成方法，包括：
提供半导体基底，所述半导体基底包括具有相对的正面和背面的衬底、依次位于所述衬底正面的栅氧化层、栅极结构和金属层，位于衬底内部的有源区硅结构，所述金属层通过连接结构分别连接在所述有源区硅结构和栅极结构上，以及，依次位于所述衬底的背面的栅多晶硅层、氧化硅层和氮化硅层；
在所述衬底的正面形成IMD介质层，以覆盖所述金属层；通过化学机械研磨的方式依次去除衬底的背面的氮化硅层和氧化硅层；
研磨部分厚度的衬底的正面的所述IMD介质层，使得剩余的所述IMD介质层的表面平整；
研磨部分厚度的所述IMD介质层，使得剩余的所述IMD介质层的表面平整；
在所述IMD介质层内形成通孔，所述通孔露出所述金属层的表面。
可选的，在所述的半导体器件的形成方法中，所述半导体基底还包括位于所述栅极结构和金属层之间的隔离氧化层。
可选的，在所述的半导体器件的形成方法中，所述半导体基底还包括位于所述衬底的背面和多晶硅层之间的GOX氧化层。
可选的，在所述的半导体器件的形成方法中，所述栅极结构包括栅极和位于所述栅极两侧的第一侧墙和第二侧墙。
可选的，在所述的半导体器件的形成方法中，在所述衬底正面沉积形成IMD介质层。
可选的，在所述的半导体器件的形成方法中，所述IMD介质层的厚度为2微米。
可选的，在所述的半导体器件的形成方法中，化学机械研磨部分厚度的衬底的正面的所述IMD介质层，使得剩余的所述IMD介质层的表面平整。
可选的，在所述的半导体器件的形成方法中，化学机械研磨三分之二厚度的所述IMD介质层。
可选的，在所述的半导体器件的形成方法中，所述衬底包括晶圆。
可选的，在所述的半导体器件的形成方法中，所述IMD介质层、GOX氧化层和氧化硅层的材料均包括二氧化硅。
在本发明提供的半导体器件的形成方法中，包括：提供半导体基底，半导体基底包括具有相对的正面和背面的衬底、依次位于衬底正面的栅氧化层、栅极结构和金属层，位于衬底内部的有源区硅结构，金属层通过连接结构分别连接在有源区硅结构和栅极结构上，以及，依次位于衬底的背面的栅多晶硅层、氧化硅层和氮化硅层；在衬底的正面形成IMD介质层，以覆盖金属层；通过化学机械研磨的方式依次去除衬底的背面的氮化硅层和氧化硅层；研磨部分厚度的衬底的正面的IMD介质层，使得剩余的IMD介质层的表面平整；在IMD介质层内形成通孔，通孔露出金属层的表面。本发明在去除氮化硅层后得到了平整表面的栅多晶硅层，从而在吸取栅多晶硅层进行键合等工艺时，防止了出现吸取效果太差甚至出现吸取不住栅多晶硅层的情况。
附图说明
图1是本发明实施例的半导体器件的形成方法的流程图；
图2是本发明实施例的提供半导体基底后的半导体器件的结构示意图；
图3是本发明实施例的形成IMD介质层后的半导体器件的结构示意图；
图4是本发明实施例的去除氧化硅层后的半导体器件的结构示意图；
图5是本发明实施例的化学机械研磨IMD介质层后的半导体器件的结构示意图；
图中：110-衬底、120-栅氧化层、130-栅极结构、131-栅极、132-第一侧墙、133-第二侧墙、140-GOX氧化层、150-栅多晶硅层、160-氧化硅层、170-氮化硅层、180-IMD介质层、190-金属层、200-连接结构、210-通孔。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1，本发明提供了一种半导体器件的形成方法，包括：
S11：提供半导体基底，所述半导体基底包括具有相对的正面和背面的衬底、依次位于所述衬底正面的栅氧化层、栅极结构和金属层，位于衬底内部的有源区硅结构，所述金属层通过连接结构分别连接在所述有源区硅结构和栅极结构上，以及，依次位于所述衬底的背面的栅多晶硅层、氧化硅层和氮化硅层；
S12：在所述衬底的正面形成IMD介质层，以覆盖所述金属层；
S13：通过化学机械研磨的方式依次去除衬底的背面的氮化硅层和氧化硅层；
S14：研磨部分厚度的衬底的正面的所述IMD介质层，使得剩余的所述IMD介质层的表面平整；
S15：在所述IMD介质层内形成通孔，所述通孔露出所述金属层的表面。
请参照图2，提供半导体基底，所述半导体基底包括具有相对的正面和背面的衬底110、依次位于衬底110的正面的栅氧化层120、栅极结构130和金属层190，位于衬底110内部的有源区硅结构(图中未示出)，金属层190通过连接结构200分别连接在有源区硅结构和栅极结构130上，以及，分别位于衬底110的背面的栅多晶硅层150、氧化硅层160和氮化硅层170。形成半导体基底的方法，可以是先提供衬底110，衬底可以是晶圆。衬底110分为相对的正面和背面，即晶圆的一面为正面，另一面为背面，两个面是相反的面。接着，在衬底110的正面形成一层栅氧化层120，栅氧化层120可以通过沉积的方法形成。栅氧化层120可以是氧化物，例如是氧化硅，具体的可以是二氧化硅。接着，在栅氧化层120的表面形成栅多晶硅层，干法刻蚀栅多晶硅层形成多个栅极131，接着，在栅极131的两侧形成第一侧墙132，以及第一侧墙132外侧的第二侧墙133。形成第一侧墙132可以是通过沉积二氧化硅，再刻蚀二氧化硅露出栅极131的顶面，形成位于栅极131两侧的第一侧墙132。形成第二侧墙133的方法可以是沉积一层氮化硅，刻蚀氮化硅露出栅极131的顶面，形成第二侧墙133。相邻的两个栅极131的第二侧墙133之间露出栅氧化层120的表面。沉积隔离氧化层覆盖栅极结构130和栅氧化层120，在隔离氧化层内形成连接件200，在氧化层上形成金属层190。在衬底110的背面还会形成栅多晶硅层150、氧化硅层160和氮化硅层170。而在衬底110的背面和栅多晶硅层150之间还可以形成有GOX氧化层140。栅多晶硅层可以是沉积的方法形成在衬底110的背面，氧化硅层160可以是沉积二氧化硅的形式形成，氮化硅层170可以是沉积氮化硅的形式形成，衬底110的背面的结构和衬底110的正面的栅极结构130不一定是按照这个顺序得到，也可以是采用其他的方法形成，以上结构结构的形成方法为现有技术，在本发明实施例不再赘述。
接着，请参照图3，在金属层190上形成一层IMD介质层180，IMD介质层180可以是氧化层，例如可以是二氧化硅。形成IMD介质层180可以是采用沉积的方法形成，IMD介质层180后续可以用来在其内部形成通孔结构，用于与其他金属层连通。IMD介质层180的厚度可以是2微米。IMD介质层180的表面是不平整的。
接着，请参照图4，采用化学机械研磨(CMP)的方法去除背面的氮化硅层170，露出氧化硅层160的表面，接着再采用化学机械研磨(CMP)的方法去除背面的氧化硅层160，露出栅多晶硅层150的表面，即研磨停止在栅多晶硅层150的表面。此时，衬底110的正面的栅极结构130有IMD介质层180的保护，所以不会出现栅极结构130被损坏的情况，也正因为此，选择在形成IMD介质层180之后，才开始研磨衬底背面的氮化硅层170和氧化硅层160。并且将研磨衬底正面的IMD介质层180的步骤放在研磨氮化硅层170和氧化硅层160之后，此时，就算衬底110的正面上的IMD介质层180出现被划伤的情况，也对器件结构没有影响。相对于现有技术使用高浓度的HF刻蚀氧化硅层，使用热磷酸去除衬底背面的氮化硅层。本发明实施例采用化学机械研磨停止在栅多晶硅层150的表面的方法，不会在去除氧化硅层160的时候损坏氮化硅层170，也不会损坏栅多晶硅层150。在后续键合工艺中需要执行吸取半导体器件的时候，吸取界面是平整的，不会出现吸取效果太差甚至吸取不了半导体结构的情况。
接着，请参照图5，研磨部分厚度的IMD介质层180，大概研磨掉原来IMD介质层180的三分之二。例如，如果原来的是2微米，现在差不多还剩700纳米左右。研磨后的IMD介质层180的表面是平整的。接着，刻蚀IMD介质层180形成通孔210，通孔210露出金属层190的表面。最后可以完成半导体结构的剩余部分，在此不做赘述。
综上，在本发明实施例提供的半导体器件的形成方法中，包括：提供半导体基底，半导体基底包括具有相对的正面和背面的衬底、依次位于衬底正面的栅氧化层、栅极结构和金属层，位于衬底内部的有源区硅结构，金属层通过连接结构分别连接在有源区硅结构和栅极结构上，以及，依次位于衬底的背面的栅多晶硅层、氧化硅层和氮化硅层；在衬底的正面形成IMD介质层，以覆盖金属层；通过化学机械研磨的方式依次去除衬底的背面的氮化硅层和氧化硅层；研磨部分厚度的衬底的正面的IMD介质层，使得剩余的IMD介质层的表面平整；在IMD介质层内形成通孔，通孔露出金属层的表面。本发明在去除氮化硅层后得到了平整表面的栅多晶硅层，从而在吸取栅多晶硅层进行键合等工艺时，防止了出现吸取效果太差甚至出现吸取不住栅多晶硅层的情况。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括具有相对的正面和背面的衬底、依次位于所述衬底正面的栅氧化层、栅极结构和金属层，位于衬底内部的有源区硅结构，所述金属层通过连接结构分别连接在所述有源区硅结构和栅极结构上，以及，依次位于所述衬底的背面的栅多晶硅层、氧化硅层和氮化硅层；
在所述衬底的正面形成IMD介质层，以覆盖所述金属层；
通过化学机械研磨的方式依次去除衬底的背面的氮化硅层和氧化硅层；
研磨部分厚度的衬底的正面的所述IMD介质层，使得剩余的所述IMD介质层的表面平整；
在所述IMD介质层内形成通孔，所述通孔露出所述金属层的表面。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体基底还包括位于所述栅极结构和金属层之间的隔离氧化层。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体基底还包括位于所述衬底的背面和多晶硅层之间的GOX氧化层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括栅极和位于所述栅极两侧的第一侧墙和第二侧墙。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述衬底正面沉积形成IMD介质层。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述IMD介质层的厚度为2微米。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，化学机械研磨部分厚度的衬底的正面的所述IMD介质层，使得剩余的所述IMD介质层的表面平整。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，化学机械研磨三分之二厚度的所述IMD介质层。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括晶圆。
10.如权利要求3所述的半导体器件的形成方法，其特征在于，所述IMD介质层、GOX氧化层和氧化硅层的材料均包括二氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311108802.XA CN117119873A (zh) | 2023-08-30 | 2023-08-30 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311108802.XA CN117119873A (zh) | 2023-08-30 | 2023-08-30 | 半导体器件的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117119873A true CN117119873A (zh) | 2023-11-24 |
Family
ID=88803631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311108802.XA Pending CN117119873A (zh) | 2023-08-30 | 2023-08-30 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117119873A (zh) |
-
2023
- 2023-08-30 CN CN202311108802.XA patent/CN117119873A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |