CN1171090C

CN1171090C - 时钟信号频率验证装置与方法

Info

Publication number: CN1171090C
Application number: CNB021277052A
Authority: CN
Inventors: 席振华; 吴政原; 翁志贤
Original assignee: Via Technologies Inc
Current assignee: Weisheng Electronics Shenzhen Co ltd
Priority date: 2002-08-08
Filing date: 2002-08-08
Publication date: 2004-10-13
Anticipated expiration: 2022-08-08
Also published as: CN1399136A

Abstract

本发明涉及一种时钟信号频率验证装置与方法，用于时钟信号源的验证过程，装置包括一参考时钟信号与重置信号产生源、一分频器及一比较检测器。方法包括：将一待测时钟信号输入至该分频器；对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，输出一双电位的分频后待测信号；对应该参考时钟信号与重置信号产生源所发出的重置信号的激活，每隔一预定时间Ts该比较检测器检测该分频后待测信号的信号电位；以及当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差Te。

Description

时钟信号频率验证装置与方法

技术领域

本发明涉及一种时钟信号频率验证装置与方法，尤指应用于集成电路测试过程中的时钟信号频率验证装置与方法。

背景技术

在现今的各式电路装置中，时钟信号是协调各元器件操作时所不可或缺的重要信号，因此，在一电路装置制造完成后所进行的一测试验证程序中，必然包括有对产生时钟信号的一时钟信号源所进行的一测试验证动作。请参见图1，其对时钟信号源执行测试验证动作的常用测试装置的方块示意图，其主要由一分频器11与一检测电路12所完成，由于时钟信号源10(通常为一振荡器或是一锁相回路)所产生时钟信号的频率相当高，因此必需经过分频器1 1的降频处理而形成一低切换频率的测试信号后，方才馈入该检测电路12进行检测。但常用的检测电路12仅具有检测该测试信号是否具有由低电位切换至高电位以及由高电位切换至低电位的电位变化，进而判断出时钟信号源10是否正常动作的功能。

然而，当电路的操作速度日益增加时，对于时钟信号源10的要求就不再只是正常动作与否，而是必须验证其频率的准确度。但显然上述的常用手段并无法有效验证时钟信号源10的频率准确度是否合乎需求，

发明内容

本发明的主要目的在于改善常用手段的缺失，进而可同时对时钟信号源是否正常动作以及其频率准确度进行验证。

本发明公开一种时钟信号频率验证方法，应用于一时钟信号源的验证过程中，其方法包括下列步骤：将该时钟信号源所输出的一待测时钟信号输入至一分频器，该待测时钟信号具有一第一周期T1；对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测

信号，该分频后待测信号具有一第二周期T2，而T2/n＝T1；对应该重置信号的激活，每隔一预定时间Ts便检测该分频后待测信号的信号电位；以及当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差Te。

根据上述构想，本发明的时钟信号频率验证方法，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。

根据上述构想，本发明的时钟信号频率验证方法，其中还包括下列步骤：当持续检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、...以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位，而该时钟信号源都被判断为正常工作时，该待测时钟信号的周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

根据上述构想，本发明的时钟信号频率验证方法，其中该预定时间Ts由一参考时钟信号的上升沿所决定，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

根据上述构想，本发明的时钟信号频率验证方法，其中当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号非都处于一第一电位，或于第p+1个时间点上所检测到的该分频后待测信号的信号电位非处于一第二电位时，则判断该时钟信号源为非正常工作。

本发明还公开一种时钟信号频率验证装置，应用于验证一时钟信号源的准确度，其配合一参考时钟信号与重置信号产生源进行动作，参考时钟信号与重置信号产生源产生一参考时钟信号以及一重置信号，且该参考时钟信号具有一预定周期Ts；而该验证装置包括：一分频器，电连接于该时钟信号源与该参考时钟信号与重置信号产生源，其接收该时钟信号源所输出的一待测时钟信号，并对应该重置信号的激活，而开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，其中该待测时钟信号具有一第一周期T1，该分频后待测信号具有一第二周期T2，而T2/n＝T1；以及一比较检测器，电连接于该分频器与该参考时钟信号与重置信号产生源，其对应该重置信号的激活与该参考时钟信号的触发，每隔该预定周期Ts便检测该分频后待测信号的信号电位，而当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，输出一工作正常信号并可得出该待测时钟信号的周期误差Te。

根据上述构想，本发明的时钟信号频率验证装置，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。

根据上述构想，本发明的时钟信号频率验证装置，其中当检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位时，该比较检测器持续输出一工作正常信号时，代表该待测时钟信号的周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

根据上述构想，本发明的时钟信号频率验证装置，其中该检测时间点为该参考时钟信号的上升沿，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

根据上述构想，本发明的时钟信号频率验证装置，其中该分频器、该比较检测器以及该时钟信号源整合于同一芯片上。

根据上述构想，本发明的时钟信号频率验证装置，其中当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号非都处于一第一电位，或于第p+1个时间点上所检测到的该分频后待测信号的信号电位非处于一第二电位时，输出一错误信号。

根据上述构想，本发明的时钟信号频率验证装置，其中当输出该错误信号，代表该待测时钟信号的周期误差Te必大于(1/2)*Ts/(n/2)。

附图说明

本发明得藉由下列附图及详细说明，俾得一更深入的了解：

图1为对时钟信号源执行测试验证动作的常用测试装置的方块示意图。

图2为本发明对于时钟信号频率验证装置所发展出的一较佳实施例方块示意图。

图3为对上述技术手段举出一实例进行说明的相关信号波形示意图。

本发明附图中所包括的各元器件如下：

10--时钟信号源 11--分频器后 12--检测电路

20--时钟信号源 21--分频器 22--比较检测器

23--参考时钟信号与重置信号产生源

具体实施方式

请参见图2，本发明为对于时钟信号频率验证装置所发展出的一较佳实施例方块示意图，其主要应用于验证时钟信号源20的准确度，该装置主要包括有一分频器21以及一比较检测器22，该分频器21接收该时钟信号源20所输出的一待测时钟信号，并对应一重置信号的激活，而开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，其中该待测时钟信号具有一第一周期T1，该分频后待测信号具有一第二周期T2，而T2/n＝T1(n为分频的倍数)。至于该比较检测器22则对应该重置信号的激活与该参考时钟信号的触发，每隔一预定周期Ts便检测该分频后待测信号的信号电位，而当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时输出一工作正常信号，若检测到的电位不符上述条件，则输出一错误信号，因为该分频后待测信号在一周期中具有一次上升沿与一次下降沿可供判断，因此p可被定义为(T2/(2Ts))，至于q则定义为T1/Ts。至于上述参考时钟信号以及重置信号可由一参考时钟信号与重置信号产生源23所发出。

再请参见图3，其为对上述技术手段举出一实例进行说明的相关信号波形示意图，其中参考时钟信号(REFCLK)的预定周期Ts为20纳秒(ns)，而重置信号(RESET#)的变化沿与该参考时钟信号的一下降沿对齐。而由于该时钟信号源20所输出的待测时钟信号(CLK)与参考时钟信号并不同步，因此在重置信号(RESET#)变化至高电位后的A时间范围内，待测时钟信号(CLK)都有可能由低电位转变为高电位，而该A时间范围的长度便为该待测时钟信号(CLK)的第一周期T1(本例为40纳秒，恰与预定周期20纳秒成2倍频关系，但实际上并不一定必须为2倍频关系，1倍频关系也可以，其与所能容许的频率误差有关)。此外，该比较检测器22对应该重置信号的激活与该参考时钟信号上升沿的触发，每隔该预定周期Ts(20纳秒)便检测该分频后待测信号的信号电位，而其检测时间点计数值(STROBE NO)如图所示。然本例的分频器21为一9位的分频器(即除以512)，使得所输出的分频后待测信号(TESTCLK)的第二周期T2便等于40*512纳秒。因此，在理想状态下，分频后待测信号(TESTCLK)应在B时间范围内发生其于重置信号激活后的第一次上升沿，也就是说，在小于等于第510次的检测时间点所检测到的信号电位都应该是低电位，而大于等于第513次的检测时间点所检测到的信号电位都应该是高电位。至于在B时间范围(40纳秒)内，因为两个电位都有可能，故不列入考虑。另外，在理想状态下，分频后待测信号(TESTCLK)应在C时间范围(40纳秒)内发生其于重置信号激活后的第一次下降沿，也就是说，在小于等于第1022次的检测时间点所检测到的信号电位都应该是高电位，而大于等于第1025次的检测时间点所检测到的信号电位都应该是低电位。至于在C时间范围(40纳秒)内，因为两个电位都有可能，故也不列入考虑。

综上所述，当本例中的该时钟信号源20所输出的待测时钟信号(CLK)的频率为理想中25Mhz且维持一定，上述测试结果必然成立而使比较检测器22持续输出一工作正常信号。但是当该时钟信号源20所输出的待测时钟信号(CLK)的频率F略大于25Mhz但仍维持一定时，分频后待测信号(TESTCLK)的变化沿将向波形图的左方移动。考虑一极端状态，当分频后待测信号(TESTCLK)于产生m个变化沿且其变化沿位置由最右边移动至最左边(如图中的D箭头所示，共50纳秒)，如此便可推算出其周期应为40-50/(m*512/2)纳秒，而频率F则为其倒数。如此一来，只要待测时钟信号(CLK)的实际频率略大于上述的频率F，比较检测器22于其第m个变化沿时必然会输出一错误信号。再考虑另一极端状态，当分频后待测信号(TESTCLK)于产生m个变化沿且其变化沿位置由左边移动至最左边(如图中的E箭头所示，共10纳秒)时，如此便可推算出其周期应为40-10/(m*512/2)纳秒，而频率F则为其倒数。如此一来，只要待测时钟信号(CLK)的实际频率略小于上述的频率F，比较检测器22于其第m个变化沿时必然仍输出一工作正常信号。相同地，对一个频率略小于25Mhz但仍维持一定的待测时钟信号(CLK)，其分析过程与上述并无太大不同，仅为变化沿位置移动方向相反而已(如图中的F箭头与G箭头所示)。

根据上述分析进行归纳而得出如下公式：

绝对错误频率：1/(T1±(q+(1/2))*Ts/(m*n/2))

绝对正确频率范围：1/(T1±(1/2)*Ts/(m*n/2))

而以上述数据(T1＝40纳秒、Ts＝20纳秒、而q＝T1/Ts＝2至于n＝512)为例且m＝4时，其绝对错误频率为25MHz±1222ppm，而其绝对正确频率为25MHz±244Ppm，其中ppm为百万分之一。意即，当比较检测器22在经过分频后待测信号(TESTCLK)的4个变化沿后仍然输出工作正常信号时，便可推论出该待测时钟信号(CLK)的频率F至少在25MHz±1222ppm的范围中。

而在某些情况下，设计者对于时钟信号频率的精确度不需要那么高，因此可忽略更多的检测时间点，意即容许分频后待测信号(TESTCLK)变化沿的位置更宽。以上述为例，若前后各放宽一个检测时间点，则其错误频率可由25MHz±1222ppm放大至25MHz±1706ppm(公式变为1/(T1±(1+q+(1/2))*Ts/(m*n/2)))。

而基于重置信号、参考时钟信号与待测时钟信号的相对关系，可有两种方式来实现该比较检测器22。第一种方式，以缓存器-晶体管阶层(RTL)的语法来描述该比较检测器22，并使用逻辑合成工具来转换成实际电路，此方法的优点是将此实际电路嵌入待测集成电路中，使得待测集成电路能自我检测出错误。而为能提高所测得频率误差的精确度，可将观察该分频后待测信号(TESTCLK)产生变化沿的个数增加，于本例中m＝4，也可增加成m＝5、6、..8等，但在提升所测得频率误差的精确度的同时，也相对增加硬件的复杂程度，而使成本也随之增加。

至于第二种方式，其直接以测试机台来取代该比较检测器22，此方式需事先准备正确的分频后待测信号(TESTCLK)的测试向量(test vector)，而向量值为每个检测时间点上该分频后待测信号(TESTCLK)的理想值。如此一来，仅需将分频器21输出的实际分频后待测信号(TESTCLK)送至测试机台，并将测试向量以参考时钟信号为动作基准而送至测试机台，由测试机台来比较分频器21输出的实际分频后待测信号与理想值间的异同，进而达成频率验证的目的。

因此，本发明除了可测出时钟信号源是否正常动作之外，更可有效验证时钟信号源的频率准确度是否合乎需求，进而改善常用手段的缺失，进而达成发展本发明的主要目的。

Claims

1.一种时钟信号频率验证方法，应用于一时钟信号源的验证过程中，其特征在于，该方法包括下列步骤：

将该时钟信号源所输出的一待测时钟信号输入至一分频器，该待测时钟信号具有一第一周期T1；

对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，该分频后待测信号具有一第二周期T2，而T2/n＝T1，n为分频器的分频倍数；

对应该重置信号的激活，每隔一预定时间Ts检测该分频后待测信号的信号电位；以及

当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差Te，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。

2.如权利要求1所述的时钟信号频率验证方法，其特征在于，还包括下列步骤：

当持续检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位，而该时钟信号源都被判断为正常工作时，该待测时钟信号的周期误差Te＝(q+(1/2))*Ts/(m*n/2)，其中m为正整数。

3.如权利要求2所述的时钟信号频率验证方法，其特征在于，该预定时间Ts的大小由一参考时钟信号的上升沿所决定，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

4.如权利要求1所述的时钟信号频率验证方法，其特征在于，当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号非都处于该第一电位，或于第p+1个时间点上所检测到的该分频后待测信号的信号电位非处于该第二电位时，则判断该时钟信号源为非正常工作。

5.一种时钟信号频率验证装置，应用于验证一时钟信号源的准确度，其配合一参考时钟信号与重置信号产生源进行动作，参考时钟信号与重置信号产生源产生一参考时钟信号以及一重置信号，且该参考时钟信号具有一预定周期Ts；其特征在于，该验证装置包括：

一分频器，电连接于该时钟信号源与该参考时钟信号与重置信号产生源，其接收该时钟信号源所输出的一待测时钟信号，并对应该重置信号的激活，而开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，其中该待测时钟信号具有一第一周期T1，该分频后待测信号具有一第二周期T2，而T2/n＝T1，n为分频器的分频倍数；以及

一比较检测器，电连接于该分频器与该参考时钟信号与重置信号产生源，其对应该重置信号的激活与该参考时钟信号的触发，每隔该预定周期Ts便检测该分频后待测信号的信号电位，而当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，输出一工作正常信号并可得出该待测时钟信号的周期误差Te，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。

6.如权利要求5所述的时钟信号频率验证装置，其特征在于，当检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位时，该比较检测器持续输出一工作正常信号时，代表该待测时钟信号的周期误差Te＝(q+(1/2))*Ts/(m*n/2)，其中m为正整数。

7.如权利要求6所述的时钟信号频率验证装置，其特征在于，该检测时间点为该参考时钟信号的上升沿，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差Te＝(q+(1/2))*Ts/(m*n/2)。

8.如权利要求5所述的时钟信号频率验证装置，其特征在于，该分频器、该比较检测器以及该时钟信号源整合于同一芯片上。