CN117063137A - 减轻带隙电压参考电路中由机械应力引起的电压偏移 - Google Patents

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Abstract

一种带隙电压参考电路包括第一晶体管和第二晶体管(Q1和Q2)(例如，3端子BJT或二极管连接的BJT)以及PTAT元件(例如，电阻或电容)。该第一晶体管(Q1)位于第一管芯位置处，并且以第一基极‑发射极电压进行操作。该第二晶体管(Q2)位于第二管芯位置处，并且以第二基极‑发射极电压进行操作。该第一晶体管和该第二晶体管中的每一个可以包括多个并联连接的单独晶体管。该PTAT元件操作性地耦合到该第一晶体管和该第二晶体管，使得该第一基极‑发射极电压与该第二基极‑发射极电压之间的电压差在该PTAT元件两端下降。该第一位置和该第二位置间隔开一定距离(例如，管芯长度的1.5％或更多，或者使得该第一晶体管和该第二晶体管的相应质心彼此间隔开)。这种空间分布有助于减轻由机械应力引起的电压偏移，并且对工艺变化不敏感。

Description

减轻带隙电压参考电路中由机械应力引起的电压偏移
技术领域
本文涉及带隙电压参考电路，更具体地涉及减轻带隙电压参考电路中由机械应力引起的电压偏移。
背景技术
带隙电压参考是输出随温度变化而稳定的固定电压的电路。一般而言，带隙电压参考电路被配置为生成第一内部电压和第二内部电压，该第一内部电压和该第二内部电压相加在一起以提供输出电压。因为第一内部电压源的温度系数为正，而第二内部电压源的温度系数为负，所以输出电压对温度不敏感。因此，通过将第一内部电压和第二内部电压相加，温度依赖性被抵消或以其他方式减轻。虽然存在许多实例，但一个这样的示例电路是使用双极结型晶体管在硅中实施的，并且输出电压为约1.25V，这大致对应于硅的理论带隙(0K时为约1.22eV)。
这样的带隙电压参考电路具有许多应用。一个这样的示例应用是在数模转换器(DAC)的上下文中，该DAC将数字输入字转换为模拟输出电压。模拟输出电压基于数字字和在DAC内部生成的电压参考。类似的应用在模数转换器(ADC)的上下文中，该ADC将模拟输入信号转换为其数字等效物。数字输出字基于模拟输入和内部电压参考。在这些示例应用的任一应用中，内部电压参考可以由带隙电压参考电路提供，这有助于在相对较宽的温度范围内保持DAC或ADC的转换过程的准确性。
不幸的是，关于带隙电压参考电路仍然存在未解决的问题。
发明内容
描述了包括带隙电压参考电路的集成电路，以及包括这些集成电路的电子系统。
在一个示例中，该集成电路包括封装件以及固定在该封装件内的管芯。该管芯包括带隙电压参考电路，该管芯具有部分地限定该管芯的外周界的相对边缘。这些相对边缘由距离D1间隔开。该带隙电压参考电路包括第一晶体管、第二晶体管以及电阻器或电容器。第一晶体管位于该管芯的第一位置处并且以第一基极-发射极电压进行操作。第二晶体管位于该管芯的第二位置处并且以第二基极-发射极电压进行操作。电阻器或电容器操作性地耦合到第一晶体管和第二晶体管，使得第一基极-发射极电压与第二基极-发射极电压之间的电压差在电阻器或电容器两端下降。第二位置与第一位置相隔距离D2。距离D2至少是距离D1的1.5％。
在另一个示例中，集成电路包括封装件以及固定在封装件内的管芯。管芯包括带隙电压参考电路。带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加，并且包括阵列、电阻器以及求和电路。阵列包括第一双极结型晶体管(BJT)和第二BJT，该第一BJT以第一基极-发射极电压进行操作，并且该第二BJT以第二基极-发射极电压进行操作。阵列的质心、第一BJT的质心和第二BJT的质心彼此间隔开。PTAT元件操作性地耦合到第一BJT和第二BJT，使得第一基极-发射极电压与第二基极-发射极电压之间的电压差在PTAT元件两端下降。求和电路被配置为基于(1)第一基极-发射极电压与第二基极-发射极电压之间的电压差以及(2)第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
在另一个示例中，集成电路包括封装件以及固定在封装件内的管芯。管芯包括带隙电压参考电路。管芯具有中心点和应力分布，使得管芯的表面应力随着距该中心点的距离的增加而减小。带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加，并且包括第一双极结型晶体管、第二双极结型晶体管、电阻或电容以及求和电路。第一双极结型晶体管位于该管芯的第一位置处并且以第一基极-发射极电压进行操作，并且第一位置与管芯的中心点相距第一距离并且与第一应力值相关联。第二双极结型晶体管位于管芯的第二位置处并且以第二基极-发射极电压进行操作，并且第二位置与管芯的中心点相距第二距离并且与第二应力值相关联。第二距离不同于第一距离，并且第二应力值不同于第一应力值。电阻或电容操作性地耦合到第一双极结型晶体管和第二双极结型晶体管，使得第一基极-发射极电压与第二基极-发射极电压之间的电压差在电阻或电容两端下降。求和电路被配置为基于(1)第一基极-发射极电压与第二基极-发射极电压之间的电压差以及(2)第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
附图说明
图1a图示了示例带隙电压参考电路，由于下向焊接(solder-down)工艺引起的机械应力，导致该带隙电压参考电路容易随温度变化而发生基极-发射极电压偏移。
图1b图示了由于下向焊接工艺，随着图1a的带隙电压参考电路中的温度变化而发生的基极-发射极电压偏移。
图1c图示了图1a的带隙电压参考电路的晶体管阵列的非分布式性质。
图1d图示了带隙电压参考电路(比如图1a的示例)的非分布式晶体管阵列的俯视图，并且示出了由该阵列的这两个有源器件共享的公共质心。
图2a图示了根据实施例的示例带隙电压参考电路，该带隙电压参考电路配置有空间分布式晶体管阵列，以减轻由于下向焊接工艺引起的机械应力而导致的随温度变化的基极-发射极电压偏移。
图2b图示了根据实施例的模拟或表征曲线，该模拟或表征曲线示出了基极-发射极电压偏移对图2a的带隙电压参考电路中的晶体管阵列的晶体管定位的依赖性。
图2c至图2g各自图示了根据实施例的图2a的带隙电压参考电路的晶体管阵列的分布式性质的示例。
图3a至图3c各自图示了根据实施例的配置有空间分布式晶体管阵列的示例带隙电压参考电路的进一步细节。
图4a至图4c各自图示了根据实施例的具有集成电路的示例电子系统，该集成电路包括配置有空间分布式晶体管阵列的带隙电压参考电路。
图5图示了相对于具有非分布式晶体管阵列的带隙电压参考电路而言，下向焊接引起的电压偏移对各自根据实施例配置的各种示例带隙电压参考电路的空间分布式晶体管阵列的晶体管定位的依赖性的进一步细节。
图6a至图6c各自图示了根据实施例的另一个示例带隙电压参考电路，该带隙电压参考电路配置有空间分布式晶体管阵列，以减轻由于下向焊接工艺引起的机械应力而导致的随温度变化的基极-发射极电压偏移。
图7图示了下向焊接引起的电压偏移对带隙电压参考电路的印刷电路板的厚度的依赖性。
图8图示了当NPN晶体管和PNP晶体管用于带隙电压参考电路的晶体管阵列中时，这两者类似地容易发生下向焊接引起的电压偏移。
图9a至图9c共同图示了由下向焊接工艺引起的集成电路封装件的管芯上的机械应力。
图10a至图10b共同图示了下向焊接引起的管芯上的机械应力是如何与定位相关并且因此在该管芯的区域内变化。
图11a至图11e各自图示了根据实施例的示例电子系统，该电子系统采用了配置有空间分布式晶体管阵列的带隙电压参考电路。
具体实施方式
本文提供了用于减小带隙电压参考电路的应力引起的输出电压偏移的技术。尽管这些技术在机械应力会引起电压偏移的许多情况下可以是有用的，但是它们尤其用于解决集成带隙电压参考电路的电压和温度系数偏移，该偏移是在将集成电路封装件和管芯组件附接到印刷电路板时由下向焊接工艺引起的机械应力而导致的。根据本文的实施例，带隙电压参考电路包括空间分布式晶体管阵列。在一些这样的实施例中，阵列中的晶体管是双极结型晶体管(BJT)，但是也可以使用在温度和机械应力方面展现出线性电压偏移的其他有源结型器件，如根据本文将会理解的。在任何这样的情况下，不是像通常所做的那样将阵列的所有有源结型器件聚集到单个管芯位置，而是有意将阵列的一个或多个有源结型器件与阵列的其他有源结型器件间隔开。以这种方式，阵列在空间上分布到两个不同的管芯位置，并且不同的位置经受由下向焊接工艺引起的不同量的机械应力。例如，对于一些集成电路，下向焊接引起的机械应力在管芯的中间最高，而在接近管芯的边缘附近较低。因此，在这种示例情况下，通过将阵列的一个或多个晶体管接近管芯的边缘放置，并且将阵列的一个或多个剩余晶体管放置在管芯的中间，绝对温度系数偏移被这两个不同应力定位之间的相对温度系数偏移抵消、补偿或以其他方式减小。可以类似地使用其他这样的晶体管阵列分布方案，其中，阵列的第一部分和第二部分以具有温度系数偏移减轻效果的方式彼此间隔开。根据本文，将会理解许多变化。
总体概述
如先前所描述的，带隙电压参考是输出随温度变化而稳定的固定电压的电路。然而，这样的电路也容易发生应力引起的温度系数和输出电压的偏移，该偏移是由包括电路的管芯中的机械应力导致的。一种这样的应力是下向焊接应力，该下向焊接应力是指当包含管芯的集成电路封装件下向焊接到印刷电路板(PCB)上时施加在该管芯上的应力。例如，管芯(例如，硅或(多种)其他半导体材料)、封装模制化合物和PCB中的每一个都可以具有不同的热膨胀系数，从而在用于生成不随温度变化的电压参考的BJT或其他有源结型器件上产生与温度相关的应力。此外，集成电路与铜PCB迹线的刚性附接对该应力产生了边界条件。因此，下向焊接偏移可能导致性能相对于下向焊接前的性能有所下降。这种温度系数偏移的主要因素被认为是基于BJT的阵列的基极-发射极电压(VBE)偏移。解决这个问题的一种技术是在管芯上集成应力计或传感器，以测量关键单元的应力水平，并且基于应力传感器和温度传感器的输出来配置前馈抵消。然而，这种方法需要额外的电路，比如X-Y-Z方向的应力传感器、温度传感器、数字信号处理器(DSP)和存储器。另外，为每个温度和应力传感器输出找出最佳系数的表征工作并不是一项简单的任务。
因此，本文提供了技术来减轻或以其他方式减小带隙电压参考电路的温度系数的下向焊接引起的偏移，而不需要比如应变传感器和温度传感器等额外电路系统。采用这些技术的电路架构允许通过相对温度系数偏移来抵消或减小绝对温度系数偏移，其中，该绝对温度系数偏移和该相对温度系数偏移是由下向焊接工艺引起的管芯表面上的机械应力而导致的。不需要额外的电路，因为根据一些这样的实施例，阵列本身的双极结型晶体管(或其他类似器件)被有效地用于感测和减轻下向焊接应力。具体地，并且根据实施例，通过选择性地将阵列的双极结型晶体管定位在彼此间隔开并经受不同量的机械应力的第一管芯位置和第二管芯位置，绝对VBE偏移可以被相对VBE偏移抵消或以其他方式减小。以这种方式，阵列被认为是分布式的，这与利用具有公共质心的非分布式阵列的标准带隙电压参考电路不同。应当理解，根据一些实施例，这些技术允许更小的实施方式和更低的成本，并且可以通过任何数量的标准或专有工艺技术来实现，并且对工艺变化不敏感。
阵列的分布式性质可以通过多种方式来表征。在一个示例表征中，这两个不同应力的阵列部分之间的间隔可以在绝对意义上被认为是这两个位置之间的距离，比如在以下示例情况下：每个位置具有离散的周界，该位置的单独晶体管位于该周界内，并且该间隔是从一个周界边缘到另一个周界边缘的距离(或者距每个周界的几何中心或与每个周界相关联的一些其他一致的测量点的距离)。在另一示例表征中，这两个不同应力的阵列部分之间的间隔在相对意义上可以被认为是每个位置距管芯的公共参考点的距离，比如在以下示例情况下：公共参考点是管芯的中心点并且一个位置比另一个位置更靠近管芯中心点。应注意，这两个示例表征都不知道阵列中的哪些单独晶体管位于哪个位置，而是关注这两个位置的绝对或相对间隔。在另一个示例表征中，这两个不同应力的阵列部分之间的间隔可以被认为是由整个阵列形成的有源器件的质心之间的距离，比如在以下示例情况下：阵列包括第一晶体管器件和第二晶体管器件，并且第一晶体管器件的质心与第二晶体管器件的质心间隔开。应注意，在标准带隙电压参考电路中，这些质心连同整个阵列的质心位于同一位置。在这些示例表征的任一个中，还应注意，有源晶体管器件中的一个或两个可以包括并联连接的多个单独晶体管，并且给定并联组合中的一些单独晶体管可以位于第一位置处，而该给定并联组合中的其他单独晶体管可以位于第二位置处。还应注意，考虑到管芯的下向焊接后的应力分布，这两个位置(以及因此这两个阵列部分)中的每一个经受不同的应力。
尽管阵列晶体管的不同应力位置可以根据包含带隙电压参考电路的集成电路封装件的配置而变化，但是在一些示例中，阵列的第一部分位于管芯的中间区域，而阵列的第二部分位于管芯的边缘附近。在这种情况下，间隔开的阵列部分之间的距离相对较大，特别是与标准带隙电压参考电路相比，在这些标准带隙电压参考电路中，阵列的所有单独晶体管尽可能靠近地聚集在同一位置并且具有公共质心，其间几乎没有相对空间，并且不考虑管芯应力分布。例如，在一些实施例中，不同应力的阵列部分之间的距离在从管芯的一个边缘到管芯的另一相对边缘的总距离的大约1.5％至65％的范围内。在另外的其他实施例中，不同应力的阵列部分之间的距离可以相对较小，但是仍然远大于标准带隙电压参考电路阵列的最小间隔。例如，在一些这样的实施例中，相应阵列部分之间的距离等于或大于阵列的单独单元的横向宽度，或者甚至小于该宽度。取决于阵列中使用的器件类型(例如，BJT或二极管连接的BJT)和用于形成该器件的工艺技术，该横向宽度可能会有很大差异，但是在一些示例中在50至150微米(μm)的范围内。在任何这种情况下，这种将阵列部分有意间隔到不同应力的管芯位置，无论是相对较大还是相对较小的间隔，都将导致在该阵列中形成的有源器件的质心彼此间隔开。相比之下，标准带隙电压参考电路的阵列具有由整个阵列本身以及在该阵列中形成的有源器件共享的公共质心。
带隙参考最简单的形式之一是两个双极结型晶体管(BJT)，它们的发射极面积的大小不同。每个晶体管都具有由其电流密度设定的不同的基极-发射极电压(VBE)。第一晶体管的VBE与第二晶体管的VBE之间的相对差(ΔVBE)具有正温度系数，而第一晶体管和第二晶体管中的每个晶体管的VBE具有负温度系数。因此，由于第一晶体管与第二晶体管之间的相对VBE差(ΔVBE)随着给定的温度变化沿正方向偏移，而第一(或第二)晶体管的VBE随着该温度变化而沿负方向偏移，从而有效地抵消或以其他方式减小了输出电压中基于温度的偏移。换句话说，带隙电压参考是在特定的与绝对温度成比例(PTAT)的电压(VBE的相对差)和与绝对温度互补(CTAT)的电压相加时产生的，从而产生大约为硅(假设采用基于硅的工艺技术)的带隙能量的电压(约1.2V)。应注意，如将理解的，用其他半导体材料制成的器件将提供不同的带隙能量，因此输出电压参考取决于所使用的半导体材料以及电路配置。
为此，虽然本文所提供的技术特别适合于基于基于硅的BJT的带隙电压参考电路，但是它们可以与任何电压参考电路一起使用，其中，在不同电流密度下操作的两个p-n结型器件(例如，3端子BJT、二极管连接的BJT或类似器件)之间的电压差可以用于在与绝对温度成比例(PTAT)元件(例如，电阻器或电容器)两端生成PTAT电压，并且该PTAT电压可以与这些器件之一(或又一个器件，如在Widlar拓扑结构中的情况，如图6b的示例中所示)两端的与绝对温度互补(CTAT)电压相加，从而产生大约为用于制造这些器件的半导体材料的带隙能量的输出电压。这种电路可以更简单地用以下等式来表达或以其他方式表示：Vref＝VBE1+λ(VBE1-VBE2)，其中，λ是比例因子(由带隙电压参考电路的偏置电阻器设置)，VBE2是这两个器件中的较大器件的基极-发射极电压，VBE1是另一个器件的基极-发射极电压，并且Vref是由带隙电压参考电路生成的参考输出电压。如将依次描述的，应注意，可以通过并联连接多个单独晶体管，或者通过相对于另一个晶体管增大单个单独晶体管的发射极面积来产生更大的晶体管。还应注意，PTAT元件(可以测量或以其他方式访问其两端的PTAT电压)可以根据所使用的带隙电压参考拓扑结构而变化。例如，在一些情况下(例如，比如在Brokaw和Widlar拓扑结构中)，PTAT元件可以是电阻性的(一个或多个电阻器)，或者在另外的其他情况下(例如，比如在开关电容器拓扑结构中)，可以是电容性的(一个或多个电容器)。
电路架构
在描述根据实施例配置的示例拓扑结构之前，首先说明这种拓扑结构解决的问题可能是有帮助的。为此，图1a图示了示例带隙电压参考电路，由于下向焊接工艺引起的机械应力，导致该带隙电压参考电路容易随温度变化而发生基极-发射极电压偏移(VBE-shift(T))。在该示例中可以看出，晶体管阵列是非分布式的，即，构成Q1和Q2的所有晶体管都密集地定位于一个管芯位置，如图1c所示。在该示例情况下，Q1是阵列中的单个单独晶体管，并且Q2是阵列中的并联连接的八个单独晶体管。应注意，Q1、Q2和整个阵列都具有公共质心(大致用加粗的圆形表示)。图1d图示了具有公共质心的另一个示例阵列，其中，该阵列包括单个单独晶体管Q1和并联连接的两个单独晶体管Q2(公共质心示出在虚线的交点处)。在图1a中可以进一步看出，晶体管Q1是包括并联连接的M个单独晶体管的NPN BJT，而晶体管Q2是包括并联连接的N个单独晶体管的NPN BJT，其中，M和N中的每一个都是整数(1、2、3、…)。该电路进一步包括偏置电阻器R1、R2和Rptat，这些偏置电阻器有效地定义了电压参考电路的比例因子。该电路进一步包括运算放大器，该运算放大器操作性地与晶体管Q1和Q2以及电阻器R1、R2和Rptat耦合，以通过ΔVRE带来的正温度系数与VRE带来的负温度系数之间的抵消来实现对温度不敏感的输出电压Vref，如下文等式1-3所表达的。应注意，k是玻尔兹曼常数，T是构成非分布式晶体管阵列的器件的绝对温度，并且q是电子的电荷幅值(基本电荷)。变化将是显而易见的，比如
Rtot＝R2 (等式3)
在接地与Q1和Q2的发射极之间存在电阻器Rb的情况下，其中，在任何这样的情况下，如图1b中进一步所示，由于下向焊接工艺，晶体管阵列的基极-发射极电压仍然会发生偏移。因此，带隙电压参考电路的下向焊接后性能与下向焊接前性能相比有所下降。一个示例下向焊接后性能测试表明，这种带隙电压参考电路的温度系数偏移为11-12ppm/C。应注意，偏移量可能取决于各种因素，包括例如PCB厚度、封装材料、用于形成管芯的工艺技术以及下向焊接工艺本身。
相比之下，本文所提供的带隙电压参考电路技术不仅减轻了温度相关的基极-发射极电压漂移，还进一步减轻了由下向焊接工艺引起的管芯上的机械应力引起的基极-发射极电压偏移。另外，这些技术对工艺变化不敏感，并且因此它们可以在任何数量的半导体工艺技术和材料中实施。例如，电路系统可以用硅、锗、硅锗和比如砷化镓等III-V族材料来实施，仅举几个示例。还应注意，本文所提供的技术可以与任何数量的拓扑结构一起使用，这些拓扑结构包括标准带隙电压参考电路系统，比如Brokaw拓扑结构、Widlar拓扑结构和开关电容器拓扑结构，以及专有拓扑结构。在更一般的意义上，这些技术可以用于具有用有源结型器件实施的阵列的任何带隙电压参考电路，其中，ΔVBE PTAT(与绝对温度成比例)项等于其中，N是构成较大器件的单独器件的数量，并且M是构成另一个器件的单独器件的数量。为了便于描述，假设有源结型器件是晶体管(例如，3端子BJT、二极管连接的BJT、或在温度和机械应力方面展现出与BJT类似的线性电压偏移的其他有源结型器件)。应注意，N/M的比率也可以表达为单个单独晶体管Q2和Q1的发射极面积的比率，其中，Q2的发射极大于Q1的发射极(而不是Q2包括比Q1更多的并联连接的单独晶体管)。因此，并联连接的多个单独晶体管或者发射极大小合适的单个晶体管都可以用于晶体管阵列的Q1和Q2。然而，应注意，考虑到与改变发射极大小相比，在并联组合中添加/移除单独晶体管相对容易，因此使用并联连接的晶体管对于如本文中以不同方式提供的位置相关性应力调整特别有效。
更详细地，图2a图示了类似于图1a所示的示例带隙电压参考电路。然而，根据实施例，该带隙电压参考电路配置有空间分布式晶体管阵列，以减轻由于下向焊接工艺引起的机械应力而导致的随温度变化的基极-发射极电压偏移。可以看出，晶体管阵列包括晶体管Q1和Q2，这些晶体管可以是NPN晶体管或PNP晶体管(如图8所示，这两种类型对由下向焊接工艺引起的机械应力的反应类似)。如先前所描述，Q1和Q2中的每一个都可以包括单个单独晶体管，或者并联连接的多个单独晶体管，比如Q1(M)和Q2(N)的示例情况，其中，M＝2，并且N＝16；然而，应注意，如果M或N等于1，则只有单个单独晶体管(没有并联连接的晶体管)。在该特定示例情况下，Q1和Q2是用二极管连接的NPN BJT实施的。如将理解的，二极管连接的BJT是其集电极连接到其基极的BJT。电压源符号在集电极与基极之间示出，仅用于表示VBE，在该示例中以接地为参考。
在任何这样的情况下，带隙电压参考电路通过ΔVBE带来的正温度系数与VBE带来的负温度系数之间的抵消来实现对温度不敏感的输出电压Vref，如先前参考等式1-3所描述的。简言之，在电流相同或较低的情况下，具有更大数量的并联连接的单独晶体管(或以其他方式，发射极面积越大)的晶体管生成的基极-发射极电压相对于另一个晶体管较小，并且因此生成这两个基极-发射极电压之间的差。这两个基极-发射极电压之间的差表示为ΔVBE，并且具有正温度系数(ΔVBE随温度增大)。相比之下，每个晶体管Q1和Q2的基极-发射极电压VBE具有负温度系数(VBE随温度减小)。电路输出Vref等于基极-发射极电压VBE之一与基极-发射极电压差ΔVBE的N/M倍之和。通过选择适合于给定应用的单个部件，这两个相反的温度系数将相互抵消或以其他方式补偿，并且电路输出的Vref对温度不敏感。
此外，图2a的电路还使得输出电压Vref对由于下向焊接工艺引起的机械应变而导致的温度系数偏移更不敏感。这种不敏感性是通过有意地将构成分布式阵列的晶体管定位在彼此间隔开的两个不同管芯位置来实现的，这两个位置在整个管芯应力分布中的不同点处。应注意，与构成非分布式阵列的单独晶体管之间的可忽略的或以其他方式相对非常小的间隔相比，分布式阵列的这种有意间隔相对较大。具体地，非分布式阵列的晶体管直接形成在管芯上和/或管芯中，并且以工艺特定的间距或临界尺寸间隔开，并且因此间隔尽可能紧密。此外，标准做法是布置单个阵列，使得Q1和Q2具有公共质心，如图1c至图1d所示。相比之下，根据实施例的分布式阵列的间隔使得阵列的两个不同应力的位置之间的距离相对较大，使得Q1的质心与Q2的质心间隔开，如图2c至图2g的每个示例所示。
图2b图示了根据实施例的模拟或表征曲线，该模拟或表征曲线示出了基极-发射极电压偏移对图2a的带隙电压参考电路中的晶体管阵列的定位的依赖性。可以看出，相对于第一管芯定位处的晶体管Q1的基极-发射极电压偏移(VBE1-shift(T))不同于相对于第二管芯定位处的晶体管Q2的基极-发射极电压偏移(VBE2-shift(T))。例如，图2b的曲线可以根据安装在给定PCB上的给定集成电路封装件和管芯组件的应力模拟(例如，基于制造前建模)或表征(例如，基于制造后测试)、或者这种模拟和表征的组合(例如，其中，模拟的数据通过实际数据完善)来获得。在任何情况下，该曲线示出了这两个阵列距管芯的中心线的不同距离如何导致基极-发射极电压偏移。
基极-发射极电压偏移的这种定位依赖性可以以有益的方式使用。例如，在一些示例中，通过将Q1的所有M个晶体管连同Q2的N个晶体管中的一些晶体管接近管芯的边缘的第一位置(例如，管芯的边缘的50μm至250μm内)放置，并且将Q2的N个晶体管中的剩余晶体管放置在管芯的中间区域的第二位置处(例如，在管芯中心点的250μm内)，绝对基极-发射极电压偏移可以通过第一位置与第二位置之间的相对基极-发射极电压偏移来抵消或以其他方式减小，以保持电压参考的偏移(ΔVref)可忽略或以其他方式保持在期望的容差内。这种抵消效应可以表示为等式4和5所示，其中，VBE1-shift(T)表示绝对基极-发射极电压偏移，并且VBE1-shift(T)-VBE2-shift(T)表示相对基极-发射极电压偏移。
Rtot＝R2 (等式5)
应注意，根据一些实施例，可以基于图2b的曲线和等式4来选择阵列的第一位置和第二位置。例如，在一种示例情况下，假设ΔVret是0伏(+/-可接受的容差)并且阵列的第一位置是已知的。例如，第一位置可以是在阵列的任何分布之前该阵列的原始位置。因此，该第一位置距管芯中心线的距离可以用于识别与该距离相对应的VBE1-shift值(如图2b曲线所指示)。有了ΔVref和VBE1-shift的值，就可以求解等式4中的VBE2-shift值。然后，可以通过找到与所得VBE2-shift值相对应的图2b的曲线的中心线点间距离来确定第二位置。这种过程可以用于为比如图2d至图2g所示的示例配置确定阵列的第一位置和第二位置。在一些情况下，比如对于图2c的示例配置，可以通过在第一位置与第二位置之间拆分构成Q1或Q2的单独晶体管来进行调整，以关于第一位置和第二位置提供更大程度的灵活性，如将参考图3c描述的。
变化将是显而易见的，比如先前所提到的在接地与Q1和Q2的发射极之间存在电阻器Rb的示例情况，其中，此外，应注意，将ΔVBE的缩放版本与VBE相加以生成温度稳定的Vref的求和电路可以用被配置为将Vref的总和确定为VBE+ΔVBE(R2+R1)/R2)的任何数量的求和电路来实施，无论该求和电路是配置有负反馈的运算放大器(比如图2a、图3a至图3c、图6a和图6c的示例)，还是晶体管(比如图6b中用Q3示出的)，或者是被配置为对相反的温度系数值ΔVBEPTAT和VBE CTAT求和的任何其他电路，如根据本文将会理解的。
因此，基极-发射极电压偏移取决于构成阵列的单独晶体管上的机械应力的量，并且该机械应力与管芯表面上的定位有关。为此，基极-发射极电压偏移可以通过如图2b所示的管芯的应力模拟或表征来预测。具体地，通过选择性地定位阵列的单独晶体管以实现抵消效应，Q1的绝对偏移(等式4的第一项)可以被Q1与Q2之间的相对偏移(等式4的第二项)抵消或补偿。例如，考虑管芯的应力分布是对称的示例情况，管芯中心处的应力最大，并且随着距中心的径向距离的增加而减小。在这样的情况下，每个阵列距管芯中心线的不同距离提供了不同的应力。在图2b和图10a中，这种布置更一般地被称为这两个阵列的中心线点间距离的差。在任何这样的情况下，这种选择性定位需要在第一位置处提供一个或多个晶体管的第一阵列，并且在第二位置处提供一个或多个晶体管的第二阵列，如现在将参考图2c至图2g进一步描述的。
在图2c的示例情况中可以看出，矩形管芯包括分布式阵列。该阵列是分布式的，因为它包括两个不同的间隔开的部分，表示为阵列1和阵列2。可以进一步看出，阵列1和2用于形成晶体管Q1和Q2。具体地，晶体管Q1由阵列2的单个单独晶体管形成，并且晶体管Q2由阵列1的两个单独晶体管和阵列2的六个单独晶体管的并联连接形成。阵列1和2可以是例如两个不同且独立形成的阵列，或者一个大阵列的子阵列。替代性地，这些阵列部分可以只是在所示的相应位置形成的单独晶体管。出于本文的目的，假设这些阵列是两个不同且独立形成的阵列。例如，阵列1可以是具有中间虚拟单元的3×1阵列，并且阵列2可以是在中间行中单个Q1晶体管的两侧具有两个虚拟单元的3×3阵列。如将理解的，虚拟单元(或虚拟器件)是阵列中的单独晶体管，其没有连接到有源电路中，也没有以其他方式成为有源电路的一部分。在任何情况下，应注意，Q1、Q2和整个阵列的相应质心彼此间隔开，其中，Q1的质心用加粗的正方形示出，Q2的质心用加粗的圆形示出，并且整个阵列的质心用加粗的三角形示出。可以看出，Q1的质心与Q2的质心间隔约管芯长度的16.5％(如从加粗的圆形的中心到加粗的正方形的中心测量的)，并且整个阵列的质心在这两个质心之间。在一些这样的实施例中，每个质心都位于穿过管芯中心点的假想水平线上，并且其中，管芯沿着中心点附近的假想线的表面应力大于管芯沿着边缘附近的假想线的表面应力。因此，施加在阵列1的单独晶体管上的表面应力大于施加在阵列2的单独晶体管上的表面应力。其他实施例可以具有不同的应力分布。
图2d的示例情况类似于图2c所示的示例情况，区别在于，阵列1更靠近阵列2，并且阵列2包括单个单独晶体管Q1。先前关于图2c的相关描述同样适用于此。可以看出，Q1的质心与Q2的质心间隔约管芯长度的13％(如从加粗的圆形的中心到加粗的正方形的中心测量的)，并且整个阵列的质心在这两个质心之间，但偏向于Q2的质心。在一些这样的实施例中，每个质心都位于穿过管芯中心点的假想水平线上，并且其中，管芯沿着中心点附近的假想线的表面应力大于管芯沿着边缘附近的假想线的表面应力。因此，施加在阵列1的单独晶体管上的表面应力大于施加在阵列2的单独晶体管上的表面应力。
图2e至图2f各自图示了分布式阵列包括两个子阵列的示例情况，这两个子阵列是整个较大阵列的一部分。
在图2e的分布式晶体管阵列中，这两个子阵列是分布式的，因为它们被虚拟单元阵列彼此间隔开。更详细地，晶体管Q1由子阵列2的单个单独晶体管形成，该子阵列可以是单个单独晶体管或3×1阵列(包括两个虚拟单元)或5×1阵列(包括四个虚拟单元)，并且晶体管Q2由子阵列1的八个单独晶体管的并联连接形成，该子阵列可以是3×3阵列(大致用虚线边框表示并且包括一个虚拟单元)或5×3阵列(包括七个虚拟单元)。如可以进一步描述的，子阵列1与子阵列2通过中间的虚拟单元列间隔开，该虚拟单元列可以被认为是例如5×1虚拟单元阵列。因此，子阵列1和子阵列2的相对边缘之间的距离约是虚拟单元器件的横向宽度(例如，在一些实施例中，50μm至100μm)。还应注意，类似于图2c至图2d中所示的示例，Q1、Q2和整个阵列的相应质心彼此间隔开，并且该描述同样适用于此。在任何情况下，可以基于这两个位置之间的应力差量来选择这两个子阵列的位置。在一些这样的实施例中，如先前所描述，可以使用图2b的对应曲线和等式4来引导选择过程。可以看出，Q1的质心与Q2的质心间隔约管芯长度的15％(如从加粗的圆形的中心到加粗的正方形的中心测量的)，并且整个阵列的质心在这两个质心之间。在一些这样的示例中，每个质心都位于穿过管芯中心点的假想水平线上，并且其中，管芯沿着中心点附近的假想线的表面应力大于管芯沿着边缘附近的假想线的表面应力。因此，施加在子阵列1的单独晶体管上的表面应力大于施加在子阵列2的(多个)单独晶体管上的表面应力。
在图2f的管芯的分布式晶体管阵列中，这两个子阵列彼此邻接，使得在它们之间没有虚拟单元。然而，应注意，根据本文的实施例，整个阵列是分布式的，因为其相应子阵列的质心彼此间隔开。更详细地，晶体管Q1由子阵列2的单个单独晶体管形成，并且晶体管Q2由子阵列1的八个单独晶体管的并联连接形成。可以看出，Q1的质心与Q2的质心间隔约管芯长度的5.1％(如从加粗的圆形的中心到加粗的正方形的中心测量的)，并且整个阵列的质心在这两个质心之间。
图2g图示了一种示例情况，其中，分布式阵列包括两个不同且间隔开的部分，被表示为阵列1和阵列2，其中每个阵列包括单个单独晶体管。在M和N都等于1的这种情况下，如将理解的，电流密度可以由R2/R1的比率来设定。可以看出，Q1的质心与Q2的质心间隔约管芯长度的20％(如从加粗的圆形的中心到加粗的正方形的中心测量的)，并且整个阵列的质心在这两个质心之间。与其他示例一样，考虑到管芯的整体应力分布，可以基于这两个位置之间的应力差量来选择这两个阵列的位置，无论该应力分布是对称的(例如，管芯的中心处的应力最大，并且随着距中心的径向距离的增加而减小)还是不对称的(例如，偏离管芯中心的位置处的应力最大，并且不一定随着距该位置的径向距离的增加而减小)。在一些这样的实施例中，每个质心都位于穿过管芯中心点的假想水平线上，并且，管芯沿着中心点附近的假想线的表面应力大于管芯沿着边缘附近的假想线的表面应力。因此，施加在阵列1的单独晶体管上的表面应力大于施加在阵列2的单独晶体管上的表面应力。
还应注意，在任何这样的实施例中，假设应力分布相对对称，比如管芯的中心区域处的应力最大并且随着距中心的径向距离的增加而减小的情况，质心之间的间隔可以变化，比如以下一些情况：Q1的质心与Q2的质心间隔开约管芯长度的1.5％、或管芯长度的2％、或管芯长度的3％或管芯长度的4％等，最高达约管芯长度的50％。在一些示例情况下，Q1和Q2的质心之间的距离在5μm至500μm的范围内(或者更大，比如这样的示例情况：一个质心接近相对较大的管芯的中心点，并且另一个质心接近该管芯的边缘，以使Q1与Q2的质心之间的距离超过1000μm，或者约高达管芯的横向宽度的约一半)。整个阵列的质心通常在这两个质心之间，并且偏向于与较大质量相关联的质心(例如，具有并联连接的最多单独晶体管的器件，或者最大的发射极)。
如将理解的，如本文所使用的术语“质心”是关于电特性的，并且类似于质量质心，并且是模拟布局实践中的常用术语。对于比如图1c至图1d所示的公共质心布局，一般的想法是对影响晶体管的电性质的线性处理梯度进行平均。实际上，公共质心布局将每个晶体管的质心(质量中心)定位在相同的位置处。相比之下，如本文所提供的分布式阵列具有彼此间隔开的非公共质心。如上所述，质心之间的间隔可以因实施例而不同，但是在一些实施例中相对较小，比如在50μm到100μm的范围内。应注意，在一些实施例中，质心之间的间隔可以与单个阵列单元的横向宽度大致相同(图2e)，或者甚至小于该宽度(图2f)。
如将进一步理解的，标准带隙电压参考电路之所以利用公共质心阵列，是因为长期以来认为具有公共质心的阵列对于初始匹配和生产可变性是必要的。为此，使用如本文中以不同方式提供的配置有非公共质心阵列的带隙电压参考电路会产生令人惊讶的结果。本文的实施例对初始匹配和生产可变性不太敏感，因为阵列的间隔和配置可以调整，如本文所描述。还应注意，只有当VBE的绝对应力偏移与封装变量(下向焊接应力对VBE的影响)一起考虑时，才可以利用(阵列的)质心偏移和(管芯的)一致的梯度应力分布，如本文所描述。
应注意，如本文中以不同方式描述的，Q1的质心与Q2的质心间隔开的阵列可通过检查来检测。例如，根据一些实施例，Q1和Q2可以追溯到各自独立的基极和发射极连接，以在阵列内把它们区分开。质心之间的间隔与应力梯度效应有关。知道了这些连接，非公共质心布局就显而易见了。空间越大，效果越好。
图3a至图3c各自图示了根据实施例的配置有空间分布式晶体管阵列的示例带隙电压参考电路的进一步细节。在每个示例配置中可以看出，构成阵列的晶体管被分布成使得一些晶体管位于管芯的位置A处，而其余的晶体管位于管芯的位置B处。在图3a的示例实施例中，Q1的M个晶体管都位于位置A处，而Q2的N个晶体管则拆分在位置A与B之间。在该示例情况下，应注意：M、N和X是整数；M是1或更高；N是2或更高；并且X是N-1或更低。一些示例配置具有以下整数值中的任一个：M＝1至8；N＝8至24；并且X＝1至23。应注意，这些示例范围并不限制本文；相反，如将理解的，M、N和X的值可以因实施例而不同，包括M和/或N更高的实施例，或者M和N都是1且X是0的实施例(比如图2g所示)。参考图5描述了进一步的示例。
在图3b的示例实施例中，Q1的M个晶体管拆分在位置A与B之间，而Q2的N个晶体管都位于位置B处。在该示例情况下，应注意：M、N和X是整数；M是2或更高；N是1或更高；并且X是M-1或更低。一些示例配置具有以下整数值中的任一个：M＝8至24；N＝1至8；并且X＝1至23。再次应注意，这些示例范围并不限制本文。还应注意，如先前所描述，图3a至图3c的配置中的这两个不同应力的位置都可以位于穿过管芯的中心点的假想直线上，但是它们不必如此布置，如将参考图4c和图10b进一步描述的。
如先前参考图2c至图2g所描述，根据一些实施例，可以基于图2b的对应曲线和等式4来选择阵列的第一位置和第二位置。在一些情况下，比如对于图2c的示例配置，可以通过在第一位置与第二位置之间拆分构成Q1或Q2的单独晶体管来进行调整。例如，在根据图2b的曲线和等式4确定的位置中的一个或两个位置是粗略估计或不可用的情况下(例如，因为其他电路占用了那些位置)，这种配置可能是有帮助的。为此，图3c示出了图3a所示的实施例的具体实施方式，其允许在位置B处选择性地添加单独晶体管，以基于表征(所制造的电路的实际性能数据)进行调整。
更详细地，根据实施例，根据器件的应力模拟和/或过去表征获得图2b的对应曲线。如将理解的，通过对给定组件的实际行为建模，在模拟工具上执行应力模拟以确定估计的图2b的曲线。这种模拟可以在制造器件之前执行，以建立实际器件中期望值的基线。另一方面，表征是基于实际器件的测量结果进行的，并且因此是在给定器件成为制造后的器件之后执行的。在该后一种表征情况下，至少可以在初始管芯设计中提供调整元件，以允许在制造后对管芯性能进行调整。示例调整元件包括例如：开关(例如，以电子方式将一个或多个单独晶体管切换到阵列电路中或从阵列电路中切换出来)；引线键合(例如，其中多个单独晶体管最初都经由引线键合连接到电路中，并且那些不需要的晶体管的引线键合被断开以将这些晶体管从功能阵列电路中移除)；以及可断开的链路(例如，其中多个单独晶体管最初都经由链路连接到电路中，并且用于那些不需要的晶体管的链路被烧蚀、熔断或以其他方式断开，以将这些晶体管从功能阵列电路中移除)，仅举几个示例。
在任何情况下，都可以利用图2b的曲线和方程4来识别这两个阵列位置A和B以抵消应力差量。假设位置A是要分布的阵列的当前位置。如图3a和图3c所示，通过在位置A与B之间拆分多个Q2晶体管，可以通过插值来调整或微调VBE2-shift。出于模拟的目的，可以例如通过用电压源表示位置A和B处的每个单独晶体管来确定X的值(从位置A移动到B的Q2晶体管的数量)。然后，可以将一个位置的一个或多个电压源移动到另一个位置，并且可以重新运行模拟，直到实现期望应力差量抵消水平。
出于表征的目的，可以使用调整元件来确定X的值，如图3c的示例所示。可以看出，根据实施例，图3c的示例带隙电压参考电路类似于图3a的电路，区别在于它包括调整元件(在这种情况下是开关)，这些调整元件可以切换Q2晶体管的位置B处的不同部分，以达到X的期望值。更详细地：开关S1用于接通(或断开)Q2晶体管的位置B部分的四个单独晶体管的并联组合；开关S2用于接通(或断开)Q2晶体管的位置B部分的两个单独晶体管的并联组合；并且开关S3用于接通(或断开)Q2晶体管的位置B部分的单个单独晶体管。可以控制开关S1、S2和S3中的每一个，以将其(多个)相应晶体管的基极连接到：(1)接地，以有效地将(多个)晶体管从功能电路中移除，或者(2)该(多个)晶体管的集电极，以将(多个)晶体管置于功能电路中。在当前配置中，开关S1连接了Q2的位置B部分的四个单独晶体管的并联组合，并且开关S2和S3开关都被切换到接地，以将这些开关相应的晶体管从功能电路中移除。然后可以测试该电路，以查看是否实现了期望的应力差量抵消水平。如果没有实现，则开关S1、S2和S3可以被控制到下一个排列，并且可以再次测试该电路以查看是否实现了期望的应力差量抵消水平，以此类推，直到实现了期望的应力差量抵消水平或者用尽了所有的开关组合(在这种情况下，可以在设计中实施一组不同的可开关晶体管部分，因此可以重复该过程)。应注意，一旦找到提供期望的应力差量抵消水平的配置，就可以根据需要在没有开关的情况下实施该配置。其他实施例可以使用引线键合或可烧蚀链路来添加或移除Q2晶体管的各个位置B部分，由此允许一些制造后调整。将理解许多可调整的实施例。
在操作中，关于图3a至图3c的示例拓扑结构，晶体管Q1和Q2可以在不同的电流密度下操作，以在电阻器Rptat(或某个其他PTAT元件，比如图6c中的电容器C1)中生成与绝对温度成比例(PTAT)的电流，并且PTAT元件两端的所得PTAT电压可以和Q1的与绝对温度互补(CTAT)的电压VBE相加，由此产生大约为用于制造晶体管的半导体材料的大致带隙能量的温度不敏感的输出电压Vref。应注意，求和电路将缩放的PTAT电压和CTAT电压相加，在该示例中，求和电路是配置有负反馈的运算放大器。可以选择电阻器R1和R2来设置通过Q1和Q2的期望电流。
图4a至图4c各自图示了根据实施例的具有集成电路的示例电子系统，该集成电路包括配置有空间分布式晶体管阵列的带隙电压参考电路。可以看出，每个示例系统包括具有半导体管芯的集成电路，该半导体管芯被包含在焊接到印刷电路板(PCB)的封装件内。因此，管芯的应力分布可以使用标准管芯应力建模技术来确定，并且可通过选择阵列位置来利用该分布，如本文中以不同方式描述的。该系统可以是适合于给定应用的任何电子系统，并且PCB和集成电路的具体细节将主要由该应用来定义。图11a至图11e示出了这样的应用的一些示例。在任何这样的情况下，都假设应用需要带隙电压参考。如将理解的，本文不限于任何这样的特定示例应用。
PCB可以是任何标准或专有印刷电路板，比如包括铜焊盘和线路的印刷电路板，这些铜焊盘和线路在电介质芯上形成电路的一部分。集成电路和其他离散部件(例如，电容器、电感器、电阻器、显示器、RF元件部分、处理器、控制器、数字逻辑器件)可以填入PCB上以完成电路。在一些示例情况下，PCB可以包括层压结构内的多个导电图案化层，其中金属化过孔将一个层的特征连接到另一个层的特征。在更一般的意义上，PCB可以是适合于经由下向焊接工艺与集成电路封装件耦合的任何板。如将理解的，根据应用，PCB的大小和具体配置将因实施例而不同。
集成电路封装件可以是任何标准或专有封装件。在某些情况下，封装件是QFN(四方扁平无引脚)封装件，在其底部表面上包括焊盘，在下向焊接工艺期间，这些焊盘可以与PCB上的对应焊盘键合。在其他情况下，封装件是双列直插式或小外形封装件或引脚栅格阵列型封装件，其包括可以在下向焊接工艺期间键合到PCB上的对应焊盘或孔的引线。在任何这种情况下，管芯被键合或以其他方式固定在封装件内并且电连接到封装件内的输入/输出焊盘或引线，这些输入/输出焊盘或引线进而连接到与PCB耦合的封装件的外部焊盘或引线。封装件内的额外空间可以用模制化合物填充，以例如提高集成电路的结构鲁棒性。
如先前所述，管芯可以用任何数量的标准或专有半导体材料和工艺技术来实施，并且其上可以有任何数量的电路，但是通常包括配置有如本文中以不同方式描述的空间分布式晶体管阵列的带隙电压参考电路。在一些实施例中，管芯是被配置为执行一组特定功能(例如，信号处理)的片上系统，但是在其他实施例中，可以专用于一个特定功能(比如数模转换、上电复位、低压差线性稳压器或功率转换)。在任何这种情况下，由管芯提供的(多个)功能都会利用内部温度稳定的电压参考，该电压参考由配置有分布式阵列的带隙电压参考电路提供。应当理解，管芯可以进一步包括促进芯片的功能的其他部件。
如先前所描述的，管芯(例如，硅、锗、砷化镓或(多种)其他半导体材料)、封装模制化合物和PCB中的每一项可以具有不同的热膨胀系数，这在用于生成不随温度变化的电压参考的有源p-n结型部件(例如，硅BJT)上产生温度相关性的应力。集成电路与PCB迹线的刚性附接对该应力产生了边界条件。因此，由于管芯固定在封装件内，而封装件又固定在PCB上，因此会对管芯施加机械应力，导致参考电路的输出电压产生下向焊接引起的偏移。
如在图4a至图4c中可以进一步看到的，在这些示例情况下，空间分布式阵列定位于管芯的两个位置A和B处。因此，例如，回想图3a中所示的示例实施例的分布式阵列，其中，M个单独晶体管Q1都位于位置A处，而N个单独晶体管Q2拆分在位置A与B之间；同样，回想图3b中所示的示例实施例的分布式阵列，其中，M个单独晶体管Q1拆分在位置A与B之间，而N个单独晶体管Q2都位于位置B处。假设图4a至图4c的这些特定示例使用两个不同且独立形成的阵列，其中，每个独立的阵列具有周界或边缘。分别在位置A和B处的这两个阵列之间的绝对间隔被表示为DA-B，并且在这些示例情况中是边缘到边缘的间隔。如先前所述，该距离DA-B大于构成非分布式阵列的单独晶体管之间的最小间隔或其他相对较小间隔。
应注意，根据一些实施例，不同应力的阵列部分可以位于穿过管芯的中心点的水平线上(图4a)，或者穿过管芯的中心点的垂直线上(图4b)，其中，位置B大致在管芯的中心点，并且位置A接近管芯的边缘。这是因为，在一些这样的实施例中，由下向焊接工艺向管芯施加的机械应力在管芯的中心点处最大，并且随着距中心点的径向距离的增加而减小，因此在管芯的边缘附近机械应力最小，从而提供了相对对称的应力分布。在这样的情况下，每个阵列距管芯中心点的距离是不同的，由此在阵列上施加不同的应力。然而，如将理解的，施加到给定管芯的应力可以变化，并且可能不是在所有情况下都是在管芯的中心点处最大且在管芯的边缘附近最小。例如，在一个这样的实施例中，阵列部分可以例如位于穿过管芯的两个非中心区域的对角线(图4c)上，其中，位置B横向偏离中心点以偏向管芯的左侧，并且位置A接近管芯的右上角。为此，阵列不一定要沿着穿过管芯的中心点的假想水平线或垂直线定位；而是，根据给定管芯的应力模型，它们可以沿着穿过管芯的上部部分、管芯的下部部分、管芯的左侧部分或管芯的右侧部分等的假想对角线定位。
相对于非分布式阵列的单独晶体管之间的最小距离，距离DA-B是非平凡的距离。例如，根据一些实施例，距离DA-B在沿与间隔相同的方向延伸的管芯的主要尺寸的1.5％至65％的范围内。更详细地，如在图4a至图4c中可以进一步看到的，管芯具有沿着x轴的主要尺寸D1以及沿着y轴的另一个主要尺寸D2。因此，例如，在图4a和图4c中，示例间隔大致沿x轴方向上延伸，并且距离DA-B是D1的1.5％至65％。以类似的方式，在图4b中，示例间隔沿y轴方向延伸，并且距离DA-B是D2的1.5％至65％。在一些这样的实施例中，距离DA-B在相关主要尺寸(D1或D2)的3％至50％、或5％至45％、或10％至50％、或20％至40％的范围内。应注意，这些示例距离不仅仅是设计选择的问题。而是，这些示例距离假设管芯的中间区域的应力最大。在这样的情况下，应注意，与管芯的中心等距的位置A和B很可能不会产生抵消益处(因为在这两个位置处应力基本上相同)，如将理解的；相反，在这样的情况下，每个阵列距管芯中心的距离存在差异才将产生不同应力的位置和抵消益处。也就是说，并且如将进一步理解的，本文所提供的技术也可以用于管芯的非中间区域中的应力最大的情况，即在管芯的高应力区域形成阵列的一些晶体管，而在管芯的相对较低应力区域形成阵列的其他晶体管。
因此，例如，考虑正方形管芯，其中，主要尺寸D1和D2均是5000μm。在一些这样的实施例中，距离DA-B在75μm至2500μm的范围内，比如约100μm至2250μm(例如，从中心位置到边缘位置为200μm或500μm、750μm、1000μm、1600μm或2000μm)。如将容易理解的，给定管芯的形状和主要尺寸可以变化很大，并且该示例实施例不将本文限制于特定的形状或几何形状。如将进一步理解的，如本文所使用的“接近边缘”可以根据管芯的主要尺寸而变化。例如，对于主要尺寸为5000μm的管芯，接近该管芯的边缘意味着例如距边缘500μm以内的位置，或者距边缘该主要尺寸的10％或更少，比如距管芯的边缘50μm至250μm的位置。还应注意，如将理解的，工艺限制可能限制与边缘的接近程度。同样，如本文所使用的比如“中心区域”或“中心位置”等术语可以根据管芯的主要尺寸而变化。例如，对于主要尺寸为5000μm的管芯，位于该管芯的中心区域意味着例如位于该管芯的中心点以内该主要尺寸的10％或更小的位置，比如位于距管芯的中心点250μm以内的位置。如将进一步理解的，管芯的中心点是该管芯的几何中心(例如，矩形管芯的几何中心)。
进一步回想，这两个不同应力的阵列部分之间的间隔可以以多种方式考虑。例如，这两个阵列部分之间的间隔在绝对意义上可以被认为是如图4a至图4c所描绘的边缘到边缘的距离DA-B。在通过下向焊接工艺施加在管芯上的机械应力在管芯的中心区域处最大并且随着距中心区域的径向距离的增加而减小的情况下，阵列部分之间的间隔可以在相对意义上被认为是每个阵列部分距管芯中心区域的距离，比如图10b的示例。类似地，在通过下向焊接工艺施加在管芯上的机械应力在管芯的某个偏心区域处最大并且随着距偏心区域的径向距离的增加而减小的情况下，阵列部分之间的间隔可以在相对意义上被认为是每个阵列部分距该偏心区域的距离。并且如参考图2c至图2g所描述，阵列部分之间的间隔可以被认为是阵列中形成的有源器件(Q1和Q2)的质心之间的距离。在任何这样的情况下，这两个阵列部分中的每一个都经受不同的应力。
图5图示了相对于具有非分布式晶体管阵列的带隙电压参考电路而言，下向焊接引起的电压偏移对各自根据实施例配置的各种示例带隙电压参考电路的空间分布式晶体管阵列的定位的依赖性的进一步细节。用于所描述的五个示例的晶体管是n型BJT，但是如将理解的，也可以使用定位类似、行为类似的其他类似p-n结型器件。还应注意，位置A和B可以是例如图2c至图2g或图4a至图4c或图10b中所描绘的位置，其中，位置B比位置A经受更高程度的应力。进一步假设图3a的带隙电压参考电路配置正用于图5中所描绘的模拟，并且M＝2且N＝16，但这种特定配置仅是一个示例。
从图5中最下面的这两个曲线可以看出，示例阵列配置1和2(Ex 1和Ex 2)是非分布式的，其中，示例阵列配置1的所有晶体管都位于管芯的中间区域中的位置B处，并且示例阵列配置2的所有晶体管都位于接近管芯的边缘的位置A处。根据从左到右的这两个相应曲线，可以看出，这些非分布式阵列配置在-40℃至140℃的温度范围内都表现出约1毫伏的向上的下向焊接偏移。这种偏移对于一些应用来说可能是不可接受的，并且因此减轻这种偏移可能是有益的。
关于图5的示例阵列配置3(Ex 3)可以看出，所有M个晶体管Q1连同N个晶体管Q2中的一个晶体管位于接近管芯的边缘的位置A处，并且N个晶体管Q2的剩余晶体管位于管芯的中间区域中的位置B处。通过对应的曲线可以看出，在相同的温度范围内，这种分布式阵列配置相对于可归因于非分布式配置的下向焊接偏移表现出约25％到30％的改善(减轻)。因此，阵列的分布式晶体管提供了至少某种程度的电压输出减轻，这是有利的。
关于图5的示例阵列配置4(Ex 4)可以看出，所有M个晶体管Q1连同N个晶体管Q2中的四个晶体管位于接近管芯的边缘的位置A处，并且N个晶体管Q2的剩余晶体管位于管芯的中间区域中的位置B处。通过对应的曲线可以看出，在相同的温度范围内，这种分布式阵列配置有效地抵消、中和或大大减小了可归因于非分布式配置的下向焊接偏移。因此，相对于示例阵列配置2(Ex 2)，并且根据图3a的一个具体实施例，其中，M＝2并且N＝16，通过将16个晶体管Q2中的12个移动到管芯的中间定位中，绝对偏移被抵消或以其他方式减小。应注意，在其他实施例中，可以通过将16个晶体管Q2中的不同数量的晶体管移动到中间定位(比如通过移动4个晶体管)来实现减轻效果。还应注意，在一些这样的实施例中，随着这两个位置A与B之间的距离增加，只需移动N个晶体管中的更少数量的晶体管即可实现相同的抵消效果。为此，对于对X(要移动的晶体管的数量)和位置之间的距离的选择，存在一系列离散可能性，并且可以针对给定的应用对阵列的晶体管从一个位置移动到另一个位置所产生的减轻效果进行相应的调整。
关于图5的示例阵列配置5(Ex 5)可以看出，所有M个晶体管Q1位于接近管芯的边缘的位置A处，并且所有N个晶体管Q2位于管芯的中间区域中的位置B处。通过对应的曲线可以看出，在相同的温度范围内，这种分布式阵列配置表现出约3毫伏的向下的下向焊接偏移。该示例配置示出了可以通过微调分布式阵列的每个位置处的晶体管数量来提供大范围的补偿。
图6a至图6c各自图示了根据实施例的另一个示例带隙电压参考电路，该带隙电压参考电路配置有空间分布式晶体管阵列，以减轻由于下向焊接工艺引起的机械应力而导致的随温度变化的基极-发射极电压偏移。如可以看出的，图6a中提供了Brokaw拓扑结构，图6b中提供了Widlar拓扑结构，并且图6c中提供了开关电容器拓扑结构。在任何这样的情况下，应注意，如将理解的，本文所提供的分布式阵列技术可以容易地应用于晶体管Q1和Q2。例如，在图6a的Brokaw拓扑结构中，晶体管Q1和Q2可以在不同的电流密度下操作(Q2具有较低的VBE)，以在电阻器R2两端生成与绝对温度成比例(PTAT)的电压，该PTAT电压可以和Q1的与绝对温度互补(CTAT)的电压VBE相加，由此产生大约为用于制造晶体管的半导体材料的带隙能量的温度不敏感的输出电压Vref。类似地，在图6b的Widlar拓扑结构中，晶体管Q1和Q2可以在不同的电流密度下操作(Q2具有较低的VBE)，以在电阻器R3两端生成与绝对温度成比例(PTAT)的电压。该PTAT电压的放大版本在R1两端下降，并且和Q3的与绝对温度互补(CTAT)的电压VBE相加，由此产生大约为用于制造晶体管的半导体材料的带隙能量的温度不敏感的输出电压Vref。图6c的开关电容器拓扑结构示出了一种示例情况，其中，PTATΔVBE元件以一定增益电容性地耦合(经由电容器C1和C2)到求和运算放大器，而不是像示例Brokaw拓扑结构和Widlar拓扑结构那样电阻性耦合。在任何情况下，晶体管Q1和Q2可以类似地结合开关动作在不同的电流下进行操作，以生成PTAT电压和CTAT电压，由此产生大约为用于制造晶体管的半导体材料的带隙能量的温度不敏感的输出电压Vref。应注意，在任何这样的情况下，可以使用附加部件，比如缓冲电路系统(例如，单位增益缓冲器)，以例如驱动PTAT元件，或者驱动带隙电压参考电路的输出。许多这样的变化将是显而易见的。
图7图示了下向焊接引起的电压偏移对带隙电压参考电路的印刷电路板的厚度的依赖性。可以看出，示出了两条曲线，上面一条曲线示出了焊接到具有第一厚度(62密耳)的第一PCB的带隙电压参考电路的下向焊接引起的输出电压偏移，并且下面一条曲线示出了焊接到具有第二厚度(90密耳)的第二PCB上的带隙电压参考电路的下向焊接引起的输出电压偏移。在所有其他条件相同的情况下，应注意，PCB越厚，带隙电压参考电路的下向焊接引起的输出电压偏移量越大。因此，在设计和建模特定系统时，可以考虑这种细节。
图8图示了当NPN晶体管和PNP晶体管用于带隙电压参考电路的晶体管阵列中时，这两者类似地容易发生下向焊接引起的电压偏移。因此，虽然本文所提供的各种示例电路是用NPN晶体管实施的，但是显然这样的示例也可以容易地用PNP晶体管实施，并且仍然可以实现类似的益处。为此，本文同样适用于NPN晶体管和PNP晶体管两者。
图9a至图9c图示了由下向焊接工艺引起的集成电路封装件的管芯上的机械应力。从图9a中可以看出，提供了一种集成电路，其包括封装件，该封装件包含管芯。应注意，图9a描绘了给定管芯的全尺寸的四分之一(俯视图的右上象限)。图9b至图9c是分别示出了在下向焊接工艺之前和下向焊接工艺之后管芯中的机械应力的模拟。虽然应力的绝对值(兆帕斯卡，MPa)将因实施例而不同，但是应注意，下向焊接后的管芯应力的显著增加可能是显而易见的，特别是在管芯的中间区域，在一些模拟中，该区域经历在50至100MPa的范围内的应力增加。例如，在所示的示例模拟中，管芯的中间处的下向焊接后应力比下向焊接工艺之前高约60MPa。
图10a至图10b共同图示了下向焊接引起的管芯上的机械应力是如何与定位相关并且因此在该管芯的区域内变化。从图10a中可以看出，封装件应力具有温度依赖性以及定位依赖性。特别地，根据该示例实施例，随着距管芯的中心的距离增加，应力趋于减小。应注意，应力被测量为以兆帕斯卡(MPa)为单位的冯米塞斯应力，这是应力的理论度量(与图9a至图9c所示的模拟相同)。还应注意，该距离是指距管芯的中心的绝对mm距离。因此，从管芯中心向相反方向(到管芯的另一个相对边缘)的距离将产生对称的曲线。通过利用封装件应力的定位依赖性，本文提供了一种用于减小VBE的温度系数偏移的技术。因此，可以看出，下向焊接之后由VBE偏移引起的Vref温度系数偏移的量取决于构成整个阵列的每个阵列部分距管芯中心点的距离。具体地，通过将阵列的晶体管放置在相对于管芯中心点的不同应力的管芯位置，绝对偏移可以被相对偏移补偿。
为此，并且参考图10b的俯视图，还应注意，本文所提供的技术的使用可以例如通过管芯的俯视图来检测，该图示出了彼此间隔开的两个不同的晶体管阵列(或子阵列)，其中，距离D是构成整个阵列的这两个子阵列之间的距离，并且距离D大于任何一个阵列的两个相邻的单独晶体管之间的间隔。在该特定示例情况下，阵列A是距管芯中心点的距离D1，并且阵列B是距管芯中心点的距离D2。应注意，在一些示例中，这些距离是相对于相应阵列部分的几何中心而言的，但是根据其他实施例，可以是相对于其他点而言的(比如到阵列部分的边缘的距离)。在任何情况下，考虑到关于管芯中心点径向对称的应力分布，阵列A将经受比阵列B更小的应力。位置A与B之间的这个应力差量如图10a所示，并且为约17Mpa，其中，位置A距管芯中心约0.78mm，并且位置B距管芯中心约0.22mm。
图11a至图11e各自图示了根据实施例的示例电子系统，该电子系统采用了配置有空间分布式晶体管阵列的带隙电压参考电路。应注意，除了使用带隙电压参考电路的事实之外，示例电路的具体实施细节并不是特别相关的。图11a示出了使用带隙电压参考电路1100来提供Vref的示例DC-DC转换器电路。图11b示出了使用带隙电压参考电路1100来提供Vref的示例低压差线性稳压器(LDO)电路。图11c示出了使用带隙电压参考电路1100来提供Vref的示例上电复位(POR)电路。图11d示出了使用带隙电压参考电路1100来提供Vref的示例数模转换器(DAC)电路。图11e示出了使用带隙电压参考电路1100来提供Vref的示例模数转换器(ADC)电路。如将理解的，在这些示例电子系统中的任一个中，带隙电压参考电路1100可以是例如本文中以不同方式提供的示例中的任一个。
进一步的示例实施例
示例1是一种集成电路，包括：封装件；以及管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述管芯具有部分地限定所述管芯的外周界的相对边缘，所述相对边缘间隔开距离D1。所述带隙电压参考电路包括：第一晶体管，所述第一晶体管位于所述管芯的第一位置处并且以第一基极-发射极电压进行操作；第二晶体管，所述第二晶体管位于所述管芯的第二位置处并且以第二基极-发射极电压进行操作，所述第二位置与所述第一位置相隔距离为D2；以及电阻或电容，所述电阻或电容操作性地耦合到所述第一晶体管和所述第二晶体管，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述电阻或所述电容两端下降。所述距离D2至少是所述距离D1的1.5％。
示例2包括根据示例1所述的集成电路，其中，所述距离D2在所述距离D1的3％至55％的范围内。
示例3包括根据示例1或2所述的集成电路，其中，所述距离D2在所述距离D1的5％至45％的范围内。
示例4包括根据示例1至3中任一项所述的集成电路，其中，所述管芯的形状是矩形的并且具有中心点，并且其中，所述第一位置距所述管芯的中心点的距离在所述距离D1的10％以内，并且所述第二位置距所述管芯的相对边缘之一的距离在所述距离D1的10％以内。
示例5包括根据示例1至4中任一项所述的集成电路，其中，所述管芯的形状是矩形的并且具有中心点，并且其中，所述管芯的靠近所述中心点的表面应力大于所述管芯的靠近所述相对边缘之一的表面应力。所述第一晶体管包括在所述第一位置处的第一晶体管阵列中，并且所述第二晶体管包括在所述第二位置处的第二晶体管阵列中。所述第一位置与第一表面应力相关联，并且所述第二位置与第二表面应力相关联，并且其中，所述第一位置比所述第二位置更靠近所述中心点，使得所述第一表面应力大于所述第二表面应力。
示例6包括根据示例1至5中任一项所述的集成电路，其中，所述第二晶体管是并联连接并且以所述第二基极-发射极电压进行操作的多个单独晶体管，并且所述单独晶体管中的至少一个包括在所述第一位置处的阵列中，所述阵列进一步包括所述第一晶体管。
示例7包括根据示例1至6中任一项所述的集成电路，并且进一步包括求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
示例8是一种电子系统，包括：印刷电路板；以及焊接到该印刷电路板的根据示例1至7中任一项所述的集成电路。
示例9是一种数模转换器，包括根据示例1至7中任一项所述的集成电路，或者根据示例8所述的电子系统。
示例10是一种集成电路，包括：封装件；以及管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加。所述带隙电压参考电路包括：阵列，所述阵列包括第一双极结型晶体管(BJT)和第二BJT，所述第一BJT以第一基极-发射极电压进行操作，并且所述第二BJT以第二基极-发射极电压进行操作，其中，所述阵列的质心、所述第一BJT的质心和所述第二BJT的质心彼此间隔开；PTAT元件，所述PTAT元件操作性地耦合到所述第一BJT和所述第二BJT，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述PTAT元件两端下降；以及求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
示例11包括根据示例10所述的集成电路，其中，所述阵列包括：以所述第一基极-发射极电压进行操作以提供所述第一BJT的一个或多个单独BJT；以所述第二基极-发射极电压进行操作以提供所述第二BJT的一个或多个单独BJT；以及未被连接以提供一个或多个虚拟器件的一个或多个单独BJT；其中，所述第一BJT的一个或多个单独BJT通过所述一个或多个虚拟器件与所述第二BJT的一个或多个单独BJT间隔开。
示例12包括根据示例10或11所述的集成电路，其中：所述阵列包括彼此间隔开一定距离的第一阵列和第二阵列，并且其中，所述第一BJT包括来自所述第一阵列和/或所述第二阵列的一个或多个单独BJT，并且所述第二BJT包括来自所述第一阵列和/或所述第二阵列的一个或多个单独BJT，所述第一阵列与所述第二阵列之间的距离大于或等于所述阵列的一个单独BJT的横向宽度；或者所述阵列包括彼此间隔开一定距离的第一子阵列和第二子阵列，并且其中，所述第一BJT包括来自所述第一子阵列和/或所述第二子阵列的一个或多个单独BJT，并且所述第二BJT包括来自所述第一子阵列和/或所述第二子阵列的一个或多个单独BJT，所述第一子阵列与所述第二子阵列之间的距离大于或等于所述阵列的一个单独BJT的所述横向宽度。
示例13包括根据示例10至12中任一项所述的集成电路，其中，所述第一BJT位于所述管芯的第一位置处，并且所述第二BJT位于所述管芯的第二位置处，所述第二位置与所述第一位置间隔开一定距离，并且其中，所述第二BJT是并联连接并且以所述第二基极-发射极电压进行操作的多个单独BJT，并且所述单独BJT中的至少一个位于所述第一位置处。
示例14包括根据示例10至13中任一项所述的集成电路，其中，所述第一BJT和所述第二BJT各自包括一个或多个二极管连接的BJT，并且所述PTAT元件包括一个或多个电阻器或一个或多个电容器。
示例15是一种电子系统，包括：印刷电路板；以及焊接到所述印刷电路板的根据示例10至14中任一项所述的集成电路，其中，所述集成电路包括模数转换器和/或数模转换器。
示例16是一种集成电路，包括：封装件；以及管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述管芯具有中心点和应力分布，使得所述管芯的表面应力随着距所述中心点的距离的增加而减小，所述带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加。所述带隙电压参考电路包括：第一双极结型晶体管，所述第一双极结型晶体管位于所述管芯的第一位置处并且以第一基极-发射极电压进行操作，所述第一位置与所述管芯的中心点相距第一距离并且与第一应力值相关联；第二双极结型晶体管，所述第二双极结型晶体管位于所述管芯的第二位置处并且以第二基极-发射极电压进行操作，所述第二位置与所述管芯的中心点相距第二距离并且与第二应力值相关联，所述第二距离不同于所述第一距离，并且所述第二应力值不同于所述第一应力值；电阻或电容，所述电阻或电容操作性地耦合到所述第一双极结型晶体管和所述第二双极结型晶体管，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述电阻或电容两端下降；以及求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
示例17包括根据示例16所述的集成电路，其中，所述电阻或电容是电阻器。
示例18包括根据示例16或17所述的集成电路，其中，所述第二双极结型晶体管是并联连接并且以所述第二基极-发射极电压进行操作的多个单独双极结型晶体管，并且这些单独双极结型晶体管中的至少一个包括在所述第一位置处的阵列中，所述阵列进一步包括所述第一双极结型晶体管。
示例19包括根据示例16至18中任一项所述的集成电路，其中，所述第一双极结型晶体管是并联连接并且以所述第一基极-发射极电压进行操作的M个单独双极结型晶体管，并且所述第二双极结型晶体管是并联连接并且以所述第二基极-发射极电压进行操作的N个单独双极结型晶体管，并且所述N个单独双极结型晶体管中的至少一个位于所述第一位置处。
示例20包括根据示例19所述的集成电路，其中：M等于2并且N等于16；所述第二位置包括所述管芯的中心点；并且所述第二应力值大于所述第一应力值。
出于展示和描述的目的，已经呈现了本文的示例的上述描述。上述描述是详尽的并且不将本文限于所描述的精确形式。根据该描述，许多修改和变化是可能的。本文的范围不受该具体实施方式的限制，而是受所附权利要求的限制。

Claims (20)

1.一种集成电路，包括：
封装件；以及
管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述管芯具有部分地限定所述管芯的外周界的相对边缘，所述相对边缘间隔开距离D1，所述带隙电压参考电路包括
第一晶体管，所述第一晶体管位于所述管芯的第一位置处并且以第一基极-发射极电压进行操作，
第二晶体管，所述第二晶体管位于所述管芯的第二位置处并且以第二基极-发射极电压进行操作，所述第二位置与所述第一位置相隔距离为D2，以及
电阻或电容，所述电阻或电容操作性地耦合到所述第一晶体管和所述第二晶体管，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述电阻或电容两端下降；
其中，所述距离D2至少是所述距离D1的1.5％。
2.根据权利要求1所述的集成电路，其中，所述距离D2在所述距离D1的3％至55％的范围内。
3.根据权利要求1所述的集成电路，其中，所述距离D2在所述距离D1的5％至45％的范围内。
4.根据权利要求1所述的集成电路，其中，所述管芯的形状是矩形的并且具有中心点，并且其中，所述第一位置距所述管芯的中心点的距离在所述距离D1的10％以内，并且所述第二位置距所述管芯的相对边缘之一的距离在所述距离D1的10％以内。
5.根据权利要求1所述的集成电路，其中，所述管芯的形状是矩形的并且具有中心点，并且其中，所述管芯的靠近所述中心点的表面应力大于所述管芯的靠近所述相对边缘中的每个边缘的表面应力，并且其中，所述第一晶体管包括在所述第一位置处的第一晶体管阵列中，并且所述第二晶体管包括在所述第二位置处的第二晶体管阵列中，并且其中，所述第一位置与第一表面应力相关联，并且所述第二位置与第二表面应力相关联，并且其中，所述第一位置比所述第二位置更靠近所述中心点，使得所述第一表面应力大于所述第二表面应力。
6.根据权利要求1所述的集成电路，其中，所述第二晶体管是并联连接并且以所述第二基极-发射极电压进行操作的多个单独晶体管，并且所述单独晶体管中的至少一个包括在所述第一位置处的阵列中，所述阵列进一步包括所述第一晶体管。
7.根据权利要求1所述的集成电路，进一步包括求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
8.一种电子系统，包括：
印刷电路板；以及
焊接到所述印刷电路板的根据权利要求1所述的集成电路。
9.一种数模转换器，包括根据权利要求1所述的集成电路。
10.一种集成电路，包括：
封装件；以及
管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加，所述带隙电压参考电路包括
阵列，所述阵列包括第一双极结型晶体管(BJT)和第二BJT，所述第一BJT以第一基极-发射极电压进行操作，并且所述第二BJT以第二基极-发射极电压进行操作，其中，所述阵列的质心、所述第一BJT的质心和所述第二BJT的质心彼此间隔开，
PTAT元件，所述PTAT元件操作性地耦合到所述第一BJT和所述第二BJT，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述PTAT元件两端下降，以及
求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
11.根据权利要求10所述的集成电路，其中，所述阵列包括：以所述第一基极-发射极电压进行操作以提供所述第一BJT的一个或多个单独BJT；以所述第二基极-发射极电压进行操作以提供所述第二BJT的一个或多个单独BJT；以及未被连接以提供一个或多个虚拟器件的一个或多个单独BJT；其中，所述第一BJT的一个或多个单独BJT通过所述一个或多个虚拟器件与所述第二BJT的一个或多个单独BJT间隔开。
12.根据权利要求10所述的集成电路，其中：
所述阵列包括彼此间隔开一定距离的第一阵列和第二阵列，并且其中，所述第一BJT包括来自所述第一阵列和/或所述第二阵列的一个或多个单独BJT，并且所述第二BJT包括来自所述第一阵列和/或所述第二阵列的一个或多个单独BJT，所述第一阵列与所述第二阵列之间的距离大于或等于所述阵列的一个单独BJT的横向宽度；或者
所述阵列包括彼此间隔开一定距离的第一子阵列和第二子阵列，并且其中，所述第一BJT包括来自所述第一子阵列和/或所述第二子阵列的一个或多个单独BJT，并且所述第二BJT包括来自所述第一子阵列和/或所述第二子阵列的一个或多个单独BJT，所述第一子阵列与所述第二子阵列之间的距离大于或等于所述阵列的一个单独BJT的横向宽度。
13.根据权利要求10所述的集成电路，其中，所述第一BJT位于所述管芯的第一位置处，并且所述第二BJT位于所述管芯的第二位置处，所述第二位置与所述第一位置间隔开一定距离，并且其中，所述第二BJT是并联连接并且以所述第二基极-发射极电压进行操作的多个单独BJT，并且所述单独BJT中的至少一个位于所述第一位置处。
14.根据权利要求10所述的集成电路，其中，所述第一BJT和所述第二BJT各自包括一个或多个二极管连接的BJT，并且所述PTAT元件包括一个或多个电阻器或一个或多个电容器。
15.一种电子系统，包括：
印刷电路板；以及
焊接到所述印刷电路板的根据权利要求10所述的集成电路，其中，所述集成电路包括模数转换器和/或数模转换器。
16.一种集成电路，包括：
封装件；以及
管芯，所述管芯固定在所述封装件内并且包括带隙电压参考电路，所述管芯具有中心点和应力分布，使得所述管芯的表面应力随着距所述中心点的距离的增加而减小，所述带隙电压参考电路被配置为将与绝对温度成比例(PTAT)的电压和与绝对温度互补(CTAT)的电压相加，所述带隙电压参考电路包括
第一双极结型晶体管，所述第一双极结型晶体管位于所述管芯的第一位置处并且以第一基极-发射极电压进行操作，所述第一位置与所述管芯的中心点相距第一距离并且与第一应力值相关联，
第二双极结型晶体管，所述第二双极结型晶体管位于所述管芯的第二位置处并且以第二基极-发射极电压进行操作，所述第二位置与所述管芯的中心点相距第二距离并且与第二应力值相关联，所述第二距离不同于所述第一距离，并且所述第二应力值不同于所述第一应力值，
电阻或电容，所述电阻或电容操作性地耦合到所述第一双极结型晶体管和所述第二双极结型晶体管，使得所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差在所述电阻或电容两端下降，以及
求和电路，所述求和电路被配置为基于(1)所述第一基极-发射极电压与所述第二基极-发射极电压之间的电压差以及(2)所述第一基极-发射极电压或另一个基极-发射极电压来生成电压参考输出。
17.根据权利要求16所述的集成电路，其中，所述电阻或电容是电阻器。
18.根据权利要求16所述的集成电路，其中，所述第二双极结型晶体管是并联连接并且以所述第二基极-发射极电压进行操作的多个单独双极结型晶体管，并且所述单独双极结型晶体管中的至少一个包括在所述第一位置处的阵列中，所述阵列进一步包括所述第一双极结型晶体管。
19.根据权利要求16所述的集成电路，其中，所述第一双极结型晶体管是并联连接并且以所述第一基极-发射极电压进行操作的M个单独双极结型晶体管，并且所述第二双极结型晶体管是并联连接并且以所述第二基极-发射极电压进行操作的N个单独双极结型晶体管，并且所述N个单独双极结型晶体管中的至少一个位于所述第一位置处。
20.根据权利要求19所述的集成电路，其中：M等于2并且N等于16；所述第二位置包括所述管芯的中心点；并且所述第二应力值大于所述第一应力值。
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