CN117037883A - 基于脉冲的多电平单元编程 - Google Patents

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M·博尼亚蒂
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Abstract

本申请案涉及基于脉冲的多电平单元编程。存储器装置可识别要存储到能够存储三种或更多种逻辑状态的多电平存储器单元的中间逻辑状态。所述存储器装置可基于识别所述中间逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将设置或复位状态存储到所述存储器单元。因而，所述存储器装置可识别存储所述设置或复位状态的所述存储器单元的阈值电压。所述存储器装置可基于识别存储所述设置或复位状态的所述存储器单元的所述阈值电压来将一定数量的脉冲施加到所述存储器单元以存储所述经识别中间逻辑状态。在一些实例中，所述一定数量的脉冲可具有与所述第一极性不同的第二极性。

Description

基于脉冲的多电平单元编程
交叉参考
本专利申请案主张由卡斯特罗(CASTRO)等人在2022年5月9日申请的标题为“基于脉冲的多电平单元编程(PULSE BASED MULTI-LEVEL CELL PROGRAMMING)”的第17/740,069号美国专利申请案的优先权，所述美国专利申请案被转让给其受让人且以其全文引用方式明确并入本文中。
技术领域
技术领域涉及基于脉冲的多电平单元编程。
背景技术
存储器装置广泛用于在例如计算机、用户装置、无线通信装置、相机、数字显示器及类似者的各种电子装置中存储信息。信息通过将存储器装置内的存储器单元编程到各种状态来存储。举例来说，二进制存储器单元可编程到通常由逻辑1或逻辑0表示的两种支持状态中的一者。在一些实例中，单个存储器单元可支持多于两种状态，其中任一者可被存储。为了存取所存储信息，组件可读取(例如感测、检测、检索、识别、确定、评估)存储器装置中所存储的状态。为了存储信息，组件可写入(例如编程、设置、指派)存储器装置中的状态。
存在各种类型的存储器装置及存储器单元，其包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器技术及其它。存储器单元可依据易失性配置或非易失性配置进行描述。以非易失性配置来配置的存储器单元可长时间保存所存储逻辑状态，即使缺少外部电源。以易失性配置来配置的存储器单元在与外部电源断开时会丢失所存储状态。
发明内容
描述一种方法。所述方法可包含：识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
描述一种设备。所述设备可包含：处理器；存储器，其与所述处理器耦合；及指令，其存储于所述存储器中且可由所述处理器执行以致使所述设备：识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
描述一种方法。所述方法可包含：识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；至少部分基于识别存储所述第二逻辑的所述存储器单元的所述阈值电压来将具有与所述第一极性不同的第二极性的第二脉冲施加到所述存储器单元以将所述第三逻辑状态存储于所述存储器单元中；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将具有所述第一极性的第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中。
附图说明
图1说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器阵列的实例。
图2说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器阵列的实例的俯视图。
图3A及3B说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器阵列的实例的侧视图。
图4说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的图的实例。
图5说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的系统的实例。
图6说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的系统的实例。
图7展示根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器装置的框图。
图8及9展示说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的一或若干方法的流程图。
具体实施方式
包含硫属化物材料的存储器单元可为经配置以存储三种或更多种状态的多电平单元的实例。因而，单个多电平存储器单元可经配置以存储多于一个数据位。在一些情况中，多电平存储器单元可通过在字线与位线之间施加一偏压来选择。存储于多电平存储器单元中的逻辑状态可基于施加到多电平存储器单元的编程脉冲的极性。针对一些多电平存储器单元，为了将一或多个中间存储器状态编程到多电平存储器单元，编程脉冲序列包含多个脉冲。编程脉冲序列的第一脉冲可具有第一极性及第一量值，且编程脉冲序列的第二脉冲可具有与第一极性不同的第二极性及与第一量值不同的第二量值。在施加编程脉冲序列中的两个脉冲之后，多电平存储器单元可存储表示两个数据位(例如逻辑01或逻辑10)的中间状态。然而，在一些情况中，存储于给定多电平存储器单元中的每一逻辑状态可具有阈值电压分布。举例来说，存储对应于状态‘11’的状态的第一多电平存储器单元可具有比存储对应于状态‘11’的状态的第二多电平存储器单元的阈值电压(例如中间或低阈值电压存储器单元)更大的阈值电压(例如高阈值电压存储器单元)。在一些实例中，随着用于存储相同数字逻辑状态的一组存储器单元的一组阈值电压之间的标准偏差增大，与编程脉冲序列相关联的复杂性也会增加，从而将延时引入到系统中且减小与多电平单元组相关联的读取预算窗。
因此，存储器装置可通过实施本文中描述的基于脉冲的多电平单元编程技术来说明存储相同数字逻辑状态的一组存储器单元之间的阈值电压偏差。举例来说，存储器装置可将第一脉冲施加到多电平单元以将第一状态写入到多电平单元(例如复位状态或设置状态)。因而，存储器装置可将斜坡电压施加到多电平单元以识别存储特定状态的多电平单元的阈值电压。基于电压阈值状态，存储器装置可识别第一数量的一或多个脉冲且将第一数量的一或多个脉冲施加到多电平单元以将预期中间状态写入到多电平存储器单元。在一些实例中，存储器装置可基于存储相同状态的不同存储器单元的其相应阈值电压来将不同第一数量的脉冲施加到第一多电平存储器单元及第二多电平存储器单元。在一些实例中，第一脉冲及第一数量的一或多个脉冲可具有不同极性。在一些实例中，给定多电平单元的与第一数量的脉冲相关联的脉冲振幅及脉冲宽度可基于第一状态的相关联阈值电压。
首先在参考图1、2、3A及3B的存储器装置及阵列的上下文中描述本公开的特征。在参考图4到6的图及系统的上下文中描述本公开的特征。通过参考图7到9描述的与基于脉冲的多电平单元编程相关的设备图及流程图来进一步说明且参考所述设备图及流程图来描述本公开的这些及其它特征。
图1说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器装置100的实例。在一些实例中，存储器装置100可称为或包含存储器裸片、存储器芯片或电子存储器设备。存储器装置100可操作以提供位置来存储可由系统(例如与存储器装置100耦合的主机装置，用于写入信息、用于读取信息)使用的信息(例如物理存储器地址)。
存储器装置100可包含各自可编程以存储不同逻辑状态(例如一组两种或更多种可能状态中的经编程者)的一或多个存储器单元105。举例来说，存储器单元105可操作以一次存储一个信息位(例如逻辑0或逻辑1)。在一些实例中，存储器单元105(例如多电平存储器单元105)可操作以一次存储多于一个信息位(例如逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元105可布置成阵列。
存储器单元105可使用可配置材料存储逻辑状态，其可称为存储器元件、存储元件、存储器存储元件、材料元件、材料存储器元件、材料部分或极性写入材料部分以及其它。存储器单元105的可配置材料可指代基于硫属化物的存储组件。举例来说，硫属化物存储元件可用于相变存储器单元、定限存储器单元或自选择存储器单元以及其它架构中。
在一些实例中，存储器单元105的材料可包含硫属化物材料或其它合金，包含硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)、硅(Si)或铟(IN)或其各种组合。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可称为SAG合金。在一些实例中，SAG合金还可包含硅(Si)且此硫属化物材料可称为SiSAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合且此类硫属化物材料分别可称为SiSAG合金或InSAG合金或其组合。在一些实例中，硫属化物材料可包含各自呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些实例中，存储器单元105可为相变存储器单元的实例。在此类实例中，用于存储器单元105中的材料可基于合金(例如上列合金)且可经操作以便在存储器单元105的正常操作期间改变到不同物理状态(例如，经历相变)。举例来说，相变存储器单元105可与相对无序原子配置(例如相对非晶态)及相对有序原子配置(例如相对结晶态)相关联。相对无序原子配置可对应于第一逻辑状态(例如复位状态、逻辑0)且相对有序原子配置可对应于第二逻辑状态(例如与第一逻辑状态不同的逻辑状态、设置状态、逻辑1)。
在一些实例(例如，针对定限存储器单元105)中，由存储器单元105支持的逻辑状态组的部分或全部可与硫属化物材料的相对无序原子配置相关联(例如，呈非晶态的材料可操作以存储不同逻辑状态)。在一些实例中，存储器单元105的存储元件可为自选择存储元件的实例。在此类实例中，用于存储器单元105中的材料可基于合金(例如，例如上列合金)且可经操作以便在存储器单元105的正常操作期间经历改变到不同物理状态。举例来说，定限存储器单元105可具有高阈值电压状态及低阈值电压状态。高阈值电压状态可对应于第一逻辑状态(例如复位状态、逻辑0)且低阈值电压状态可对应于第二逻辑状态(例如与第一逻辑状态不同的逻辑状态、设置状态、逻辑1)。
在存储器单元105的写入操作(例如编程操作)期间，用于写入操作的极性可影响(例如确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的定限特性(例如阈值电压)。由存储器单元105的材料存储的不同逻辑状态的存储器单元105的材料的定限特性之间的差(例如当材料存储逻辑状态‘0’对逻辑状态‘1’时阈值电压之间的差)可对应于存储器单元105的读取窗。
存储器装置100可包含布置成一图案(例如类网格图案)的存取线(例如各自沿着说明性x方向延伸的行线115、各自沿着说明性y方向延伸的列线125)。存取线可由一或多种导电材料形成。在一些实例中，行线115或其某部分可称为字线。在一些实例中，列线125或其某部分可称为数字线或位线。在不失理解的情况下，存取线及其类似物的指涉物可互换。存储器单元105可经定位于存取线(例如行线115与列线125)的相交点处。在一些实例中，存储器单元105还可沿着说明性z方向布置(例如，寻址)，例如在存储器单元组105沿着说明性z方向定位于不同层阶(例如层、层面、平面、层级)处的实施方案中。在一些实例中，包含不同层阶处的存储器单元105的存储器装置100可由与展示不同的存取线、解码器及其它支持电路系统的配置支持。
可通过激活例如行线115或列线125中的一或多者的存取线以及与替代性配置相关联的其它存取线来对存储器单元105执行例如读取操作及写入操作的操作。举例来说，通过激活行线115及列线125(例如，将电压施加到行线115或列线125)，可根据其相交点存取存储器单元105。在各种二维或三维配置中，行线115与列线125以及其它存取线的相交点可称为存储器单元105的地址。在一些实例中，存取线可为与存储器单元105耦合的导电线且可用于对存储器单元105执行存取操作。在一些实例中，存储器装置100可响应于可由与存储器装置100耦合的主机装置发出或可由存储器装置100(例如，由本地存储器控制器150)产生的命令而执行操作。
存取存储器单元105可通过一或多个解码器(例如行解码器110或列解码器120)以及其它实例控制。举例来说，行解码器110可从本地存储器控制器150接收行地址且基于接收到的行地址激活行线115。列解码器120可从本地存储器控制器150接收列地址且可基于接收到的列地址激活列线125。
感测组件130可操作以检测存储器单元105的状态(例如材料状态、电阻状态、阈值状态)及基于检测到的状态确定存储器单元105的逻辑状态。感测组件130可包含一或多个感测放大器以转换(例如放大)由存取存储器单元105引起的信号(例如列线125或其它存取线的信号)。感测组件130可比较从存储器单元105检测到的信号与参考135(例如参考电压、参考电荷、参考电流)。存储器单元105的检测到的逻辑状态可被提供为感测组件130的输出(例如，提供到输入/输出组件140)，且可向存储器装置100的另一组件或与存储器装置100耦合的主机装置指示检测到的逻辑状态。
本地存储器控制器150可通过各种组件(例如行解码器110、列解码器120、感测组件130以及其它组件)控制存储器单元105的存取。在一些实例中，行解码器110、列解码器120及感测组件130中的一或多者可与本地存储器控制器150共同定位。本地存储器控制器150可操作以从一或多个不同控制器(例如与主机装置相关联的外部存储器控制器、与存储器装置100相关联的另一控制器)接收信息(例如命令、数据)、将信息转译成可由存储器装置100使用的信令、对存储器单元105执行一或多个操作及基于执行一或多个操作来将数据从存储器装置100传送到主机装置。本地存储器控制器150可产生行地址信号及列地址信号以激活存取线，例如目标行线115及目标列线125。本地存储器控制器150还可产生且控制在存储器装置100的操作期间使用的各种信号(例如电压、电流)。一般来说，本文中论述的外加信号的振幅、形状或持续时间可改变且可因在操作存储器装置100时论述的各种操作而不同。
本地存储器控制器150可操作以对存储器装置100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作以及其它。在一些实例中，存取操作可由本地存储器控制器150响应于存取命令(例如，来自主机装置)而执行或以其它方式协调。本地存储器控制器150可操作以执行此处未列出的其它存取操作或与并非与存取存储器单元105直接相关的存储器装置100的操作相关的其它操作。
在其中存储器单元105可为多电平存储器单元105的实例的实例中，中间状态可使用一或多种极性的一或多个脉冲来存储到存储器单元105。多电平存储器单元可经配置以存储三种或更多种状态。能够由存储器单元存储的每一状态可映射到数字逻辑状态(例如，针对两个数据位，数字逻辑状态可包含00、01、10、11)。中间状态可指代存储器单元的小于能够由存储器单元存储的第一状态且大于能够由存储器单元存储的第二状态的状态。举例来说，第一状态可与第一电压阈值相关联，中间状态可与第二电压阈值相关联，且第二状态可与第三电压阈值相关联。在此实例中，第一电压阈值可大于第二电压阈值且第二电压阈值可大于第三电压阈值。任何数量的中间状态能够由多电平存储器单元存储。
在一些实例中，与边界状态(例如第一状态及第二状态)相比，中间状态可具有可被存储且不将错误引入到数据中的更小裕度的阈值电压。由存储器单元存储的每一状态可与电压阈值分布相关联。这意味着存储第一状态的第一存储器单元可具有与也存储第一状态的第二存储器单元不同的电压阈值。这可由于与存储器装置相关联的存储器单元与电路之间的制造变化或其它变化而发生。因而，随着用于一组存储器单元105的一组阈值电压之间的标准偏差增大，与用于将相同中间存储器状态写入到每一存储器单元105的编程脉冲相关联的复杂性也会提高。在一些实例中，此复杂性提高会将延时引入到系统中且减小与存储器单元组105相关联的读取预算窗。
因此，存储器装置100可通过实施基于脉冲的多电平单元编程技术来说明存储特定状态的一组存储器单元105的阈值电压偏差。举例来说，存储器装置100可将第一脉冲施加到第一存储器单元105以将第一状态写入到存储器单元105(例如复位状态或设置状态)。因而，存储器装置100可将斜坡电压施加到存储器单元105以识别存储存储器单元105的第一状态的相关联阈值电压。基于存储第一状态的存储器单元的特定电压阈值状态，存储器装置可识别(例如，经由经配置查找表)第一数量的一或多个脉冲且将第一数量的一或多个脉冲施加到存储器单元105以将预期中间状态写入到多电平存储器单元105。在一些实例中，存储器装置100可基于第一状态中的其相应阈值电压来将不同第一数量的脉冲施加到第一多电平存储器单元105及第二多电平存储器单元105。在一些实例中，第一脉冲及第一数量的一或多个脉冲可具有不同极性。在一些实例中，与用于给定存储器单元105的第一数量的脉冲相关联的脉冲振幅及脉冲宽度可基于第一状态的相关联阈值电压。
存储器装置100可包含支持基于脉冲的多电平单元编程的任何数量的非暂时性计算机可读媒体。举例来说，本地存储器控制器150、行解码器110、列解码器120、感测组件130或输入/输出组件140或其组合可包含或可存取存储用于执行本文中归于存储器装置100的功能的指令(例如固件)的一或多个非暂时性计算机可读媒体。举例来说，此类指令在由存储器装置100执行时可致使存储器装置100执行本文中描述的一或多个相关联功能。
图2、3A及3B说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器阵列200的实例。存储器阵列200可包含于存储器装置100中，且说明可由各种导电结构(例如存取线)存取的三维布置的存储器单元105的实例。图2说明相对于图3A及3B中展示的剖面A-A的存储器阵列200的俯视截面图(例如截面A-A)。图3A说明相对于图2中展示的剖面B-B的存储器阵列200的侧视截面图(例如截面B-B)。图3B说明相对于图2中展示的剖面C-C的存储器阵列200的侧视截面图(例如截面C-C)。截面图可为存储器阵列200的横截面图的实例，其中为了清楚而移除一些方面(例如电介质结构)。存储器阵列200的元件可相对于x方向、y方向及z方向进行描述，如图2、3A及3B中的每一者中说明。尽管包含于图2、3A及3B中的一些元件用数字指示符标记，其它对应元件未标记，但其是相同的或应被理解为类似以提高所描绘特征的可见性及清晰度。此外，尽管一些数量的重复元件在存储器阵列200的说明性实例中展示，但根据本文中描述的实例的技术可适用于任何数量的此类元件或一个重复元件与另一者之间的数量比。
在存储器阵列200的实例中，存储器单元105及字线205可根据层阶230(例如层面、层、平面、层级，如图3A及3B中说明)沿着z方向分布。在一些实例中，z方向可正交于存储器阵列200的衬底(未展示)，其可沿着z方向在所说明结构下方。尽管存储器阵列200的说明性实例包含四个层阶230，但根据本文中公开的实例的存储器阵列200可沿着z方向包含任何数量的一或多个层阶230(例如64个层阶、128个层阶)。
每一字线205可为由一或多种导电材料(例如一或多个金属部分、一或多个金属合金部分)形成的存取线的一部分的实例。如所说明，字线205可形成于梳型结构中，包含沿着y方向延伸穿过支柱220之间的间隙(例如交替间隙)的部分(例如突起、尖齿)。举例来说，如所说明，存储器阵列200可每层阶230包含两个字线205(例如，根据给定层阶n的奇数字线205-a-n1及偶数字线205-a-n2)，其中相同层阶230的此类字线205可被描述为交错的(例如，其中奇数字线205-a-n1的部分沿着y方向突出于偶数字线205-a-n2的部分之间，且反之亦然)。在一些实例中，(例如，层阶230的)奇数字线205可与给定支柱220的第一侧上(例如，沿着x方向)的第一存储器单元105相关联且(例如，相同层阶230的)偶数字线可与给定支柱220的第二侧上(例如，沿着x方向，与第一存储器单元105相对)的第二存储器单元105相关联。因此，在一些实例中，给定层阶230的存储器单元105可根据偶数字线205或奇数字线205来寻址(例如选择、激活)。
每一支柱220可为由一或多种导电材料(例如一或多个金属部分、一或多个金属合金部分)形成的存取线(例如导电支柱部分)的一部分的实例。如所说明，支柱220可经布置成沿着第一方向具有第一数量的支柱220(例如，沿着x方向8个支柱，8行支柱)且沿着第二方向具有第二数量的支柱220(例如，沿着y方向5个支柱，5列支柱)的二维阵列(例如，在xy平面中)。尽管存储器阵列200的说明性实例包含沿着x方向8个支柱220及沿着y方向5个支柱220的二维布置，但根据本文中公开的实例的存储器阵列200可包含沿着x方向的任何数量的支柱220及沿着y方向的任何数量的支柱220。此外，如所说明，每一支柱220可与一组相应存储器单元105耦合(例如，沿着z方向，每一层阶230一或多个存储器单元105)。沿着z方向延伸的支柱220可在xy平面中具有一横截面积。尽管在xy平面中用圆形横截面积说明，但支柱220可由不同形状形成，例如在xy平面中具有椭圆形、正方形、矩形、多边形或其它横截面积。
存储器单元105各自可包含硫属化物材料。在一些实例中，存储器单元105可为定限存储器单元的实例。每一存储器单元105可根据字线205(例如层阶选择，其可包含层阶230内的偶数或奇数选择)与支柱220之间的相交点存取(例如寻址、选择)。举例来说，如所说明，层阶230-a-3的选定存储器单元105-a可根据支柱220-a-43与字线205-a-32之间的相交点存取。
存储器单元105可通过跨存储器单元105施加存取偏压(例如存取电压Vaccess，其可为正电压或负电压)来存取(例如写入、读取)。在一些实例中，存取偏压可通过用第一电压(例如Vaccess/2)使选定字线205偏压及通过用第二电压(例如-Vaccess/2)使选定支柱220偏压来施加，第二电压可具有相对于第一电压的相反符号。关于选定存储器单元105-a，对应存取偏压(例如第一电压)可经施加到字线205-a-32，而其它未选定字线205可接地(例如，偏压到0V)。在一些实例中，字线偏压可由与字线205中的一或多者耦合的字线驱动器(未展示)提供。
为了将对应存取偏压(例如第二电压)施加到支柱220，支柱220可经配置以经由耦合(例如，物理地、用电)于支柱220与感测线215之间的相应晶体管225与感测线215(例如沿着y方向延伸的数字线、列线、存取线)选择性耦合。在一些实例中，晶体管225可为垂直晶体管(例如具有沿着z方向的沟道的晶体管、具有沿着z方向的半导体结的晶体管)，其可使用各种技术(例如薄膜技术)形成于存储器阵列200的衬底上方。在一些实例中，选定支柱220、选定感测线215或其组合可为参考图1描述的选定列线125的实例(例如位线)。
晶体管225(例如晶体管225的沟道部分)可由与一组晶体管225(例如沿着x方向的组)的相应栅极耦合的栅极线210(例如沿着x方向延伸的激活线、选择线、行线、存取线)激活。换句话说，支柱220中的每一者可具有经配置用于与存取线(例如感测线215)耦合的第一端(例如，朝向负z方向，底端)。在一些实例中，栅极线210、晶体管225或两者可被视为行解码器110的组件(例如，作为支柱解码器组件)。在一些实例中，支柱220或感测线215或其组合的选择(例如偏压)可由列解码器120或感测组件130或两者支持。
为了将对应存取偏压(例如-Vaccess/2)施加到支柱220-a-43，感测线215-a-4可用存取偏压来偏压，且栅极线210-a-3可接地(例如，偏压到0V)或以其它方式用激活电压来偏压。在其中晶体管225是n型晶体管的实例中，栅极线210-a-3用相对高于感测线215-a-4的电压来偏压可激活晶体管225-a(例如，致使晶体管225-a在导通状态中操作)，借此耦合支柱220-a-43与感测线215-a-4且用相关联存取偏压来使支柱220-a-43偏压。然而，晶体管225可包含不同沟道类型或可根据不同偏压方案进行操作以支持各种存取操作。
在一些实例中，存储器阵列200的未选定支柱220可在晶体管225-a被激活时电浮动，或可与另一电压源耦合(例如接地、经由高电阻路径、经由泄漏路径)以避免支柱220的电压漂移。举例来说，接地电压施加到栅极线210-a-3可不激活与栅极线210-a-3耦合的其它晶体管，因为栅极线210-a-3的接地电压可不大于其它感测线215(例如，其可用接地电压来偏压或可浮动)的电压。此外，其它未选定栅极线210(包含图3A中展示的栅极线210-a-5)可用等于或类似于存取偏压的电压(例如-Vaccess/2或某其它负偏压或相对接近存取偏压电压的偏压)来偏压，使得沿着未选定栅极线210的晶体管225不被激活。因此，与栅极线210-a-5耦合的晶体管225-b可被取消激活(例如，在非导通状态中操作)，借此将感测线215-a-4的电压与支柱220-a-45以及其它支柱220隔离。
在写入操作中，存储器单元105可通过跨存储器单元105施加写入偏压(例如，其中Vaccess＝Vwrite，其可为正电压或负电压)来写入。在一些实例中，写入偏压的极性可影响(例如确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值电压。举例来说，施加具有第一极性的写入偏压可用可与存储逻辑0相关联的第一阈值电压设置存储器单元105的材料。此外，施加具有第二极性(例如，与第一极性相反)的写入偏压可用可与存储逻辑1相关联的第二阈值电压设置存储器单元的材料。由存储器单元105的材料存储的不同逻辑状态的存储器单元105的材料的阈值电压之间的差(例如当材料存储逻辑状态‘0’对逻辑状态‘1’时阈值电压之间的差)可对应于存储器单元105的读取窗。
在读取操作中，存储器单元105可通过跨存储器单元105施加读取偏压(例如，其中Vaccess＝Vread，其可为正电压或负电压)来读取。在一些实例中，存储器单元105的逻辑状态可基于存储器单元105在存在外加读取偏压时是否定限来评估。举例来说，此读取偏压可致使存储第一逻辑状态(例如逻辑0)的存储器单元105定限(例如，准许电流流动，准许电流高于阈值电压)，且可不致使存储第二逻辑状态(例如逻辑1)的存储器单元105定限(例如，可不准许电流流动，可准许电流低于阈值电压)。
在其中存储器单元105可为多电平存储器单元105的实例的实例中，中间状态(例如01或10)可使用一或多种极性的一或多个脉冲来存储到选定存储器单元105-a。在一些实例中，与边界逻辑状态(例如00及11)相比，中间状态可具有减小相关联阈值电压分布(例如σ值)。因而，随着用于一组存储器单元105的一组阈值电压之间的标准偏差增大，与用于将相同中间存储器状态写入到每一选定存储器单元105-a的编程脉冲相关联的复杂性也会提高。在一些实例中，此复杂性提高会将延时引入到系统中且减小与存储器单元组105相关联的读取预算窗。
因此，存储器阵列200可通过实施基于脉冲的多电平单元编程技术来说明用于一组存储器单元105的阈值电压偏差。举例来说，存储器阵列200可将第一脉冲施加到第一选定存储器单元105-a以将第一状态写入到选定存储器单元105-a(例如复位状态或设置状态)。因而，存储器阵列200可将斜坡电压施加到选定存储器单元105-a以识别存储选定存储器单元105-a的第一状态的相关联阈值电压。基于电压阈值状态，存储器装置可识别(例如，经由经配置查找表)第一数量的一或多个脉冲且将第一数量的一或多个脉冲施加到选定存储器单元105-a以将预期中间状态写入到选定存储器单元105-a。在一些实例中，存储器阵列200可基于第一状态中的其相应阈值电压来将不同第一数量的脉冲施加到第一多电平存储器单元105及第二多电平存储器单元105。在一些实例中，第一脉冲及第一数量的一或多个脉冲可具有不同极性。在一些实例中，与用于给定存储器单元105的第一数量的脉冲相关联的脉冲振幅及脉冲宽度可基于第一状态的相关联阈值电压。
图4说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的图400的实例。在一些实例中，图400可实施存储器装置100、存储器阵列200或其组合的方面。举例来说，存储器单元405可为参考图1到3的存储器单元105的实例。多电平存储器单元405可经配置以使用多电平存储技术存储表示多个数据位的存储器状态。电压分布描绘可被读取的存储器状态。在一些实例中，图400可描绘使用自适应编程算法对多电平存储器单元405进行编程，自适应编程算法考虑每一存储器单元405的设置及复位阈值电压相关性及对给定存储器状态编程多于一种电压410电平的能力。
如图4中说明，每一存储器单元405(例如存储器单元405-a、存储器单元405-b及存储器单元405-c)可与给定存储器状态的相应阈值电压415相关联。存储器单元405-a可具有与存储器状态00(例如复位状态)相关联的阈值电压415。阈值电压415可为可与存储器状态00(例如复位状态)相关联的阈值电压范围内的一者。由于存储器单元及电路的变化，存储相同存储器状态的存储器单元之间可存在阈值电压的一些变化。此类电压阈值分布可减小读取窗预算用于感测存储器单元的状态。因此，可有利地减小存储相同存储器状态的存储器单元的电压阈值变化。举例来说，存储器单元405-a可存储存储器状态00(例如复位状态)且具有电压阈值415-a，且存储器单元405-b也可存储存储器状态00(例如复位状态)且具有电压阈值415-b。另外或替代地，存储存储器状态00(例如复位状态)的存储器单元405-c可具有阈值电压415-c，其在与存储器状态相关联的电压410边界的右边缘上(例如高阈值电压415存储器单元)。因而，存储器单元组405的每一存储器状态可驻留于阈值电压415分布上，其中阈值电压415的一范围可与相应存储器状态相关联。每一存储器状态的分布可对应于使用具有正或负极性的写入脉冲形成且使用具有正或负极性的读取脉冲读取的分布。虽然图4说明与不同阈值电压415相关联的三个存储器单元405，但应理解，存储器系统可与给定存储器状态的任何数目个不同阈值电压415相关联的任何数目个存储器单元405相关联。
在其中一组存储器单元405与两种存储器状态(例如0或1)相关联的实例中，存储器系统可利用相同脉冲420(例如脉冲420的盲施加)来将相同存储器状态写入到各种存储器单元405，尽管各种存储器单元405与不同阈值电压415相关联。这可为与两种存储器状态相关联的读取窗预算足够大使得两种状态的电压阈值分布不重叠的原因。当存储器状态之间的电压阈值分布重叠时，错误可发生于从存储器单元读取数据时。举例来说，存储器装置可在读取操作期间将单元解译为第一状态，但预期状态可为第二状态。在一些实例中，存储器系统可通过将第一电压施加到与存储器单元405相关联的字线及将与第一电压不同的第二电压施加到与存储器单元405相关联的数字线来施加脉冲420。
然而，在一些情况中，当存储器单元405与三种或更多种存储器状态相关联(例如，如图4中说明)时，每一存储器单元405的阈值电压415的偏差可在使用相同脉冲420将相同中间存储器状态写入或读取到每一存储器单元405时引入错误。举例来说，施加到存储器单元405-c的将存储器状态01写入到存储器单元405-c的盲脉冲420可将存储器状态10写入到存储器单元405-a。另外或替代地，施加到存储器单元405-a的将存储器状态01写入到存储器单元405-a的盲脉冲420可使存储器单元405-c保持于与状态00相关联的阈值电压415分布中。在一些实例中，与中间存储器状态相关联的阈值电压415分布可比设置及复位状态更小(例如，更严格σ值)，从而进一步提高对具有相同中间状态的多个存储器单元405编程的复杂性。因而，存储器系统无法使用相同盲脉冲420来将相同中间存储器状态(例如01或10)写入到存储器单元405-a到405-c且不增加将错误引入到所存储数据中的可能性。
因此，存储器系统可检测与给定存储器单元405相关联的阈值电压415且识别要施加到给定存储器单元405的一定数量的脉冲420以写入预期中间存储器状态，如本文中描述。举例来说，如图4中说明，存储器系统可确定将中间存储器状态01写入到存储器单元405-a到405-c中的每一者。因而，存储器系统可执行初始预调节状态。在一些实例中，如果系统的读取脉冲具有负极性，那么存储器系统可执行设置预调节，其中存储器系统使用负写入脉冲来将存储器状态00写入到给定存储器单元405。在此类实例中，存储器系统可在设置预调节下确定与给定存储器单元405相关联的阈值电压415。在一些例子中，存储器系统可通过使用电压斜坡及一组锁存器来确定阈值电压415，如本文中参考图5描述。基于在设置预调节下确定存储器单元405的阈值电压415，存储器系统可执行盲复位编程(例如，使用正写入脉冲)以将给定存储器单元405转变到存储器状态11(例如复位状态)。设置预调节及阈值电压415确定可用于确定设置分布内每一存储器单元405的相应位置(例如电压410)，这可引入当写入存储器单元405的预期中间存储器状态时采用的一定程度的自适应性。
另外或替代地，如果系统的读取脉冲具有正极性，那么存储器系统可执行复位预调节，其中存储器系统使用正写入脉冲来将存储器状态11写入到给定存储器单元405。在此类实例中，存储器系统可在复位预调节下确定与给定存储器单元405相关联的阈值电压415。在一些例子中，存储器系统可基于使用电压斜坡及一组锁存器来确定阈值电压415，如本文中参考图5描述。在其中存储器系统使用正读取极性的情况中，存储器系统可经配置有根据正读取极性配置的感测放大器。复位预调节可在将中间存储器状态写入到存储器单元405之前避免第一状态预调节(用于检测阈值电压)与第二脉冲预调节之间的极性变化。
因而，存储器系统可确定要施加到给定存储器单元405的脉冲数量425(例如脉冲数目)以将预期中间状态写入到存储器单元405(例如图4中说明的状态01)。在一些实例中，存储器系统可基于确定与每一相应存储器单元405相关联的阈值电压415来确定每一相应存储器单元405的脉冲数量425。举例来说，存储器系统可使用使存储器单元405的阈值电压415与给定中间存储器状态的脉冲数量425相关的相关联比较器组件(例如查找表)。例如，为了将存储器状态01写入到参考图4的每一存储器单元405，存储器单元405-a的阈值电压415可与脉冲数量425-a(例如2个脉冲420)相关联，存储器单元405-b的阈值电压415可与脉冲数量425-b(例如3个脉冲420)相关联，且存储器单元405-c的阈值电压415可与脉冲数量425-c(例如4个脉冲420)相关联。在一些情况中，阈值电压415的相应组可与用于将预期中间状态写入到存储器单元405的相应脉冲数量425相关联。另外或替代地，存储器系统可任选地在施加相应脉冲数量425之后验证每一存储器单元405的中间存储器状态。在一些实例中，存储器系统可避免验证中间状态以提高每一存储器单元405的写入处理量。在一些实例中，存储器系统可验证中间状态以进一步评估与存储器单元405相关联的阈值电压分布。
在一些实例中，与存储器系统相关联的比较器组件还可基于给定存储器单元405的相关联阈值电压415来指示与给定脉冲数量425的每一脉冲420相关联的一或多种特性。举例来说，针对脉冲数量425的每一脉冲420，比较器可指示电压或电流脉冲振幅(例如V/IPA)、脉冲宽度(例如PW)或其组合。在一些例子中，脉冲数量425的每一脉冲420可具有相同电压或电流振幅、相同脉冲420宽度或两者。另外或替代地，脉冲数量425的每一脉冲420可具有不同电压或电流振幅、不同脉冲宽度或两者。在一些实例中，用于较高阈值电压存储器单元405(例如存储器单元405-c)的脉冲420可具有较高电压或电流脉冲振幅、较长脉冲宽度或两者。在一些实例中，用于较低阈值电压存储器单元405(例如存储器单元405-a)的脉冲420可具有较低电压或电流脉冲振幅、较短脉冲宽度或两者。在一些实例中，存储器单元405可使用相同电压或电流脉冲振幅、相同脉冲宽度或两者来将脉冲420施加到每一存储器单元405。比较器组件的进一步论述在本文中描述，包含参考图6。
如图4中说明，每一存储器单元405可受益于用于设置及复位的阈值电压415之间的定义关系(例如，每一存储器单元405用于设置的阈值电压415与用于复位的阈值电压415之间的电压差可类似)。此定义关系可允许存储器系统在第一存储器状态下(例如，使用设置或复位预调节)确定(例如，测量)存储器单元405的阈值电压415及利用设置与复位之间的相对电压位置来施加脉冲数量425以达到预期中间存储器状态。通过使用脉冲数量425，存储器系统可比使用盲编程脉冲更精确地定位存储器状态的电压阈值。这可改进中间状态的读取窗预算且可减小当读取多电平存储器单元时发生错误的可能性。自适应存储器单元405编程还可允许与中间存储器状态相关联的更严格电压410分布(例如，基于识别与每一存储器单元405相关联的阈值电压415)。
根据设置预调节程序，存储器系统可执行以下过程中的一或多者。举例来说，存储器系统可识别存储器单元405的与中间阈值电压415相关联的预期逻辑状态(例如10或01)。因而，存储器系统可根据设置预调节程序将具有负极性的第一脉冲420施加到存储器单元405以存储11逻辑状态。接着，存储器系统可基于将负脉冲施加到存储器单元405来识别存储中间逻辑状态的存储器单元405的阈值电压415。接着，存储器系统可基于识别存储中间逻辑状态的存储器单元405的阈值电压415来将具有正极性的第二脉冲420施加到存储器单元405以将00逻辑状态存储于存储器单元405中。接着，存储器系统可基于识别存储中间逻辑状态的存储器单元405的阈值电压415来将具有负极性的脉冲数量425施加到存储器单元405以将中间逻辑状态存储于存储器单元405中。
根据复位预调节程序，存储器系统可执行以下过程中的一或多者。举例来说，存储器系统可识别存储器单元405的与中间阈值电压415相关联的预期逻辑状态(例如10或01)。因而，存储器系统可根据复位预调节程序将具有正极性的第一脉冲420施加到存储器单元405以存储00逻辑状态。接着，存储器系统可基于将正脉冲420施加到存储器单元405来识别存储中间逻辑状态的存储器单元405的阈值电压415。接着，存储器系统可基于识别存储中间逻辑状态的存储器单元405的阈值电压415来将具有负极性的第一脉冲数量425施加到存储器单元405以将中间逻辑状态存储于存储器单元405中。
图5说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的系统500的实例。在一些实例中，系统500可实施存储器装置100、存储器阵列200、图400或其组合的方面。举例来说，存储器单元505可为参考图1到3的存储器单元105或参考图4的存储器单元405的实例。系统500可使用读取斜坡发生器520及一或多个锁存器545来识别存储器单元505的阈值电压(例如参考图4的阈值电压415)。
如图5中说明，存储器单元505可与字线解码器510及位线解码器515耦合。在一些实例中，字线解码器510及位线解码器515可为参考图1描述的行解码器110、列解码器120或其组合的实例。因而，系统500可使用字线解码器510及位线解码器515来选择存储器单元505用于阈值电压检测场合。虽然图5说明单个存储器单元505，但应理解，系统500可使用字线解码器510及位线解码器来选择任何数目个存储器单元505。
在一些实例中，系统500可通过使用读取斜坡发生器520经由位线解码器515将读出电压斜坡传输到存储器单元505来对存储器单元505执行阈值电压检测。在一些其它实施方案中，读取斜坡发生器520可将读出电压斜坡传输到字线解码器510。如图5中说明，读出电压斜坡可增大在持续时间530内诱发于存储器单元505上的电压525。在一些实例中，读出电压斜坡还可与响应于施加斜坡电压而开始的一或多个时钟信号535(例如时钟535-a、时钟535-b、时钟535-c及时钟535-d)相关联。举例来说，每一时钟535可与可存储相应时钟535的值的相应锁存器545的输入耦合。在一些实例中，系统500可基于施加斜坡电压来启动一或多个时钟535到一或多个锁存器545。因而，每一锁存器545在给定持续时间530内的值可对应于给定持续时间530内的电压525。
在一些情况中，存储器单元505还可与可操作以识别存储器单元505的突返事件的电压检测器540耦合。在一些实例中，当跨存储器单元505的外加电压差超过与存储器单元505相关联的阈值电压时，存储器单元505可经历突返事件(例如，存储器单元505在其达到阈值电压时急变)。基于识别存储器单元505处的突返事件，电压检测器540可触发锁存器545锁存(例如，存储)相关联时钟535的当前值。因而，锁存器545可基于施加读出电压斜坡来响应于存储器单元505经历突返事件而存储一或多个时钟535的值。
基于将一或多个时钟535存储于一或多个相关联锁存器545中，系统500可识别存储器单元505的阈值电压。在一些实例中，系统500可使用本文中描述的技术来识别用于一组存储器单元505的相应阈值电压。在此类实例中，系统500可在一分布中定义一组单元群组，其中每一单元群组与阈值电压范围相关联。因而，存储器单元组505的每一存储器单元505可被分类到与其阈值电压相关联的所述一组单元群组的单元群组中。另外或替代地，系统500可产生使存储器单元组505的每一存储器单元505与数个锁存器545相关联的查找表，其中锁存器545可表示具有分布的不同单元群组的量化。用于识别存储器单元505的阈值电压及确定用于将预期中间存储器状态写入到存储器单元505的脉冲数量(例如参考图4的脉冲数量425)的另外描述在本文中描述，包含参考图6。
图6说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的系统600的实例。在一些实例中，系统600可实施存储器装置100、存储器阵列200、图400、系统500或其组合的方面。举例来说，存储器单元605可为参考图1到3的存储器单元105、参考图4的存储器单元405或参考图5的存储器单元505的实例。另外或替代地，字线解码器610及位线解码器615可为参考图5描述的字线解码器510及位线解码器515的相应实例。系统600可使用电压程序产生器620、比较器640及开关645以基于存储器单元605的经识别阈值电压来确定及施加一定数量的脉冲以将预期中间存储器状态写入到存储器单元605。
如图6中说明，系统600可具有相关联电压程序产生器620，其可产生一定数量的脉冲来将预期中间存储器状态写入到存储器单元605。在一些实例中，电压程序产生器620可与参考图5描述的读取斜坡发生器520及锁存器545耦合。在一些实例中，当存储器单元605经历突返事件时，电压程序产生器620可接收每一锁存器545的值的指示。
在一些实例中，系统600可使用存储器单元605的锁存器的所存储值来识别数个脉冲以将预期中间存储器状态编程到存储器单元605。例如，电压程序产生器620可操作以将一或多个锁存器的值的指示传输到比较器640。基于锁存器的值与存储器单元605的阈值电压相关联，比较器640可使用锁存器的值来识别一定数量的脉冲。在一些实例中，比较器640可使用使锁存器的值与脉冲的数量相关联的相关联查找表，其中锁存器的不同值(例如不同阈值电压)可与脉冲的不同数量相关联。脉冲的数量还可基于存储器单元605的预期存储器状态。举例来说，锁存器的第一组值可与用于写入存储器状态01的脉冲的第一数量及与第一数量不同的用于写入存储器状态10的脉冲的第二数量相关联。查找表还可基于存储器单元605的经识别阈值电压来指示一定数量的脉冲的脉冲振幅及脉冲宽度。
基于比较器640识别用于写入预期中间存储器状态的脉冲数量，比较器640可将脉冲数量的指示传输到系统600的开关645。在一些实例中，开关645可操作以基于从比较器640接收脉冲数量的指示来闭合。在一些实例中，系统600的电压程序产生器620可基于开关645闭合来将所指示数量的脉冲递送到存储器单元605以写入预期中间存储器状态。例如，电压程序产生器620可将一定数量的脉冲传输到位线解码器615，位线解码器615接着可基于开关645闭合来诱发跨存储器单元605的电压差。因而，由一定数量的脉冲诱发的跨存储器单元605的电压差可将预期中间存储器状态写入到存储器单元605。
图7展示根据本文中公开的实例的支持基于脉冲的多电平单元编程的存储器装置720的框图700。存储器装置720可为参考图1到6描述的存储器装置的方面的实例。存储器装置720或其各个组件可为用于执行本文中描述的基于脉冲的多电平单元编程的各个方面的构件的实例。举例来说，存储器装置720可包含逻辑状态识别组件725、电压程序产生器组件730、电压检测器组件735、读取斜坡发生器组件740、锁存器组件745、比较器组件750、时钟启动组件755或其任何组合。这些组件中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。
逻辑状态识别组件725可经配置为或以其它方式支持用于识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态的构件，存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与第一阈值电压与第二阈值电压之间的中间阈值电压相关联的第一逻辑状态。电压程序产生器组件730可经配置为或以其它方式支持用于至少部分基于识别第一逻辑状态来将具有第一极性的第一脉冲施加到存储器单元以将第二逻辑状态存储于存储器单元中的构件。电压检测器组件735可经配置为或以其它方式支持用于至少部分基于将第一脉冲施加到存储器单元来识别存储第二逻辑状态的存储器单元的阈值电压的构件。在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于至少部分基于识别存储第二逻辑状态的存储器单元的阈值电压来将第一数量的脉冲施加到存储器单元以将第一逻辑状态存储于存储器单元中的构件，第一数量的脉冲具有与第一极性不同的第二极性。在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于基于识别存储第二逻辑的存储器单元的阈值电压来将具有与第一极性不同的第二极性的第二脉冲施加到存储器单元以将第三逻辑状态存储于存储器单元中的构件。在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于至少部分基于识别存储第二逻辑状态的存储器单元的阈值电压来将具有第一极性的第一数量的脉冲施加到存储器单元以将第一逻辑状态存储于存储器单元中的构件。
在一些实例中，为了支持识别存储第二逻辑状态的存储器单元的阈值电压，读取斜坡发生器组件740可经配置为或以其它方式支持用于将斜坡电压施加到存储器单元的构件，其中斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联。在一些实例中，为了支持识别存储第二逻辑状态的存储器单元的阈值电压，锁存器组件745可经配置为或以其它方式支持用于至少部分基于施加斜坡电压来响应于存储器单元经历突返事件而将一或多个时钟信号的值存储于一或多个锁存器中的构件。
在一些实例中，电压检测器组件735可经配置为或以其它方式支持用于至少部分基于存储于一或多个锁存器中的一或多个时钟信号的值来识别存储器单元的阈值电压的构件，其中施加第一数量的脉冲是至少部分基于一或多个时钟信号的值。
在一些实例中，比较器组件750可经配置为或以其它方式支持用于比较存储于一或多个锁存器中的一或多个时钟信号的值与多个电压阈值区的构件，其中识别存储器单元的阈值电压是至少部分基于比较。
在一些实例中，时钟启动组件755可经配置为或以其它方式支持用于至少部分基于施加斜坡电压来启动一或多个时钟信号到一或多个锁存器的构件。
在一些实例中，为了支持选择第一数量的脉冲，比较器组件750可经配置为或以其它方式支持用于至少部分基于存储器单元的阈值电压来识别第一数量的脉冲用于将第一逻辑状态存储于存储器单元中的构件，其中施加第一数量的脉冲是至少部分基于识别第一数量的脉冲。
在一些实例中，脉冲的不同数量与存储器单元的不同电压阈值相关联。
在一些实例中，脉冲电流至少部分基于与第一阈值电压相关联。在一些实例中，脉冲宽度至少部分基于与第一阈值电压相关联。
在一些实例中，每一脉冲电流是相同第一脉冲电流且每一脉冲宽度是相同第一脉冲宽度。
在一些实例中，与第二阈值电压相关联的第二数量的脉冲中的每一脉冲具有第二脉冲电流及第二脉冲宽度，第二脉冲电流与第一脉冲电流不同，第二脉冲宽度与第一脉冲宽度不同。
在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于施加具有第一极性的第一脉冲的构件。在一些实例中，电压检测器组件735可经配置为或以其它方式支持用于读取具有第一极性的存储器单元的阈值电压的构件。在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于至少部分基于读取具有第一极性的存储器单元的阈值电压来将具有第二极性的第二脉冲施加到存储器单元以存储第三逻辑状态的构件，第二脉冲的电流脉冲振幅或脉冲持续时间或两者与用于存储第一逻辑状态的第一数量的脉冲的电流脉冲振幅或脉冲持续时间不同。
在一些实例中，电压程序产生器组件730可经配置为或以其它方式支持用于施加具有第一极性的第一脉冲的构件。在一些实例中，电压检测器组件735可经配置为或以其它方式支持用于读取具有第一极性的存储器单元的阈值电压的构件，其中第一极性包含正极性。
在一些实例中，为了支持施加第一脉冲，电压程序产生器组件730可经配置为或以其它方式支持用于将第一电压施加到字线的构件。在一些实例中，为了支持施加第一脉冲，电压程序产生器组件730可经配置为或以其它方式支持用于将与第一电压不同的第二电压施加到数字线的构件。
图8展示说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的方法800的流程图。方法800的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法800的操作可由参考图1到7描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在805处，方法可包含识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态，存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与第一阈值电压与第二阈值电压之间的中间阈值电压相关联的第一逻辑状态。操作805可根据本文中公开的实例执行。在一些实例中，操作805的方面可由参考图7描述的逻辑状态识别组件725执行。
在810处，方法可包含基于识别第一逻辑状态来将具有第一极性的第一脉冲施加到存储器单元以将第二逻辑状态存储于存储器单元中。操作810可根据本文中公开的实例执行。在一些实例中，操作810的方面可由参考图7描述的电压程序产生器组件730执行。
在815处，方法可包含基于将第一脉冲施加到存储器单元来识别存储第二逻辑状态的存储器单元的阈值电压。操作815可根据本文中公开的实例执行。在一些实例中，操作815的方面可由参考图7描述的电压检测器组件735执行。
在820处，方法可包含基于识别存储第二逻辑状态的存储器单元的阈值电压来将第一数量的脉冲施加到存储器单元以将第一逻辑状态存储于存储器单元中，第一数量的脉冲具有与第一极性不同的第二极性。操作820可根据本文中公开的实例执行。在一些实例中，操作820的方面可由参考图7描述的电压程序产生器组件730执行。
在一些实例中，本文中描述的设备可执行一或若干方法，例如方法800。设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：
方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其中识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
方面3：根据方面2所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
方面4：根据方面3所述的方法、设备或非暂时性计算机可读媒体，其中进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：比较存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值与多个电压阈值区，其中识别所述存储器单元的阈值电压是至少部分基于所述比较。
方面5：根据方面2到4中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于施加所述斜坡电压来启动所述一或多个时钟信号到所述一或多个锁存器。
方面6：根据方面1到5中任一方面所述的方法、设备或非暂时性计算机可读媒体，其中选择所述第一数量的脉冲包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于所述存储器单元的所述阈值电压来识别所述第一数量的脉冲用于将所述第一逻辑状态存储于所述存储器单元中，其中施加所述第一数量的脉冲是至少部分基于识别所述第一数量的脉冲。
方面7：根据方面6所述的方法、设备或非暂时性计算机可读媒体，其中脉冲的不同数量与所述存储器单元的不同电压阈值相关联。
方面8：根据方面6到7中任一方面所述的方法、设备或非暂时性计算机可读媒体，其中脉冲电流至少部分基于与所述第一阈值电压相关联且脉冲宽度至少部分基于与所述第一阈值电压相关联。
方面9：根据方面8所述的方法、设备或非暂时性计算机可读媒体，其中每一脉冲电流是相同第一脉冲电流且每一脉冲宽度是相同第一脉冲宽度。
方面10：根据方面9所述的方法、设备或非暂时性计算机可读媒体，其中与所述第二阈值电压相关联的第二数量的脉冲中的每一脉冲具有第一脉冲电流及第二脉冲宽度，所述第二脉冲电流与所述第一脉冲电流不同，所述第二脉冲宽度与所述第一脉冲宽度不同。
方面11：根据方面1到10中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：施加具有所述第一极性的所述第一脉冲；读取具有所述第一极性的所述存储器单元的所述阈值电压；及至少部分基于读取具有所述第一极性的所述存储器单元的所述阈值电压来将具有所述第二极性的第二脉冲施加到所述存储器单元以存储所述第三逻辑状态，所述第二脉冲的电流脉冲振幅或脉冲持续时间或两者与用于存储所述第一逻辑状态的所述第一数量的脉冲的所述电流脉冲振幅或脉冲持续时间不同。
方面12：根据方面1到11中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：施加具有所述第一极性的所述第一脉冲；及读取具有所述第一极性的所述存储器单元的所述阈值电压，其中所述第一极性包含正极性。
方面13：根据方面1到12中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：将第一电压施加到字线；及将与所述第一电压不同的第二电压施加到数字线。
图9展示说明根据本文中公开的实例的支持基于脉冲的多电平单元编程的方法900的流程图。方法900的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法900的操作可由参考图1到7描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在905处，方法可包含识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态，存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与第一阈值电压与第二阈值电压之间的中间阈值电压相关联的第一逻辑状态。操作905可根据本文中公开的实例执行。在一些实例中，操作905的方面可由参考图7描述的逻辑状态识别组件725执行。
在910处，方法可包含基于识别第一逻辑状态来将具有第一极性的第一脉冲施加到存储器单元以将第二逻辑状态存储于存储器单元中。操作910可根据本文中公开的实例执行。在一些实例中，操作910的方面可由参考图7描述的电压程序产生器组件730执行。
在915处，方法可包含基于将第一脉冲施加到存储器单元来识别存储第二逻辑状态的存储器单元的阈值电压。操作915可根据本文中公开的实例执行。在一些实例中，操作915的方面可由参考图7描述的电压检测器组件735执行。
在920处，方法可包含基于识别存储第二逻辑的存储器单元的阈值电压来将具有与第一极性不同的第二极性的第二脉冲施加到存储器单元以将第三逻辑状态存储于存储器单元中。操作920可根据本文中公开的实例执行。在一些实例中，操作920的方面可由参考图7描述的电压程序产生器组件730执行。
在925处，方法可包含基于识别存储第二逻辑状态的存储器单元的阈值电压来将具有第一极性的第一数量的脉冲施加到存储器单元以将第一逻辑状态存储于存储器单元中。操作925可根据本文中公开的实例执行。在一些实例中，操作925的方面可由参考图7描述的电压程序产生器组件730执行。
在一些实例中，本文中描述的设备可执行一或若干方法，例如方法900。设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：
方面14：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将具有与所述第一极性不同的第二极性的第二脉冲施加到所述存储器单元以将所述第三逻辑状态存储于所述存储器单元中；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将具有所述第一极性的第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中。
方面15：根据方面14所述的方法、设备或非暂时性计算机可读媒体，其中识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
方面16：根据方面15所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
方面17：根据方面16所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：比较存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值与多个电压阈值区，其中识别所述存储器单元的阈值电压是至少部分基于所述比较。
方面18：根据方面15到17中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于施加所述斜坡电压来启动所述一或多个时钟信号到所述一或多个锁存器。
方面19：根据方面14到18中任一方面所述的方法、设备或非暂时性计算机可读媒体，其中选择所述第一数量的脉冲包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分基于所述存储器单元的所述阈值电压来识别所述第一数量的脉冲用于将所述第一逻辑状态存储于所述存储器单元中，其中施加所述第一数量的脉冲是至少部分基于识别所述第一数量的脉冲。
方面20：根据方面19所述的方法、设备或非暂时性计算机可读媒体，其中脉冲的不同数量与所述存储器单元的不同电压阈值相关联。
方面21：根据方面19到20中任一方面所述的方法、设备或非暂时性计算机可读媒体，其中脉冲电流至少部分基于与所述第一阈值电压相关联且脉冲宽度至少部分基于与所述第一阈值电压相关联。
方面22：根据方面21所述的方法、设备或非暂时性计算机可读媒体，其中每一脉冲电流是相同第一脉冲电流且每一脉冲宽度是相同第一脉冲宽度。
应注意，本文中描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。
描述一种设备。下文提供本文中描述的设备的方面的概述：
方面23：一种设备，其包含：处理器；存储器，其与所述处理器耦合；及指令，其存储于所述存储器中且可由所述处理器执行以致使所述设备：识别要存储于包含硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包含与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
方面24：根据方面23所述的设备，其中用于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压的所述指令可由所述处理器进一步执行以致使所述设备：将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
方面25：根据方面24所述的设备，其中所述指令可由所述处理器进一步执行以致使所述设备：至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
应注意，本文中描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。
本文中描述的信息及信号可使用各种不同工艺及技术中的任何者表示。举例来说，在整个上文描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，信号可表示信号总线，其中总线可具有各种位宽度。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么可认为组件彼此电子通信(或导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路，其基于包含经连接组件的装置的操作。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，在一时间内可例如使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。
术语“耦合”指代从组件之间的开路关系(其中信号目前不能通过导电路径传送于组件之间)转变到组件之间的闭路关系(其中信号能够通过导电路径传送于组件之间)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不准许信号流动的导电路径流动于其它组件之间的变化。
术语“隔离”指代其中信号目前不能流动于组件之间的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当定位于两个组件之间的开关打开时，由开关分离的组件彼此隔离。当控制器隔离两个组件时，控制器引起防止信号使用先前准许信号流动的导电路径流动于组件之间的变化。
本文中使用的术语“层”或“层阶”指代几何结构的阶层或薄片(例如相对于衬底)。每一层或层阶可具有三个维度(例如高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层或层阶可为其中两个维度大于第三维度的三维结构，例如薄膜。层或层阶可包含不同元件、组件或材料。在一些实例中，一个层或层阶可由两个或更多个子层或子层阶组成。
本文中论述的装置(包含存储器阵列)可经形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法来执行。
本文中论述的开关组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重掺杂(例如简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加到栅极来控制。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变成导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“取消激活”。
本文中陈述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明”而非“优选的”或“优于其它实例”。详细描述包含用于提供所描述技术的理解的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可通过使参考标记后接短划线及区分类似组件的第二标记来区分。如果说明中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任何者，与第二参考标记无关。
本文中描述的功能可经实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，本文中描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任何者的组合实施。实施功能的特征也可物理定位于各个位置处，包含经分布使得功能的部分实施于不同物理位置处。
举例来说，结合本公开描述的各种说明框及模块可用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但替代地，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
如本文中(包含在权利要求书中)使用，项目列表(例如以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于”不应被解释为参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以相同于短语“至少部分基于”的方式解释。
计算机可读媒体包括非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举例来说但不限于，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的期望程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地称为计算机可读媒体。举例来说，如果软件使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体定义中。如本文中使用，磁盘及光盘包含CD、激光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光盘，其中磁盘通常磁性地复制数据，而光盘用激光光学地复制数据。上述内容的组合也包含于计算机可读媒体的范围内。
提供本文中的描述来使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将明白本公开的各种修改，且可在不脱离本公开的范围的情况下将本文中定义的一般原理应用于其它变体。因此，本公开不限于本文中描述的实例及设计，而是应被给予与本文中公开的原理及新颖特征一致的最广范围。

Claims (25)

1.一种方法，其包括：
识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；
至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；
至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及
至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
2.根据权利要求1所述的方法，其中识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压进一步包括：
将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及
至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
3.根据权利要求2所述的方法，其进一步包括：
至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
4.根据权利要求3所述的方法，其进一步包括：
比较存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值与多个电压阈值区，其中识别所述存储器单元的阈值电压是至少部分基于所述比较。
5.根据权利要求2所述的方法，其进一步包括：
至少部分基于施加所述斜坡电压来启动所述一或多个时钟信号到所述一或多个锁存器。
6.根据权利要求1所述的方法，其中选择所述第一数量的脉冲包括：
至少部分基于所述存储器单元的所述阈值电压来识别所述第一数量的脉冲用于将所述第一逻辑状态存储于所述存储器单元中，其中施加所述第一数量的脉冲是至少部分基于识别所述第一数量的脉冲。
7.根据权利要求6所述的方法，其中脉冲的不同数量与所述存储器单元的不同电压阈值相关联。
8.根据权利要求6所述的方法，其中所述第一数量的脉冲中的每一脉冲进一步包括：
脉冲电流，其至少部分基于与所述第一阈值电压相关联；及
脉冲宽度，其至少部分基于与所述第一阈值电压相关联。
9.根据权利要求8所述的方法，其中每一脉冲电流是相同第一脉冲电流且每一脉冲宽度是相同第一脉冲宽度。
10.根据权利要求9所述的方法，其中与所述第二阈值电压相关联的第二数量的脉冲中的每一脉冲具有第二脉冲电流及第二脉冲宽度，所述第二脉冲电流与所述第一脉冲电流不同，所述第二脉冲宽度与所述第一脉冲宽度不同。
11.根据权利要求1所述的方法，其进一步包括：
施加具有所述第一极性的所述第一脉冲；
读取具有所述第一极性的所述存储器单元的所述阈值电压；及
至少部分基于读取具有所述第一极性的所述存储器单元的所述阈值电压来将具有所述第二极性的第二脉冲施加到所述存储器单元以存储所述第三逻辑状态，所述第二脉冲的电流脉冲振幅或脉冲持续时间或两者与用于存储所述第一逻辑状态的所述第一数量的脉冲的所述电流脉冲振幅或脉冲持续时间不同。
12.根据权利要求1所述的方法，其进一步包括：
施加具有所述第一极性的所述第一脉冲；及
读取具有所述第一极性的所述存储器单元的所述阈值电压，其中所述第一极性包括正极性。
13.根据权利要求1所述的方法，其中施加所述第一脉冲进一步包括：
将第一电压施加到字线；及
将与所述第一电压不同的第二电压施加到数字线。
14.一种设备，其包括：
处理器；
存储器，其与所述处理器耦合；及
指令，其存储于所述存储器中且可由所述处理器执行以致使所述设备：
识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；
至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；
至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；及
至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中，所述第一数量的脉冲具有与所述第一极性不同的第二极性。
15.根据权利要求14所述的设备，其中用于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压的所述指令可由所述处理器进一步执行以致使所述设备：
将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及
至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
16.根据权利要求15所述的设备，其中所述指令可由所述处理器进一步执行以致使所述设备：
至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
17.一种方法，其包括：
识别要存储于包括硫属化物材料的存储器单元中的第一逻辑状态，所述存储器单元用于存储三种或更多种逻辑状态，所述三种或更多种逻辑状态包括与第一阈值电压相关联的第二逻辑状态、与第二阈值电压相关联的第三逻辑状态及与所述第一阈值电压与所述第二阈值电压之间的中间阈值电压相关联的所述第一逻辑状态；
至少部分基于识别所述第一逻辑状态来将具有第一极性的第一脉冲施加到所述存储器单元以将所述第二逻辑状态存储于所述存储器单元中；
至少部分基于将所述第一脉冲施加到所述存储器单元来识别存储所述第二逻辑状态的所述存储器单元的阈值电压；
至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将具有与所述第一极性不同的第二极性的第二脉冲施加到所述存储器单元以将所述第三逻辑状态存储于所述存储器单元中；及
至少部分基于识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压来将具有所述第一极性的第一数量的脉冲施加到所述存储器单元以将所述第一逻辑状态存储于所述存储器单元中。
18.根据权利要求17所述的方法，其中识别存储所述第二逻辑状态的所述存储器单元的所述阈值电压进一步包括：
将斜坡电压施加到所述存储器单元，其中所述斜坡电压与指示一组时序锁存器的一或多个时钟信号相关联；及
至少部分基于施加所述斜坡电压来响应于所述存储器单元经历突返事件而将所述一或多个时钟信号的值存储于一或多个锁存器中。
19.根据权利要求18所述的方法，其进一步包括：
至少部分基于存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值来识别所述存储器单元的所述阈值电压，其中施加所述第一数量的脉冲是至少部分基于所述一或多个时钟信号的所述值。
20.根据权利要求19所述的方法，其进一步包括：
比较存储于所述一或多个锁存器中的所述一或多个时钟信号的所述值与多个电压阈值区，其中识别所述存储器单元的阈值电压是至少部分基于所述比较。
21.根据权利要求18所述的方法，其进一步包括：
至少部分基于施加所述斜坡电压来启动所述一或多个时钟信号到所述一或多个锁存器。
22.根据权利要求17所述的方法，其中选择所述第一数量的脉冲包括：
至少部分基于所述存储器单元的所述阈值电压来识别所述第一数量的脉冲用于将所述第一逻辑状态存储于所述存储器单元中，其中施加所述第一数量的脉冲是至少部分基于识别所述第一数量的脉冲。
23.根据权利要求22所述的方法，其中脉冲的不同数量与所述存储器单元的不同电压阈值相关联。
24.根据权利要求22所述的方法，其中所述第一数量的脉冲中的每一脉冲进一步包括：
脉冲电流，其至少部分基于与所述第一阈值电压相关联；及
脉冲宽度，其至少部分基于与所述第一阈值电压相关联。
25.根据权利要求24所述的方法，其中每一脉冲电流是相同第一脉冲电流且每一脉冲宽度是相同第一脉冲宽度。
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