CN117012810A - 一种超结沟槽型的功率半导体器件及其制备方法 - Google Patents
一种超结沟槽型的功率半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN117012810A CN117012810A CN202311278806.2A CN202311278806A CN117012810A CN 117012810 A CN117012810 A CN 117012810A CN 202311278806 A CN202311278806 A CN 202311278806A CN 117012810 A CN117012810 A CN 117012810A
- Authority
- CN
- China
- Prior art keywords
- region
- type
- column
- super
- polysilicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000002360 preparation method Methods 0.000 title description 5
- 210000000746 body region Anatomy 0.000 claims abstract description 99
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 89
- 229920005591 polysilicon Polymers 0.000 claims abstract description 88
- 238000002955 isolation Methods 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000000752 ionisation method Methods 0.000 description 10
- 230000009471 action Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种超结沟槽型的功率半导体器件，包括源区、漏区、体区和超结柱，其中，体区和超结柱位于所述源区和漏区之间，所述超结柱包括p型柱和n型柱；所述体区的顶端连接源区，底端连接n型柱；所述源区的一侧并列设置有第一多晶硅层，所述第一多晶硅层和源区的顶端均连接源极，所述第一多晶硅层的底端连接p型柱，所述源区的底端通过体区连接n型柱；所述第一多晶硅层与源区和体区之间设置有第一隔离层。本申请通过第一隔离层形成对第一多晶硅层和源区以及体区的隔离，有效提高了功率半导体器件的雪崩能量，提升功率半导体器件的产品性能。
Description
技术领域
本发明涉及功率半导体器件领域，尤其涉及一种超结沟槽型的功率半导体器件及其制备方法。
背景技术
随着功率半导体器件朝着高压器件方向发展，要求不断提高功率半导体器件的击穿电压，降低器件开启时的比导通电阻，增大器件的雪崩能量。
如图1所示，现有的功率半导体器件包括源区9、漏区1，以及位于源区9和漏区1之间的超结柱，其中，超结柱包括交替设置的n型柱02和p型柱6，源区通过体区3同时连接超结柱中的n型柱02和p型柱6；源区9的侧边设置有第一多晶硅层81，在源区9和第一多晶硅层81远离体区3的一侧设置源极10。在该结构中，超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，主要由n型柱横向地指向p型柱，之后再通过体区流入源极，使得功率半导体器件的雪崩能量降低。
同时，从n型源区流出的电子流通过体区流入超结柱时，会分散在n型柱，使得功率半导体器件的比导通电阻增大，不利于器件产品性能的提升。
发明内容
本发明旨在至少在一定程度上解决相关技术中的问题之一。为此，本发明的目的在于提供一种超结沟槽型的功率半导体器件及其制备方法，通过第一隔离层形成对第一多晶硅层和源区以及体区的隔离，有效提高了功率半导体器件的雪崩能量，提升功率半导体器件的产品性能。
为了实现上述目的，本申请采用如下技术方案：一种超结沟槽型的功率半导体器件，包括源区、漏区、体区和超结柱，其中，体区和超结柱位于所述源区和漏区之间，所述超结柱包括p型柱和n型柱；
所述体区的顶端连接源区，底端连接n型柱；
所述源区的一侧并列设置有第一多晶硅层，所述第一多晶硅层和源区的顶端均连接源极，所述第一多晶硅层的底端连接p型柱，所述源区的底端通过体区连接n型柱；所述第一多晶硅层与源区和体区之间设置有第一隔离层。
进一步的，所述第一隔离层自所述源极底端延伸至所述p型柱内部。
进一步的，所述超结柱在碰撞电离过程所产生的空穴电流，由n型柱指向p型柱，再沿第一多晶硅层流向源极。
进一步的，所述n型柱包括n型漂移区和n-掺杂区，其中，所述n-掺杂区的掺杂浓度小于n型漂移区的掺杂浓度，且所述n-掺杂区位于所述n型漂移区和p型柱之间。
进一步的，所述n型漂移区和n-掺杂区的顶端同时与所述体区连接，且p型柱与体区之间通过第一多晶硅层和第一隔离层进行隔离，源区的电子流经过体区流入n型漂移区。
进一步的，所述超结柱在碰撞电离过程所产生的空穴电流，由n型漂移区经n-掺杂区指向p型柱。
进一步的，所述源区的另一侧并列设置有第二多晶硅层，所述第二多晶硅层的顶端连接栅极，所述第二多晶硅层与源区、体区和超结柱之间通过第二隔离层隔开。
进一步的，所述漏区远离超结柱的一侧设置有漏极。
一种超结沟槽型的功率半导体器件的制备方法，用于制备如上所述的一种超结沟槽型的功率半导体器件，包括：
以重掺杂的半导体衬底作为漏区；
在漏区上的外延层中通过离子注入形成超结柱；
在外延层的顶端通过离子注入形成体区；
在超结柱上方的外延层中刻蚀形成第一沟槽，在第一沟槽靠近体区的一侧填充形成第一隔离层；在第一沟槽远离体区的一侧填充形成第一多晶硅层；
在体区上方的外延层中离子注入形成源区，并在源区上形成源极。
进一步的，所述超结柱的制备方法包括：
对n型漂移区中与体区在竖直方向上错位的位置处进行刻蚀，形成位于n型漂移区侧边的刻蚀沟槽；
对靠近刻蚀沟槽一侧的n型漂移区进行倾斜角度的p型杂质注入，使得n型漂移区中的n型杂质部分与p型杂质中和，形成n-掺杂区；
在刻蚀沟槽内沉积形成p型柱。
本申请实施例提供的上述技术方案与现有技术相比具有如下优点：本申请超结沟槽型的功率半导体器件包括源区、漏区、体区和超结柱，其中，体区和超结柱位于所述源区和漏区之间，所述超结柱包括p型柱和n型柱；所述体区的顶端连接源区，底端连接n型柱；所述源区的一侧并列设置有第一多晶硅层，所述第一多晶硅层和源区的顶端均连接源极，所述第一多晶硅层的底端连接p型柱，所述源区的底端通过体区连接n型柱；所述第一多晶硅层与源区和体区之间设置有第一隔离层。本申请中p型柱通过第一多晶硅层直接连接至源极，超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，由n型柱横向地指向p型柱，之后再向上沿第一多晶硅层流向源极，可显著地抑制导通过程中寄生晶体管的开启，进而提高雪崩能量。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
附图中：
图1为现有技术中功率半导体器件的结构示意图；
图2为本申请中功率半导体器件的结构示意图；
附图标号：1、漏区；02、n型柱；2、n型漂移区；3、体区；5、n-掺杂区；6、p型柱；71、第一隔离层；72、第二隔离层；81、第一多晶硅层；82、第二多晶硅层；9、源区；10、源极；11、栅极；12、漏极。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的具体实施方式。以下描述中，需要理解的是，“前”、“后”、“上”、“下”、“左”、“右”、“纵”、“横”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“头”、“尾”等指示的方位或位置关系为基于附图所示的方位或位置关系、以特定的方位构造和操作，仅是为了便于描述本技术方案，而不是指示所指的机构或元件必须具有特定的方位，因此不能理解为对本发明的限制。
还需要说明的是，除非另有明确的规定和限定，“安装”、“相连”、“连接”、“固定”、“设置”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。当一个元件被称为在另一元件“上”或“下”时，该元件能够“直接地”或“间接地”位于另一元件之上，或者也可能存在一个或更多个居间元件。术语“第一”、“第二”、“第三”等仅是为了便于描述本技术方案，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此，限定有“第一”、“第二”、“第三”等的特征可以明示或者隐含地包括一个或者更多个该特征。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、机构、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
实施例1
如图2所示，本申请提供了一种超结沟槽型的功率半导体器件，包括源区9、漏区1、体区3和超结柱，其中，体区3和超结柱位于所述源区9和漏区1之间，所述超结柱包括p型柱6和n型柱；
所述体区3的顶端连接源区9，底端连接n型柱；
所述源区9的一侧并列设置有第一多晶硅层81，所述第一多晶硅层81和源区9的顶端均连接源极10，所述第一多晶硅层81的底端连接p型柱6，所述源区9的底端通过体区3连接n型柱；所述第一多晶硅层81与源区9和体区3之间设置有第一隔离层71。
本申请中源区9为n型掺杂，体区3为p型掺杂，第一多晶硅层81为p型掺杂。以图2中竖向结构为例进行说明，源区9位于体区3的上方，第一隔离层71的目的在于隔绝第一多晶硅层81和源区9、体区3，即第一隔离层71的一侧为第一多晶硅层81，另一侧为源区9和体区3；其中，源极10为金属材质，覆盖在第一多晶硅层81和源区9的上方。
本申请中p型柱6通过第一多晶硅层81直接连接至源极10，由于第一多晶硅层81通过第一隔离层71与体区3和源区9进行隔离。同时第一多晶硅层81的底部为超结柱中的p型柱6，也就是说超结柱中的p型柱6能够通过p型掺杂的第一多晶硅层81直接连接至源极10处，无需与体区3或源区9进行接触。超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，由n型柱横向地指向p型柱6，之后再向上沿第一多晶硅层81流向源极10，可显著地抑制导通过程中寄生晶体管的开启；避免超结柱在碰撞电离过程所产生的空穴电流流经体区3，进一步提高了功率半导体器件的雪崩能量。
本申请中体区3位于超结柱中n型柱的上方，且体区3和第一多晶硅层81通过第一隔离层71进行隔离，确保体区3仅与n型柱接触，且不会与p型柱6接触；第一多晶硅层81仅与p型柱6接触，且不会与n型柱接触。当功率半导体器件导通的时候，源区9的电子流通过体区3流入n型柱内部，由于第一隔离层71的存在，对体区3与p型柱6之间进行了隔离，源区9的电子流不会进入p型柱6内部，只会通过体区3流入n型柱内部，有助于比导通电阻的降低。
实施例2
如图2所示，本申请提供了一种超结沟槽型的功率半导体器件，包括源区9、漏区1、体区3和超结柱，其中，体区3和超结柱位于所述源区9和漏区1之间，所述超结柱包括p型柱6和n型柱；具体的，n型柱包括n型漂移区2和n-掺杂区5，其中，所述n-掺杂区5的掺杂浓度小于n型漂移区2的掺杂浓度，且所述n-掺杂区5位于所述n型漂移区2和p型柱6之间；
所述体区3的顶端连接源区9，底端连接n型柱；即体区3同时连接n型漂移区2和n-掺杂区5。
所述源区9的一侧并列设置有第一多晶硅层81，所述第一多晶硅层81和源区9的顶端均连接源极10，所述第一多晶硅层81的底端连接p型柱6，所述源区9的底端通过体区3连接n型柱；所述第一多晶硅层81与源区9和体区3之间设置有第一隔离层71。
值得说明的是，本申请附图仅以其中一个超结柱结构为例进行说明，在功率半导体器件中包含多个超结柱结构，多个超结柱结构的连接方式与一个超结柱的连接方式相同，多个串联之后形成完整的功率半导体器件。
进一步的，本申请中源区9为n型掺杂，体区3为p型掺杂，第一多晶硅层81为p型掺杂；n型漂移区2和n-掺杂区5均为n型掺杂，p型柱6为p型掺杂。以图2中竖向结构为例进行说明，源区9位于体区3的上方，第一隔离层71的目的在于隔绝第一多晶硅层81和源区9、体区3，即第一隔离层71的一侧为第一多晶硅层81，另一侧为源区9和体区3；第一多晶硅层81的下方为p型柱6，体区3的下方为n型漂移区2和n-掺杂区5。源极10为金属材质，覆盖在第一多晶硅层81和源区9的上方；漏极12为金属材质，覆盖在漏区1远离超结柱的一侧。
为了确保第一隔离层71完全将第一多晶硅层81和体区3隔离开，本申请设置第一隔离层71自所述源极10底端延伸至所述p型柱6内部。也就是说，第一隔离层71的顶端与源极10抵接，底端位于p型柱6内部，且为了确保超结柱的正常工作，第一隔离层71深入p型柱6的长度不会太长，仅需要稍微延伸进入p型柱6内部即可，深入至p型柱6内部的目的在于将p型柱6和体区3邻接的位置处完全隔离开来。
进一步的，为了确保第一多晶硅层81与体区3之间的完全隔离，本申请设置第一多晶硅层81的底端低于体区3的底端，且第一隔离层71自所述源极10底端延伸至所述p型柱6内部，这样就可以确保p型柱6与体区3之间被完全隔离，也能确保第一多晶硅层81与n-掺杂区5完全隔离。
本申请中n型柱包括n型漂移区2和n-掺杂区5，其中，所述n-掺杂区5的掺杂浓度小于n型漂移区2的掺杂浓度，且所述n-掺杂区5位于所述n型漂移区2和p型柱6之间；n型漂移区2和n-掺杂区5的顶端同时与所述体区3连接，且通过第一隔离层71与第一多晶硅层81完全隔离。同时，p型柱6与体区3之间通过第一多晶硅层81和第一隔离层71进行隔离。
本申请中超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，由n型漂移区2经n-掺杂区5指向p型柱6，由于p型柱6的顶端仅与第一多晶硅层81连接，且通过第一隔离层71与体区3完全隔离，第一多晶硅层81连接至源极10；这就使得p型柱6内的空穴电流沿第一多晶硅层81流向源极10，与直接流经体区3相比，p型柱6的空穴路径缩短，能够显著地抑制导通过程中寄生晶体管的开启；有效提高了功率半导体器件的雪崩能量。
本申请超结柱中n-掺杂区5的掺杂浓度小于n型漂移区2的掺杂浓度，即n-掺杂区5的掺杂浓度要小于现有技术超结柱中n型柱的掺杂浓度，且n型漂移区2的掺杂浓度要大于现有技术超结柱中n型柱的掺杂浓度，这样才能确保超结柱中电荷平衡。当电子流从源区9通过体区3流入n型漂移区2时，相比仅包含p型柱6和n型柱的超结柱结构，首先本申请中n型漂移区2的掺杂浓度的提高有助于降低导通电导率，其次本申请中n型漂移区2的掺杂浓度的降低有助于承受横向电压而抑制JFET效应，因此，本申请结构可以确保电子流集中地流入n型漂移区2，有助于比导通电阻的降低。
本申请超结柱中n-掺杂区5的掺杂浓度小于n型漂移区2的掺杂浓度，超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，由n型漂移区2经n-掺杂区5指向p型柱6，形成自n型柱至p型柱6的横向压降，n-掺杂区5可以有效承受横向压降，使得n型漂移区2的n区边界不容易耗尽，进一步降低比导通电阻。
本申请源区9的另一侧并列设置有第二多晶硅层82，所述第二多晶硅层82的顶端连接栅极11，所述第二多晶硅层82与源区9、体区3和超结柱之间通过第二隔离层72隔开。栅极11为金属材质。
具体的，第二隔离层72自栅极11下端延伸至n型漂移区2内部，且第二隔离层72为L型结构，即L型结构包括竖直的第二隔离层72和水平的第二隔离层72。其中，竖直的第二隔离层72用于隔离源区9、体区3和第二多晶硅层82，即竖直的第二隔离层72的一端为源区9和体区3，另一端为第二多晶硅层82。水平的第二隔离层72用于隔离第二多晶硅层82和n型漂移区2。同时竖直的第二多晶硅层82延伸至n型漂移区2内部，确保超结柱与第二多晶硅层82的完全隔离。
本申请中超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，主要由n型漂移区2经n-掺杂横向地指向p型柱6，之后再向上沿第一多晶硅层81流向源极10，可显著地抑制导通过程中的寄生晶体管的开启；进一步有效地提高雪崩能量。
本申请超结柱中n-掺杂区5具有更低的掺杂浓度，而n型漂移区2具有比传统超结更高的掺杂浓度，当电子流从源区9通过体区3中沟道流入n型柱时，比传统结构更集中地流入n型漂移区2，有助于比导通电阻的降低。此外，在传统结构的交替排列的p/n超结柱之间插入掺杂浓度交底的n-掺杂区5，由于n-掺杂区5本身掺杂浓度更低，更有效地承受了横向压降，使得n型漂移区2中的n区边界更不容易耗尽，进一步降低比导通电阻。
实施例3
本实施例提供的一种超结沟槽型的功率半导体器件的制备方法，用于制备如上所述的一种超结沟槽型的功率半导体器件，包括：
以重掺杂的n型半导体衬底作为漏区1；
在漏区1上生成外延层，在外延层通过注入n型离子，形成n型漂移区2；
在外延层的顶端通过离子注入或扩散形成p型掺杂的体区3；使得体区3位于n型漂移区2的上方；
对n型漂移区2中与体区3在竖直方向上错位的位置处进行刻蚀，形成位于n型漂移区2侧边的刻蚀沟槽；
对靠近刻蚀沟槽一侧的n型漂移区2进行倾斜角度的p型杂质注入，使得n型漂移区2中的n型杂质部分与p型杂质中和，形成n-掺杂区5；
在刻蚀沟槽内沉积形成p型柱6；其中，n型漂移区2和n-掺杂区5构成n型柱，n型柱和p型柱6构成超结柱。且n-掺杂区5的掺杂浓度小于n型漂移区2的掺杂浓度，n-掺杂区5位于所述n型漂移区2和p型柱6之间。
在p型柱6和n型漂移区2相对的两侧上方进行刻蚀，形成第一沟槽和第二沟槽，其中，第一沟槽位于p型柱6的上方，第二沟槽位于n型漂移区2的上方，且第一沟槽和第二沟槽位于体区3相对的两侧。
在第一沟槽靠近体区3的一侧沉积第一隔离层71，在第一沟槽中第一隔离层71以外的位置沉积第一多晶硅层81。在第二沟槽的侧壁和底部沉积第二隔离层72，在第二沟槽中第二隔离层72以外的位置沉积第二多晶硅层82。其中，第一隔离层71和第二隔离层72的材质为氧化隔离材质，第一多晶硅层81和第二多晶硅层82为重掺杂的p型多晶硅。其中，第一隔离层71可以延伸至p型柱6内部，第二隔离层72可以延伸至n型漂移区2内部。
在体区3上掺杂形成n型掺杂的源区9；在源区9上形成金属材质的源极10，在第二多晶硅层82的顶部形成金属材质的栅极11，在漏区1下方形成金属材质的漏极12。
本申请中超结柱在碰撞电离过程所产生的空穴电流由于内建电场的作用，主要由n型漂移区2经n-掺杂去横向地指向p型柱6，之后再向上沿第一多晶硅层81流向源极10，可显著地抑制导通过程中的寄生晶体管的开启；进一步有效地提高雪崩能量；
本申请超结柱中n-掺杂区5具有更低的掺杂浓度，而n型漂移区2具有比传统超结更高的掺杂浓度，当电子流从源区9通过体区3中沟道流入n型柱时，比传统结构更集中地流入n型漂移区2，有助于比导通电阻的降低。此外，在传统结构的交替排列的p/n超结柱之间插入掺杂浓度交底的n-掺杂区5，由于n-掺杂区5本身掺杂浓度更低，更有效地承受了横向压降，使得n型漂移区2中的n区边界更不容易耗尽，进一步降低比导通电阻。
可以理解的，以上实施例仅表达了本发明的优选实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制；应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，可以对上述技术特点进行自由组合，还可以做出若干变形和改进，这些都属于本发明的保护范围；因此，凡跟本发明权利要求范围所做的等同变换与修饰，均应属于本发明权利要求的涵盖范围。
Claims (10)
1.一种超结沟槽型的功率半导体器件，其特征在于，包括源区、漏区、体区和超结柱，其中，体区和超结柱位于所述源区和漏区之间，所述超结柱包括p型柱和n型柱；
所述体区的顶端连接源区，底端连接n型柱；
所述源区的一侧并列设置有第一多晶硅层，所述第一多晶硅层和源区的顶端均连接源极，所述第一多晶硅层的底端连接p型柱，所述源区的底端通过体区连接n型柱；所述第一多晶硅层与源区和体区之间设置有第一隔离层。
2.根据权利要求1所述的一种超结沟槽型的功率半导体器件，其特征在于，所述第一隔离层自所述源极底端延伸至所述p型柱内部。
3.根据权利要求1所述的一种超结沟槽型的功率半导体器件，其特征在于，所述超结柱在碰撞电离过程所产生的空穴电流，由n型柱指向p型柱，再沿第一多晶硅层流向源极。
4.根据权利要求1所述的一种超结沟槽型的功率半导体器件，其特征在于，所述n型柱包括n型漂移区和n-掺杂区，其中，所述n-掺杂区的掺杂浓度小于n型漂移区的掺杂浓度，且所述n-掺杂区位于所述n型漂移区和p型柱之间。
5.根据权利要求4所述的一种超结沟槽型的功率半导体器件，其特征在于，所述n型漂移区和n-掺杂区的顶端同时与所述体区连接，且p型柱与体区之间通过第一多晶硅层和第一隔离层进行隔离，源区的电子流经过体区流入n型漂移区。
6.根据权利要求4所述的一种超结沟槽型的功率半导体器件，其特征在于，所述超结柱在碰撞电离过程所产生的空穴电流，由n型漂移区经n-掺杂区指向p型柱。
7.根据权利要求1所述的一种超结沟槽型的功率半导体器件，其特征在于，所述源区的另一侧并列设置有第二多晶硅层，所述第二多晶硅层的顶端连接栅极，所述第二多晶硅层与源区、体区和超结柱之间通过第二隔离层隔开。
8.根据权利要求1所述的一种超结沟槽型的功率半导体器件，其特征在于，所述漏区远离超结柱的一侧设置有漏极。
9.一种超结沟槽型的功率半导体器件的制备方法，用于制备权利要求1-8任意一项所述的一种超结沟槽型的功率半导体器件，其特征在于，包括：
以重掺杂的半导体衬底作为漏区；
在漏区上的外延层中通过离子注入形成超结柱；
在外延层的顶端通过离子注入形成体区；
在超结柱上方的外延层中刻蚀形成第一沟槽，在第一沟槽靠近体区的一侧填充形成第一隔离层；在第一沟槽远离体区的一侧填充形成第一多晶硅层；
在体区上方的外延层中离子注入形成源区，并在源区上形成源极。
10.根据权利要求9所述的一种超结沟槽型的功率半导体器件的制备方法，其特征在于，所述超结柱的制备方法包括：
对n型漂移区中与体区在竖直方向上错位的位置处进行刻蚀，形成位于n型漂移区侧边的刻蚀沟槽；
对靠近刻蚀沟槽一侧的n型漂移区进行倾斜角度的p型杂质注入，使得n型漂移区中的n型杂质部分与p型杂质中和，形成n-掺杂区；
在刻蚀沟槽内沉积形成p型柱。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311278806.2A CN117012810B (zh) | 2023-10-07 | 2023-10-07 | 一种超结沟槽型的功率半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311278806.2A CN117012810B (zh) | 2023-10-07 | 2023-10-07 | 一种超结沟槽型的功率半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117012810A true CN117012810A (zh) | 2023-11-07 |
| CN117012810B CN117012810B (zh) | 2024-01-12 |
Family
ID=88569404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311278806.2A Active CN117012810B (zh) | 2023-10-07 | 2023-10-07 | 一种超结沟槽型的功率半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117012810B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497603A (zh) * | 2023-12-29 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 一种具有低反向恢复电荷的ac-sj mos及制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090250727A1 (en) * | 2008-04-07 | 2009-10-08 | Inergy Technology Inc. | Super junction semiconductor device |
| CN103578999A (zh) * | 2012-08-01 | 2014-02-12 | 上海华虹Nec电子有限公司 | 一种超级结的制备工艺方法 |
| JP2015046627A (ja) * | 2014-11-06 | 2015-03-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| CN105845718A (zh) * | 2016-05-19 | 2016-08-10 | 杭州电子科技大学 | 一种4H-SiC沟槽型绝缘栅双极型晶体管 |
| CN113690303A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 半导体器件及其制备方法 |
| CN216597595U (zh) * | 2021-12-23 | 2022-05-24 | 无锡新洁能股份有限公司 | 一种沟槽栅超结功率半导体器件 |
| CN114899219A (zh) * | 2022-05-10 | 2022-08-12 | 重庆邮电大学 | 一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件 |
-
2023
- 2023-10-07 CN CN202311278806.2A patent/CN117012810B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090250727A1 (en) * | 2008-04-07 | 2009-10-08 | Inergy Technology Inc. | Super junction semiconductor device |
| CN103578999A (zh) * | 2012-08-01 | 2014-02-12 | 上海华虹Nec电子有限公司 | 一种超级结的制备工艺方法 |
| JP2015046627A (ja) * | 2014-11-06 | 2015-03-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| CN105845718A (zh) * | 2016-05-19 | 2016-08-10 | 杭州电子科技大学 | 一种4H-SiC沟槽型绝缘栅双极型晶体管 |
| CN113690303A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 半导体器件及其制备方法 |
| CN216597595U (zh) * | 2021-12-23 | 2022-05-24 | 无锡新洁能股份有限公司 | 一种沟槽栅超结功率半导体器件 |
| CN114899219A (zh) * | 2022-05-10 | 2022-08-12 | 重庆邮电大学 | 一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497603A (zh) * | 2023-12-29 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 一种具有低反向恢复电荷的ac-sj mos及制备方法 |
| CN117497603B (zh) * | 2023-12-29 | 2024-05-28 | 深圳天狼芯半导体有限公司 | 一种具有低反向恢复电荷的ac-sj mos及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117012810B (zh) | 2024-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11804520B2 (en) | Semiconductor device | |
| KR101296922B1 (ko) | 전하 균형 전계 효과 트랜지스터 | |
| CN108198851B (zh) | 一种具有载流子存储效应的超结igbt | |
| US7928505B2 (en) | Semiconductor device with vertical trench and lightly doped region | |
| US9627520B2 (en) | MOS transistor having a cell array edge zone arranged partially below and having an interface with a trench in an edge region of the cell array | |
| US8080858B2 (en) | Semiconductor component having a space saving edge structure | |
| KR101399707B1 (ko) | 자기 정렬된 트랜치 모스펫 구조물 및 그 제조 방법 | |
| US8030705B2 (en) | Semiconductor device and method of fabricating the same | |
| US20090302376A1 (en) | Semiconductor device | |
| US8772111B2 (en) | Trench gate semiconductor device and the method of manufacturing the same | |
| US9837532B2 (en) | Laterally diffused metal oxide semiconductor device and manufacturing method therefor | |
| TW201334188A (zh) | 溝槽底部氧化物屏蔽以及三維p-本體接觸區的奈米金氧半導體場效電晶體及其製造方法 | |
| CN117012810B (zh) | 一种超结沟槽型的功率半导体器件及其制备方法 | |
| JP6576926B2 (ja) | 半導体装置のエッジ終端および対応する製造方法 | |
| TWI618154B (zh) | 用於製備橫向超級接面結構的方法 | |
| KR102383199B1 (ko) | 반도체 장치 | |
| KR102554248B1 (ko) | 수퍼 정션 반도체 장치 및 이의 제조 방법 | |
| US8878290B2 (en) | Semiconductor device | |
| KR20180005357A (ko) | 슈퍼 정션 mosfet 및 그 제조 방법 | |
| JP2009277956A (ja) | 半導体装置 | |
| CN117790573A (zh) | 一种SiC基半导体功率器件及其制备方法 | |
| KR101130019B1 (ko) | 전력용 반도체 디바이스 | |
| CN116013984A (zh) | 深槽超结dmos器件及其制作方法 | |
| KR20190076622A (ko) | 이너 웰을 가진 슈퍼 정션 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |