CN116979945A - 开关电路与芯片 - Google Patents

Abstract

本申请公开了一种开关电路与芯片。开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接。开关电路包括第一开关支路与第二开关支路。第一开关支路分别与第一通道配置管脚及芯片供电管脚连接，第一开关支路用于在第一通道配置管脚的电压与芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至第二开关支路。第二开关支路连接于芯片供电管脚及第一通道配置管脚之间，且第二开关支路与第一开关支路连接，第二开关支路用于在接收到第一电平信号时断开芯片供电管脚与第一通道配置管脚之间的连接。通过上述方式，能够防止电流经电子标记芯片的CC管脚倒灌到VCONN端。

Description

开关电路与芯片

技术领域

本申请涉及电子电路技术领域，特别是涉及一种开关电路与芯片。

背景技术

随着USB PD快充技术的普及，线缆作为设备之间的电力传输的介质，重要性逐渐凸显。尤其是在高压大电流的工作状态下，不仅对线材的材质，线径有要求，而且还需要加入USB-IF协会认证的电子标记芯片。有电子标记芯片的线缆可以支持最大5A电流，无电子标记芯片的线缆只能支持最大3A电流。基于此，USB Type-C接口需要支持为电子标记芯片供电的功能，以为电子标记芯片供电。同时，由于充电电压的提高，USB Type-C接口上的总线电源管脚可以支持到20V的高压。

然而，在实际充电过程中，很容易造成USB Type-C接口的通道配置管脚和总线电源管脚短路，导致通道配置管脚的电压过高，并高于USB Type-C接口的芯片供电管脚上的电压。进而，在为电子标记芯片供电的过程中，导致电流会经电子标记芯片的CC管脚倒灌到VCONN端，会损坏VCONN端的供电电源和芯片的VCONN管脚。

发明内容

本申请旨在提供一种开关电路与芯片，能够防止电流经电子标记芯片的CC管脚倒灌到VCONN端。

为实现上述目的，第一方面，本申请提供一种开关电路，所述开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接，所述开关电路包括第一开关支路与第二开关支路；

所述第一开关支路分别与所述第一通道配置管脚及所述芯片供电管脚连接，所述第一开关支路用于在所述第一通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至所述第二开关支路；

所述第二开关支路连接于所述芯片供电管脚及所述第一通道配置管脚之间，且所述第二开关支路与所述第一开关支路连接，所述第二开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第一通道配置管脚之间的连接。

在一种可选的方式中，所述开关电路还与所述USB接口的第二通道配置管脚连接，所述开关电路还包括第三开关支路与第四开关支路：

所述第三开关支路分别与所述第二通道配置管脚及所述芯片供电管脚连接，所述第三开关支路用于在所述第二通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于所述第一电压阈值时导通，并输出所述第一电平信号至所述第四开关支路；

所述第四开关支路连接于所述芯片供电管脚及所述第二通道配置管脚之间，且所述第四开关支路与所述第三开关支路连接，所述第四开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第二通道配置管脚之间的连接。

在一种可选的方式中，所述第一开关支路包括第一电阻、第一开关管、第二开关管、第三开关管与第四开关管；

所述第一电阻的第一端与所述第一通道配置管脚连接，所述第一电阻的第二端与所述第一开关管的第二端连接，所述第一开关管的第一端与所述芯片供电管脚连接，所述第一开关管的第三端分别与所述第二开关管的第三端、所述第二开关管的第一端及所述第三开关管的第一端连接，所述第二开关管的第二端及所述第三开关管的第二端均接地，所述第三开关管的第三端与所述第四开关管的第二端连接，所述第四开关管的第一端与第一电压连接，所述第四开关管的第三端与所述第二开关支路连接。

在一种可选的方式中，所述第一开关管为PMOS管，所述第二开关管为NMOS管，所述第三开关管为NMOS管，所述第四开关管为NMOS管；

所述第一开关管的第一端为PMOS管的栅极，所述第一开关管的第二端为PMOS管的源极，所述第一开关管的第三端为PMOS管的漏极；

所述第二开关管的第一端为NMOS管的栅极，所述第二开关管的第二端为NMOS管的源极，所述第二开关管的第三端为NMOS管的漏极；

所述第三开关管的第一端为NMOS管的栅极，所述第三开关管的第二端为NMOS管的源极，所述第三开关管的第三端为NMOS管的漏极；

所述第四开关管的第一端为NMOS管的栅极，所述第四开关管的第二端为NMOS管的源极，所述第四开关管的第三端为NMOS管的漏极。

在一种可选的方式中，所述第二开关支路包括第五开关管与第六开关管；

所述第五开关管的第二端与所述芯片供电管脚连接，所述第五开关管的第三端与所述第六开关管的第二端连接，所述第六开关管的第三端与所述第一通道配置管脚连接，所述第六开关管的第一端与所述第一开关支路连接。

在一种可选的方式中，所述第五开关管为NMOS管，所述第六开关管为PMOS管；

所述第五开关管的第一端为NMOS管的栅极，所述第五开关管的第二端为NMOS管的源极，所述第五开关管的第三端为NMOS管的漏极；

所述第六开关管的第一端为PMOS管的栅极，所述第六开关管的第二端为PMOS管的源极，所述第六开关管的第三端为PMOS管的漏极。

在一种可选的方式中，所述第三开关支路包括第二电阻、第七开关管、第八开关管、第九开关管与第十开关管；

所述第二电阻的第一端与所述第二通道配置管脚连接，所述第二电阻的第二端与所述第七开关管的第二端连接，所述第七开关管的第一端与所述芯片供电管脚连接，所述第七开关管的第三端分别与所述第八开关管的第三端、所述第八开关管的第一端及所述第九开关管的第一端连接，所述第八开关管的第二端及所述第九开关管的第二端均接地，所述第九开关管的第三端与所述第十开关管的第二端连接，所述第十开关管的第一端与第一电压连接，所述第十开关管的第三端与所述第四开关支路连接。

在一种可选的方式中，所述第七开关管为PMOS管，所述第八开关管为NMOS管，所述第九开关管为NMOS管，所述第十开关管为NMOS管；

所述第七开关管的第一端为PMOS管的栅极，所述第七开关管的第二端为PMOS管的源极，所述第七开关管的第三端为PMOS管的漏极；

所述第八开关管的第一端为NMOS管的栅极，所述第八开关管的第二端为NMOS管的源极，所述第八开关管的第三端为NMOS管的漏极；

所述第九开关管的第一端为NMOS管的栅极，所述第九开关管的第二端为NMOS管的源极，所述第九开关管的第三端为NMOS管的漏极；

所述第十开关管的第一端为NMOS管的栅极，所述第十开关管的第二端为NMOS管的源极，所述第十开关管的第三端为NMOS管的漏极。

在一种可选的方式中，所述第四开关支路包括第十一开关管与第十二开关管；

所述第十一开关管的第二端与所述芯片供电管脚连接，所述第十一开关管的第三端与所述第十二开关管的第二端连接，所述第十二开关管的第三端与所述第二通道配置管脚连接，所述第十二开关管的第一端与所述第三开关支路连接。

在一种可选的方式中，所述第十一开关管为NMOS管，所述第十二开关管为PMOS管；

所述第十一开关管的第一端为NMOS管的栅极，所述第十一开关管的第二端为NMOS管的源极，所述第十一开关管的第三端为NMOS管的漏极；

所述第十二开关管的第一端为PMOS管的栅极，所述第十二开关管的第二端为PMOS管的源极，所述第十二开关管的第三端为PMOS管的漏极。

第二方面，本申请提供一种芯片，包括如上所述的开关电路。

本申请的有益效果是：本申请提供的开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接。开关电路包括第一开关支路与第二开关支路。当USB Type-C接口的第一通道配置管脚和总线电源管脚短路，导致第一通道配置管脚的电压过高时，第一通道配置管脚的电压与芯片供电管脚的电压之间的差值大于第一电压阈值。此时，第一开关支路导通，并输出第一电平信号至第二开关支路。继而，第二开关支路断开芯片供电管脚与第一通道配置管脚之间的连接。从而，当该开关电路应用于电子标记芯片时，由于芯片供电管脚与第一通道配置管脚之间的连接被断开，电流无法经经电子标记芯片的CC管脚倒灌到VCONN端，有利于对VCONN端的供电电源和芯片的VCONN管脚起到保护作用。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为相关技术中的USB TYPE-C接口的管脚定义的示意图；

图2为本申请实施例一提供的开关电路的结构示意图；

图3为本申请实施例二提供的开关电路的结构示意图；

图4为本申请实施例一提供的开关电路的电路结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参照图1，图1为为相关技术中的USB TYPE-C接口中的管脚定义的示意图。其中，图1中的a部分为USB TYPE-C接口中的公头接口；图1中的b部分为USB TYPE-C接口中的母头接口。

如图1所示，USB TYPE-C接口的CC1管脚与CC2管脚均为通道配置管脚；VBUS管脚为总线电源管脚；VCONN管脚为芯片供电管脚。

其中，CC1管脚与CC2管脚具有许多执行方面的功能，例如电缆连接和移除检测、插座/插头方向检测、对芯片供电等。其中，当CC1管脚和/或CC2管脚用于为芯片供电时，通常采用5V进行供电。

VBUS管脚具有实现电力传输的功能。在工作时，VBUS管脚上的电压通常为28V，甚至大于28V。

VCONN管脚为CC管脚斜对称的管脚。当一个管脚确认为CC时，另一个管脚则定义为VCONN，用于给电子标记芯片(即E-Marker芯片)供电。

在实际应用中，由于CC1管脚、CC2管脚均与VBUS管脚相邻，所以CC1管脚与CC2管脚存在与VBUS管脚短路的可能性。以CC1管脚为例，当CC1管脚和VBUS管脚短路时，CC1管脚也会被拉高至大于等于28V。此时，在为电子标记芯片供电的过程中，导致电流会经电子标记芯片的CC管脚倒灌到VCONN端，会损坏VCONN端的供电电源和电子标记芯片的VCONN管脚。

基于此，本申请实施例提供了一种开关电路。该开关电路能够在CC1管脚和/或CC2管脚因与VBUS管脚短路等原因而导致CC1管脚和/或CC2管脚上的电压过大时，及时断开CC1管脚和/或CC2管脚与VCONN管脚之间的连接，以防止电流会经电子标记芯片的CC管脚倒灌到VCONN端，有利于对VCONN端的供电电源和电子标记芯片的VCONN管脚起到保护作用。

请参照图2，图2为本申请实施例提供的开关电路的结构示意图。如图2所示，开关电路100分别与USB接口的芯片供电管脚VCONN与第一通道配置管脚CC1连接。

开关电路100包括第一开关支路10与第二开关支路20。其中，第一开关支路10分别与第一通道配置管脚CC1及芯片供电管脚VCONN连接。第二开关支路20连接于芯片供电管脚VCONN及第一通道配置管脚CC1之间，且第二开关支路20与第一开关支路10连接。

具体地，第一开关支路10用于在第一通道配置管脚CC1的电压与芯片供电管脚VCONN的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至第二开关支路20。第二开关支路20用于在接收到第一电平信号时断开芯片供电管脚VCONN与第一通道配置管脚CC1之间的连接。

其中，第一电压阈值可根据所需的应用场景进行相应设置，本申请实施例对此不作具体限制。

在实际应用中，当USB Type-C接口的第一通道配置管脚CC1和总线电源管脚VBUS短路，而导致第一通道配置管脚CC1的电压过高时，第一通道配置管脚CC1的电压与芯片供电管脚VCONN的电压之间的差值大于第一电压阈值。此时，第一开关支路10被驱动导通，并输出第一电平信号至第二开关支路20。继而，第二开关支路20断开芯片供电管脚VCONN与第一通道配置管脚CC1之间的连接。从而，当该开关电路100应用于电子标记芯片时，由于芯片供电管脚VCONN与第一通道配置管脚CC1之间的连接被断开，电流无法经经电子标记芯片的CC管脚倒灌到VCONN端，有利于对VCONN端的供电电源和电子标记芯片的VCONN管脚起到保护作用。

在一实施例中，如图3所示，开关电路100还与USB接口的第二通道配置管脚CC2连接。开关电路100还包括第三开关支路30与第四开关支路40。其中，第三开关支路30分别与第二通道配置管脚CC2及芯片供电管脚VCONN连接。第四开关支路40连接于芯片供电管脚VCONN及第二通道配置管脚CC2之间，且第四开关支路40与第三开关支路30连接。

具体地，第三开关支路30用于在第二通道配置管脚CC2的电压与芯片供电管脚VCONN的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至第四开关支路40。第四开关支路40用于在接收到第一电平信号时断开芯片供电管脚VCONN与第二通道配置管脚CC2之间的连接。

在实际应用中，当USB Type-C接口的第二通道配置管脚CC2和总线电源管脚VBUS短路，而导致第二通道配置管脚CC2的电压过高时，第二通道配置管脚CC2的电压与芯片供电管脚VCONN的电压之间的差值大于第一电压阈值。此时，第三开关支路30被驱动导通，并输出第一电平信号至第四开关支路40。继而，第四开关支路40断开芯片供电管脚VCONN与第二通道配置管脚CC2之间的连接。从而，当该开关电路100应用于电子标记芯片时，由于芯片供电管脚VCONN与第二通道配置管脚CC2之间的连接被断开，电流无法经经电子标记芯片的CC管脚倒灌到VCONN端，有利于对VCONN端的供电电源和电子标记芯片的VCONN管脚起到保护作用。

请参照图4，图4中示例性示出了开关电路100的一种电路结构。

在一实施例中，如图4所示，第一开关支路10包括第一电阻R1、第一开关管Q1、第二开关管Q2、第三开关管Q3与第四开关管Q4。

其中，第一电阻R1的第一端与第一通道配置管脚CC1连接，第一电阻R1的第二端与第一开关管Q1的第二端连接，第一开关管Q1的第一端与芯片供电管脚VCONN连接，第一开关管Q1的第三端分别与第二开关管Q2的第三端、第二开关管Q2的第一端及第三开关管Q3的第一端连接，第二开关管Q2的第二端及第三开关管Q3的第二端均接地GND，第三开关管Q3的第三端与第四开关管Q4的第二端连接，第四开关管Q4的第一端与第一电压V1连接，第四开关管Q4的第三端与第二开关支路20连接。

其中，在该实施例中，以第一开关管Q1为PMOS管，第二开关管Q2为NMOS管，第三开关管Q3为NMOS管，第四开关管Q4为NMOS管为例。

具体地，第一开关管Q1的第一端为PMOS管的栅极，第一开关管Q1的第二端为PMOS管的源极，第一开关管Q1的第三端为PMOS管的漏极；第二开关管Q2的第一端为NMOS管的栅极，第二开关管Q2的第二端为NMOS管的源极，第二开关管Q2的第三端为NMOS管的漏极；第三开关管Q3的第一端为NMOS管的栅极，第三开关管Q3的第二端为NMOS管的源极，第三开关管Q3的第三端为NMOS管的漏极；第四开关管Q4的第一端为NMOS管的栅极，第四开关管Q4的第二端为NMOS管的源极，第四开关管Q4的第三端为NMOS管的漏极。

除此之外，第一开关管Q1、第二开关管Q2、第三开关管Q3与第四开关管Q4可以是任何可控开关，比如，绝缘栅双极型晶体管(IGBT)器件、集成门极换流晶闸管(IGCT)器件、门极关断晶闸管(GTO)器件、可控硅整流器(SCR)器件、结栅场效应晶体管(JFET)器件、MOS控制晶闸管(MCT)器件等。

在一实施例中，请继续参照图4，第二开关支路20包括第五开关管Q5与第六开关管Q6。

其中，第五开关管Q5的第二端与芯片供电管脚VCONN连接，第五开关管Q5的第三端与第六开关管Q6的第二端连接，第六开关管Q6的第三端与第一通道配置管脚CC1连接，第六开关管Q6的第一端与第一开关支路10连接。

在该实施例中，以第五开关管Q5为NMOS管，第六开关管Q6为PMOS管为例。

具体地，第五开关管Q5的第一端为NMOS管的栅极，第五开关管Q5的第二端为NMOS管的源极，第五开关管Q5的第三端为NMOS管的漏极；第六开关管Q6的第一端为PMOS管的栅极，第六开关管Q6的第二端为PMOS管的源极，第六开关管Q6的第三端为PMOS管的漏极。

除此之外，第五开关管Q5与第六开关管Q6可以是任何可控开关，比如，绝缘栅双极型晶体管(IGBT)器件、集成门极换流晶闸管(IGCT)器件、门极关断晶闸管(GTO)器件、可控硅整流器(SCR)器件、结栅场效应晶体管(JFET)器件、MOS控制晶闸管(MCT)器件等。

在一实施例中，请继续参照图4，第三开关支路30包括第二电阻R2、第七开关管Q7、第八开关管Q8、第九开关管Q9与第十开关管Q10。

其中，第二电阻R2的第一端与第二通道配置管脚CC2连接，第二电阻R2的第二端与第七开关管Q7的第二端连接，第七开关管Q7的第一端与芯片供电管脚VCONN连接，第七开关管Q7的第三端分别与第八开关管Q8的第三端、第八开关管Q8的第一端及第九开关管Q9的第一端连接，第八开关管Q8的第二端及第九开关管Q9的第二端均接地GND，第九开关管Q9的第三端与第十开关管Q10的第二端连接，第十开关管Q10的第一端与第一电压V1连接，第十开关管Q10的第三端与第四开关支路40连接。

其中，在该实施例中，以第七开关管Q7为PMOS管，第八开关管Q8为NMOS管，第九开关管Q9为NMOS管，第十开关管Q10为NMOS管为例。

具体地，第七开关管Q7的第一端为PMOS管的栅极，第七开关管Q7的第二端为PMOS管的源极，第七开关管Q7的第三端为PMOS管的漏极；第八开关管Q8的第一端为NMOS管的栅极，第八开关管Q8的第二端为NMOS管的源极，第八开关管Q8的第三端为NMOS管的漏极；第九开关管Q9的第一端为NMOS管的栅极，第九开关管Q9的第二端为NMOS管的源极，第九开关管Q9的第三端为NMOS管的漏极；第十开关管Q10的第一端为NMOS管的栅极，第十开关管Q10的第二端为NMOS管的源极，第十开关管Q10的第三端为NMOS管的漏极。

除此之外，第七开关管Q7、第八开关管Q8、第九开关管Q9与第十开关管Q10可以是任何可控开关，比如，绝缘栅双极型晶体管(IGBT)器件、集成门极换流晶闸管(IGCT)器件、门极关断晶闸管(GTO)器件、可控硅整流器(SCR)器件、结栅场效应晶体管(JFET)器件、MOS控制晶闸管(MCT)器件等。

在一实施例中，请继续参照图4，第四开关支路40包括第十一开关管Q11与第十二开关管Q12。

其中，第十一开关管Q11的第二端与芯片供电管脚VCONN连接，第十一开关管Q11的第三端与第十二开关管Q12的第二端连接，第十二开关管Q12的第三端与第二通道配置管脚CC2连接，第十二开关管Q12的第一端与第三开关支路30连接。

其中，在该实施例中，以第十一开关管Q11为NMOS管，第十二开关管Q12为PMOS管为例。

具体地，第十一开关管Q11的第一端为NMOS管的栅极，第十一开关管Q11的第二端为NMOS管的源极，第十一开关管Q11的第三端为NMOS管的漏极。第十二开关管Q12的第一端为PMOS管的栅极，第十二开关管Q12的第二端为PMOS管的源极，第十二开关管Q12的第三端为PMOS管的漏极。

除此之外，第十一开关管Q11与第十二开关管Q12可以是任何可控开关，比如，绝缘栅双极型晶体管(IGBT)器件、集成门极换流晶闸管(IGCT)器件、门极关断晶闸管(GTO)器件、可控硅整流器(SCR)器件、结栅场效应晶体管(JFET)器件、MOS控制晶闸管(MCT)器件等。

以下对图4所示的电路结构的原理进行说明。

在第五开关管Q5、第六开关管Q6、第十一开关管Q11与第十二开关管Q12导通时，芯片供电管脚VCONN分别与第一通道配置管脚CC1及第二通道配置管脚CC2连接，以为电子标记芯片供电。

当第一通道配置管脚CC1因与VBUS管脚短路而导致第一通道配置管脚CC1的电压大于芯片供电管脚VCONN的电压与第一开关管Q1的导通压降之和时，第一开关管Q1导通。其中，在该实施例中，第一电压阈值被配置为芯片供电管脚VCONN的电压与第一开关管Q1的导通压降之和。继而，第二开关管Q2、第三开关管Q3与第四开关管Q4均导通。第六开关管Q6的栅极通过第四开关管Q4与第三开关管Q3接地GND，对应于第六开关管Q6的栅极被输入低电平信号(即对应上述实施例中的第一电平信号)，第六开关管Q6关断。芯片供电管脚VCONN与第一通道配置管脚CC1之间的连接被断开。

当第二通道配置管脚CC2因与VBUS管脚短路而导致第二通道配置管脚CC2的电压大于芯片供电管脚VCONN的电压与第七开关管Q7的导通压降之和时，第七开关管Q7导通。其中，在该实施例中，第一电压阈值被配置为芯片供电管脚VCONN的电压与第七开关管Q7(并且将第七开关管Q7设置为与第一开关管Q1相同的开关管)的导通压降之和。继而，第八开关管Q8、第九开关管Q9与第十开关管Q10均导通。第十二开关管Q12的栅极通过第十开关管Q10与第九开关管Q9接地GND，对应于第十二开关管Q12的栅极被输入低电平信号(即对应上述实施例中的第一电平信号)，第十二开关管Q12关断。芯片供电管脚VCONN与第二通道配置管脚CC2之间的连接被断开

综上所述，在CC1管脚和/或CC2管脚因与VBUS管脚短路等原因而导致CC1管脚和/或CC2管脚上的电压过大时，能过实现及时断开CC1管脚和/或CC2管脚与VCONN管脚之间的连接。从而，防止了电流会经电子标记芯片的CC管脚倒灌到VCONN端，有利于对VCONN端的供电电源和电子标记芯片的VCONN管脚起到保护作用。

本申请实施例还提供一种芯片，该包括本申请任一实施例中的开关电路100。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种开关电路，其特征在于，所述开关电路分别与USB接口的芯片供电管脚与第一通道配置管脚连接，所述开关电路包括第一开关支路与第二开关支路；

所述第一开关支路分别与所述第一通道配置管脚及所述芯片供电管脚连接，所述第一开关支路用于在所述第一通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于第一电压阈值时导通，并输出第一电平信号至所述第二开关支路；

所述第二开关支路连接于所述芯片供电管脚及所述第一通道配置管脚之间，且所述第二开关支路与所述第一开关支路连接，所述第二开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第一通道配置管脚之间的连接。

2.根据权利要求1所述的开关电路，其特征在于，所述开关电路还与所述USB接口的第二通道配置管脚连接，所述开关电路还包括第三开关支路与第四开关支路：

所述第三开关支路分别与所述第二通道配置管脚及所述芯片供电管脚连接，所述第三开关支路用于在所述第二通道配置管脚的电压与所述芯片供电管脚的电压之间的差值大于所述第一电压阈值时导通，并输出所述第一电平信号至所述第四开关支路；

所述第四开关支路连接于所述芯片供电管脚及所述第二通道配置管脚之间，且所述第四开关支路与所述第三开关支路连接，所述第四开关支路用于在接收到所述第一电平信号时断开所述芯片供电管脚与所述第二通道配置管脚之间的连接。

3.根据权利要求1所述的开关电路，其特征在于，所述第一开关支路包括第一电阻、第一开关管、第二开关管、第三开关管与第四开关管；

所述第一电阻的第一端与所述第一通道配置管脚连接，所述第一电阻的第二端与所述第一开关管的第二端连接，所述第一开关管的第一端与所述芯片供电管脚连接，所述第一开关管的第三端分别与所述第二开关管的第三端、所述第二开关管的第一端及所述第三开关管的第一端连接，所述第二开关管的第二端及所述第三开关管的第二端均接地，所述第三开关管的第三端与所述第四开关管的第二端连接，所述第四开关管的第一端与第一电压连接，所述第四开关管的第三端与所述第二开关支路连接。

4.根据权利要求3所述的开关电路，其特征在于，所述第一开关管为PMOS管，所述第二开关管为NMOS管，所述第三开关管为NMOS管，所述第四开关管为NMOS管；

所述第一开关管的第一端为PMOS管的栅极，所述第一开关管的第二端为PMOS管的源极，所述第一开关管的第三端为PMOS管的漏极；

所述第二开关管的第一端为NMOS管的栅极，所述第二开关管的第二端为NMOS管的源极，所述第二开关管的第三端为NMOS管的漏极；

所述第三开关管的第一端为NMOS管的栅极，所述第三开关管的第二端为NMOS管的源极，所述第三开关管的第三端为NMOS管的漏极；

所述第四开关管的第一端为NMOS管的栅极，所述第四开关管的第二端为NMOS管的源极，所述第四开关管的第三端为NMOS管的漏极。

5.根据权利要求1所述的开关电路，其特征在于，所述第二开关支路包括第五开关管与第六开关管；

所述第五开关管的第二端与所述芯片供电管脚连接，所述第五开关管的第三端与所述第六开关管的第二端连接，所述第六开关管的第三端与所述第一通道配置管脚连接，所述第六开关管的第一端与所述第一开关支路连接。

6.根据权利要求5所述的开关电路，其特征在于，所述第五开关管为NMOS管，所述第六开关管为PMOS管；

所述第五开关管的第一端为NMOS管的栅极，所述第五开关管的第二端为NMOS管的源极，所述第五开关管的第三端为NMOS管的漏极；

所述第六开关管的第一端为PMOS管的栅极，所述第六开关管的第二端为PMOS管的源极，所述第六开关管的第三端为PMOS管的漏极。

7.根据权利要求2所述的开关电路，其特征在于，所述第三开关支路包括第二电阻、第七开关管、第八开关管、第九开关管与第十开关管；

所述第二电阻的第一端与所述第二通道配置管脚连接，所述第二电阻的第二端与所述第七开关管的第二端连接，所述第七开关管的第一端与所述芯片供电管脚连接，所述第七开关管的第三端分别与所述第八开关管的第三端、所述第八开关管的第一端及所述第九开关管的第一端连接，所述第八开关管的第二端及所述第九开关管的第二端均接地，所述第九开关管的第三端与所述第十开关管的第二端连接，所述第十开关管的第一端与第一电压连接，所述第十开关管的第三端与所述第四开关支路连接。

8.根据权利要求7所述的开关电路，其特征在于，所述第七开关管为PMOS管，所述第八开关管为NMOS管，所述第九开关管为NMOS管，所述第十开关管为NMOS管；

所述第七开关管的第一端为PMOS管的栅极，所述第七开关管的第二端为PMOS管的源极，所述第七开关管的第三端为PMOS管的漏极；

所述第八开关管的第一端为NMOS管的栅极，所述第八开关管的第二端为NMOS管的源极，所述第八开关管的第三端为NMOS管的漏极；

所述第九开关管的第一端为NMOS管的栅极，所述第九开关管的第二端为NMOS管的源极，所述第九开关管的第三端为NMOS管的漏极；

所述第十开关管的第一端为NMOS管的栅极，所述第十开关管的第二端为NMOS管的源极，所述第十开关管的第三端为NMOS管的漏极。

9.根据权利要求2所述的开关电路，其特征在于，所述第四开关支路包括第十一开关管与第十二开关管；

所述第十一开关管的第二端与所述芯片供电管脚连接，所述第十一开关管的第三端与所述第十二开关管的第二端连接，所述第十二开关管的第三端与所述第二通道配置管脚连接，所述第十二开关管的第一端与所述第三开关支路连接。

10.根据权利要求9所述的开关电路，其特征在于，所述第十一开关管为NMOS管，所述第十二开关管为PMOS管；

所述第十一开关管的第一端为NMOS管的栅极，所述第十一开关管的第二端为NMOS管的源极，所述第十一开关管的第三端为NMOS管的漏极；

所述第十二开关管的第一端为PMOS管的栅极，所述第十二开关管的第二端为PMOS管的源极，所述第十二开关管的第三端为PMOS管的漏极。

11.一种芯片，其特征在于，包括如权利要求1-10任意一项所述的开关电路。