CN116978939A - 半导体元件及其应用 - Google Patents

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刘家呈
陈明钦
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Abstract

本发明公开一种具有n‑i‑p半导体接面外延结构的增强型高电子迁移率晶体管形式的半导体元件。半导体元件包含沟道层及形成于沟道层上的障蔽层。二维电子气(two‑dimensional electron gas，2DEG)形成于邻近沟道层与障蔽层的界面的沟道层中。栅极电极设置于障蔽层上。半导体接面结构夹设于栅极电极与障蔽层之间。半导体接面结构包括掺入第一掺杂物且与栅极电极直接接触的第一区域、掺入与第一掺杂物不同的第二掺杂物的第二区域、以及夹设于第一区域与第二区域之间且为非刻意掺杂的第三区域。半导体接面结构耗尽位于其下方的部分二维电子气。

Description

半导体元件及其应用
技术领域
本发明涉及一种半导体元件，特别是涉及一种场效晶体管(field-effecttransistor，FET)半导体元件，更特别是涉及一种具有N-I-P半导体接面的增强型高电子迁移率晶体管(enhancement mode high-electron-mobility transistor，E-HEMT)半导体元件及其应用。
背景技术
高电子迁移率晶体管(high electron mobility transistors，HEMT)为一种场效晶体管(FET)，其利用两种具有不同能隙材料层的接面(即，异质接面)作为沟道，而非一般金属氧化物半导体FET(metal-oxide-semiconductor FET，MOSFET)惯用的掺杂区域。HEMT也被称为异质FET(heterostructure FET，HFET)或调变掺杂FET(modulation-doped FET，MODFET)。如同其它类型的FET，HEMT通常在集成电路中作为数字切换开关。相较于一般晶体管，HEMT可在更高的频率下操作。然而，传统的HEMT仍存在一些缺点。
HEMT具有多种类型，举例而言，不同类型的HEMT包括但不限于耗尽型HEMT(depletion mode HEMT，D-HEMT)、p型氮化镓增强型HEMT(p-GaN E-HEMT)、以及凹槽式栅极金属绝缘半导体E-HEMT(recess gate metal-insulator-semiconductor E-HEMT，recessgate MIS E-HEMT)。前述所有HEMT都可包含沟道层、障蔽层、源极电极、漏极电极、栅极电极及钝化层，然而，在栅极电极与障蔽层之间的对应结构配置则可以有所不同。举例而言，在D-HEMT中，栅极电极设置于障蔽层上，栅极电极与障蔽层之间形成萧特基接触(Schottkycontact)。此外，二维电子气(two dimensional electron gas，2DEG)形成于沟道层中，且源极电极与漏极电极设置于2DEG上，从而形成D-HEMT。相较之下，p-GaN E-HEMT包含设置于栅极电极与障蔽层之间的p型GaN层，此时栅极电极不会直接接触障蔽层，且p型GaN层会耗尽其下方的一部分2DEG，以使2DEG中位于p型GaN层的正下方处存在一个间隔区域。而在recess gate MIS E-HEMT中，一凹槽形成于障蔽层及沟道层的顶部内，如此，栅极电极可向下延伸至凹槽内，且由于凹槽的形成，因此对应在2DEG内形成一个间隔区域。
与D-HEMT相比，p-GaN E-HEMT及recess gate MIS E-HEMT具有正阈值电压(threshold voltage，Vth)且在栅极电压(gate voltage，Vgs)大于0时会具有较低的栅极电流(gate current，Ig)。然而，p-GaN E-HEMT及recess gate MIS E-HEMT的性能上仍有一些限制。具体而言，在相同栅极电压Vgs下，为了得到较低的栅极电流Ig，p-GaN E-HEMT可能需要牺牲性地降低漏极-源极电流(drain-source current，Ids)，而在recess gate MIS E-HEMT结构中的电流Ids及Ig可能会更进一步地降低。为了增加p-GaN E-HEMT的电流Ids，p-GaNE-HEMT的阈值电压Vth一般会是在相对低的范围，例如约1.2伏(V)至1.7V左右，以至于p-GaNE-HEMT元件可能会很容易受系统电路的电压突波影响而在非预期或异常情况下导通。而为了增加阈值电压Vth，沟道层与障蔽层附近的极化势必得相对应地减少，但这样的极化减少可能造成电流Ids的降低，导致相对高的导通电阻Ron。此外，当晶体管的尺寸相对小时，极化现象的降低会受到一定的限制，芯片的整体最大厚度也因此受限。再者，p型GaN层的表面易在钝化层的形成或蚀刻制作工艺中遭到破坏。另外，p型GaN层需具有一定厚度(例如50纳米(nm)或以上)，且p型GaN层中的p型掺杂浓度需达到5E18cm-3以产生功效。由于使用了p型GaN层，可能会存在Ig漏电流的问题，以及为了减少漏电流问题，可降低p型GaN层的掺杂浓度，但这又进而降低了阈值电压Vth。
因此，本领域中仍存在解决前述缺点及不足的需求。
发明内容
本发明的一方面是关于一种半导体元件，其包含沟道层、形成于沟道层上的障蔽层、形成于沟道层中，且邻近沟道层与障蔽层间界面的二维电子气、设置于障蔽层上的栅极电极、夹设于栅极电极与障蔽层之间的半导体接面结构、以及源极电极和漏极电极。半导体接面结构包括掺入第一掺杂物且与栅极电极直接接触的第一区域、掺入与第一掺杂物不同的第二掺杂物的第二区域、以及夹设于第一区域与第二区域之间且为非刻意掺杂的第三区域。半导体接面结构耗尽其下方的一部分二维电子气。
在一些实施例中，前述的半导体元件为增强型高电子迁移率晶体管(E-HEMT)。
在一些实施例中，前述的半导体元件具有大于2.5伏的阈值电压。
在一些实施例中，第三区域于半导体接面结构中形成完全耗尽区域。
在一些实施例中，第一区域与栅极电极之间的接触为萧特基接触或欧姆接触。
在一些实施例中，半导体接面结构为n-i-p接面结构，第一区域包含n型氮化物区域，第二区域包含p型氮化物区域。
在一些实施例中，第一掺杂物包含硅或氧，第二掺杂物包含镁、钙、锌、铍或碳。
在一些实施例中，第一区域包含第二掺杂物。
在一些实施例中，第一区域、第二区域、以及第三区域都包含氮化物半导体材料，氮化物半导体材料选自包括氮化镓、氮化铝镓、以及氮化铝的组。
在一些实施例中，第二区域的厚度大于第一区域的厚度及第三区域的厚度。
在一些实施例中，第一区域的厚度范围为5至100纳米。
在一些实施例中，第一区域的厚度范围为20至30纳米。
在一些实施例中，第二区域的厚度范围为50至200纳米。
在一些实施例中，第二区域的厚度范围为55至75纳米。
在一些实施例中，第三区域的厚度范围为1至50纳米。
在一些实施例中，第三区域的厚度范围为5至15纳米。
在一些实施例中，第一区域的第一掺杂物的掺杂浓度范围为5E16至5E19cm-3，且第二区域的第二掺杂物的掺杂浓度范围为1E18至1E20cm-3。
在一些实施例中，前述的半导体元件还包含:位于栅极电极、源极电极与漏极电极之间的钝化层，钝化层覆盖半导体接面结构与障蔽层。
本发明的另一方面是关于一种电子开关，包含至少一个如前述实施例的半导体元件。
本发明的另一方面是关于一种电子装置，包含至少一个如前述实施例的半导体元件。
根据以下对各实施例的描述再结合对应附图将使本发明的各方面变得显而易见，尽管在不脱离本发明的创新概念的精神和范围的情况下的变化和修改仍可能会被实现。
附图说明
所附的附图配合书面叙述说明了本发明的一或多个实施例，用以解释本发明的原理。在可能的情况下，在所有附图中使用相同的参考数字表示实施例中相同或相似的元件。
图1A为本发明一实施例的一种E-HEMT的示意图；
图1B为图1A中E-HEMT的细部结构示意图；
图2为p-n接面结构与本发明实施例的p-i-n接面结构的比较示意图；
图3为本发明实施例的接面电容的示意图；
图4为本发明一比较例的p-GaN E-HEMT的示意图；
图5分别为本发明一比较例的p-GaN E-HEMT与本发明一实施例的E-HEMT的漏极电流与栅极电压(Id-Vg)曲线示意图；
图6为本发明一比较例的p-GaN E-HEMT与本发明一实施例的E-HEMT之间的栅极漏电流Ig比较示意图；
图7A为一比较例的p-GaN E-HEMT分别在100K Hz与1M Hz下的电容-电压(capacitance-to-voltage，C-V)曲线示意图；
图7B为本发明一实施例的E-HEMT的电容-电压(C-V)曲线示意图。
符号说明
100:增强型高电子迁移率晶体管
101,401:基板
103,403:缓冲结构
110,410:沟道层
115,415:二维电子气
118,418:耗尽区
120,420:障蔽层
130,430,S:源极电极
140,440,D:漏极电极
150,450,G:栅极电极
160,460:钝化层
170:半导体接面结构
172:第一区域
174:第三区域
176:第二区域
400:p-GaN增强型高电子迁移率晶体管
470:p-GaN层
d:距离
A:面积
具体实施方式
以下将参考附图以更全面地描述本发明，并展示本发明的多个实施范例。本发明能以许多不同的形式实施，但不应用以限定本发明。反之，本发明会因为提供了这些实施例而更加完整，并将本发明的范围充分地传达给本领域的技术人员。相似的元件标示用以标明相似的部件。
在本说明书中使用的术语在本领域中、本发明的上下文中、以及使用每个术语的特定上下文中通常具有它们的普通涵义。用于描述本发明的某些术语在下文或在说明书的其他地方讨论，以向从业人员提供关于本发明内容的额外导引。为方便起见，可以强调某些术语，例如使用斜体及/或引号。强调术语对于其范围和涵义没有影响；在相同的上下文中，无论是否有强调，术语的范围和涵义都是相同的。可以理解的是，相同的事物能以多种方式述说。因此，无论术语是否在本文中被详细阐述或讨论，替代语言和同义词可用于本文讨论的任何一个或多个术语，也不会使其具有任何特殊意义。本发明提供某些术语的同义词。列举的一或多个同义词并不会排除其他同义词的使用。在本说明书中任何地方使用的示例包括本文讨论的任何术语的示例仅是说明性的，绝不限制本发明或任何示例术语的范围和涵义。相同的，本发明不限于本说明书中给出的各种实施例。
能理解的是，当叙述中提及一个部件位于另一个部件之「上」时，可能是两个部件直接接触的状态，也可能是两个部件之间具有一个中间部件的状态。相反的，当叙述中提及一个部件「直接位于」另一个部件之上时，表示两个部件之间没有中间部件存在。如本文所使用，“及/或”的用语包括一个或多个相关列出的项目的任何和所有组合。
可以理解的是，虽然「第一」、「第二」、「第三」等用语可在本文中用于描述各种元件、组件、区域、层及/或部分，但是这些元件、组件、区域、层及/或部分不应该受限于这些用语。这些用语仅用于将一个元件、组件、区域、层及/或部分与另一元件、组件、区域、层及/或部分区分开来。因此，在不脱离本发明教示的情况下，下文讨论的「第一」元件、组件、区域、层及/或部分可被称为「第二」元件、组件、区域、层及/或部分。
此处使用的术语仅用于描述特定实施例，并不用以限制本发明。除非上下文另有明确说明，在本文中使用的单数形式的「一」和「该」也包括复数形式。此外，在本文中使用的“包含”、“包括”、及/或“具有”意指所陈述的特征、区域、整数、步骤、操作、元素及/或组件，但不排除存在一个或多个其他特征、区域、整数、步骤、操作、元素、组件及/或组。
此外，诸如「下」或「底部」、「上」或「顶部」、「左」、以及「右」的相关用语可在本文中用于描述如图中所示一个部件与另一部件的关系。应理解的是，除了图中描绘的方位之外，相关用语意指涵盖元件的不同方位。例如，若其中一个图中的元件被翻转，则被描述为在其他部件的「下」侧的部件将被定向在其他部件的「上」侧。因此，示例性用语「下」可以包含「下」和「上」两种方向，取决于附图的特定方向。类似地，如果其中一图中的元件被翻转，则被描述为位在其他部件「下」或「下方」的部件将被定向为位在其他部件「上」或「上方」。因此，示例性用语「下」或「下方」可涵盖上和下的方向。
除非另有定义，本文使用的所有用语(包括技术和科学用语)与所属技术领域中普通技术人员普遍理解的涵义相同。此外，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明的实施例有特别定义。
在下文中，「大约」、「实质上」或其类似用语一般表示在给定值或范围的20％以内，优选在10％以内，更优选在5％以内。在此给定的数值均为近似值，亦即在没有特定说明「大约」或「实质上」的情况下，仍可隐含「大约」或「实质上」的涵义。
在下文中，「掺杂」是指在半导体层成长过程刻意将杂质引入本质半导体材料中以调变其光电和结构特性，而「掺杂半导体材料」或「掺杂层」是指在半导体材料或层进行掺杂工艺。相较之下，在本文中，「非刻意掺杂的半导体材料」或「非刻意掺杂的区域」是指在半导体层成长过程中，不是刻意引入杂质至半导体材料或区域，或不是对半导体材料或区域刻意执行掺杂工艺。其中，所谓掺杂工艺，可以例如是在一掺杂层上形成本质半导体层之后，执行一中断成长制作工艺并刻意升高反应腔的温度，使得掺杂层中的掺杂物扩散至本质半导体层中。换句话说，「非刻意掺杂」半导体材料是指未进行掺杂工艺的半导体材料。
以下将配合附图详述本发明的实施例。根据本发明的目的于此具体并广泛地描述，本发明是关于具有n-i-p栅极外延结构的增强型场效应晶体管及其应用。
本发明一方面是关于一种具有n-i-p栅极外延结构的增强型(常关)场效晶体管形式的半导体元件。举例来说，图1A绘示出根据本发明的一些实施例的一种具有n-i-p栅极外延结构的增强型高电子迁移率晶体管(E-HEMT)100。具体而言，如图1A所示，E-HEMT 100包括基底101、缓冲结构103、沟道层110、障蔽层120、源极电极130、漏极电极140、栅极电极150、以及形成于障蔽层120和栅极电极150之间的半导体接面(半导体结)结构170。
基底101的材料包括半导体或氧化物。多个半导体层以合适的方法形成于基底101上，合适的方法例如为金属有机化学气相沉积(metal-organic chemical vapordeposition，MOCVD)、分子束外延(molecular beam epitaxy，MBE)、氢化物气相外延(hydride vapor epitaxy，VPE)、液相外延(liquid phase epitaxy，LPE)或原子层沉积(atomic layer deposition，ALD)。半导体可包括硅(Si)、氮化镓(GaN)、碳化硅(SiC)或砷化镓(GaAs)。氧化物可包括蓝宝石(Sapphire)。此外，基底101可为导体基底或绝缘基底。导体基底的材料可包括Si、GaN或GaAs。绝缘基底的材料可包括蓝宝石或例如为绝缘层上硅(silicon on insulator，SOI)的复合材料。基底101可被选择性地使用掺杂物掺杂由此改变其导电度以形成导电基底或非导电基底。对硅基底而言，掺杂物可包含硼(B)、砷(As)或磷(P)。在一实施例中，基底101为具有1000至1200微米(μm)的厚度的硅基底。成核层(未绘示)形成于基底101与缓冲结构103之间，并具有数十纳米或数百纳米的厚度。成核层可降低基底101与缓冲结构103之间的晶格不匹配。成核层可包括III-V族半导体材料，例如氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)。缓冲结构103位于成核层之上并具有几微米或数十微米的厚度。缓冲结构103可包括III-V族半导体材料且可用以减少晶格差排。在本实施例中，缓冲结构103可为单层结构或多层结构。在一实施例中，单层结构可包括渐变的组成。单层结构的材料中的一元素沿着成长方向逐渐变化。在一实施例中，多层结构可包括超晶格或交错堆叠的多层。缓冲结构103可包括III-V族半导体材料，例如氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)，且缓冲结构103可被掺杂。举例来说，缓冲结构103可包括碳(C)掺杂物及/或铁(Fe)掺杂物，掺杂物浓度可于沿成长方向上逐渐变化或维持定值。
沟道层110设置于缓冲结构103上且具有第一能隙。障蔽层120设置于沟道层110上且具有大于第一能隙的第二能隙。换句话说，沟道层110的材料与障蔽层120的材料不同。在本实施例中，沟道层110与障蔽层120可包括氮化物半导体，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)或氮化铝铟镓(AlInGaN)。在一实施例中，沟道层110包括GaN，障蔽层120包括AlGaN。自发性极化(Spontaneous polarization)发生于沟道层110与障蔽层120内。此外，由于不同氮化物半导体之间的晶格常数差异产生的应力，导致压电极化(piezoelectric polarization)发生于沟道层110与障蔽层120内。自发性极化与压电极化使得沟道层110与障蔽层120的能隙弯曲，从而在沟道层110内邻近沟道层110与障蔽层120界面之处形成二维电子气(2DEG)115。在一实施例中，沟道层110与障蔽层120可为未掺杂或已掺杂。例如，沟道层110与障蔽层120可为Si掺杂，且可根据掺杂浓度调整2DEG115的浓度。在一实施例中，障蔽层120包括多个子障蔽层。举例来说，障蔽层120包括位于沟道层110上的AlGaN子层，以及位于AlGaN子层上方或下方的AlN子层。
栅极电极150设置于障蔽层120上，源极电极130与漏极电极140间隔设置于栅极电极150的两侧，使源极电极130与漏极电极140分别与沟道层110直接接触，而不与栅极电极150直接接触。在其它实施例中，源极电极130与漏极电极140分别与障蔽层120直接接触。源极电极130与漏极电极140的材料可选自银(Ag)、铝(Al)、钨(W)、钽(Ta)、镉(Cd)、铬(Zr)、钛(Ti)、及前述的合金或其组合。栅极电极150的材料可包括导电材料，例如金属或金属化合物。举例来说，金属可选自金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、银(Ag)、及前述的合金或其组合。金属化合物可包括前述金属的任一化合物，例如氮化钛(TiN)或钛钨(TiW)。半导体接面结构170位于栅极电极150与障蔽层120之间，以使栅极电极150不会直接接触障蔽层120。在一实施例中，E-HEMT 100包括钝化层160。钝化层160可覆盖半导体接面结构170与障蔽层120，且设置于源极电极130、漏极电极140、栅极电极150与半导体接面结构170之间。2DEG 115形成于沟道层110内，使得源极电极130与漏极电极140设置于2DEG 115上。半导体接面结构170耗尽其下方的2DEG 115一部分，以使2DEG 115中位于半导体接面结构170正下方之处存在耗尽区118，且在没有施加栅极偏压下沟道层110不导通。此外，栅极电极150与半导体接面结构170之间的接触可为萧特基接触(Shottky contact)或欧姆接触(Ohmic contact)。漏极电极140与沟道层110之间的接触以及源极电极130与沟道层110之间的接触都可为欧姆接触。
图1B为图1A中的半导体接面结构170的细部结构示意图。如图1B中所示，半导体接面结构170可包括三个区域，包含位于顶部并面对栅极电极150的第一区域172、位于底部并面对障蔽层120的第二区域176、以及位于第一区域172与第二区域176之间的第三区域174。具体而言，第一区域172可与栅极电极150直接接触(如前述，第一区域172与栅极电极150之间可为萧特基接触或欧姆接触)。半导体接面结构170可由氮化物半导体构成，氮化物半导体例如为AlxInyGa(1-x-y)N，0≤x<1，0≤y<1，且0≤x+y<1。此外，第一区域172掺杂有第一掺杂物，第二区域176掺杂有第二掺杂物，第一掺杂物与第二掺杂物的导电性型态不同。在一实施例中，第一掺杂物包含n型掺杂物，第二掺杂物包含p型掺杂物。在一些实施例中，n型掺杂物可包含硅(Si)，p型掺杂物可包含镁(Mg)、铁(Fe)、锌(Zn)、铍(Be)、碳(C)或其它合适的p型掺杂物。在本实施例中，n型掺杂物为Si，p型掺杂物为Mg。第三区域174为夹设于第一区域172与第二区域176之间的中间区域。在外延成长制作工艺的一实施例中，开启III族元素、V族元素及p型掺杂物的供应源并将其通入反应腔中以形成第二区域176。完成第二区域176的成长制作工艺后，关闭p型掺杂物的供应源，并持续地通入III族元素及V族元素的供应源至反应腔中以形成第三区域174。接着，开启n型掺杂物的供应源并将其通入反应腔中与III族元素、V族元素反应以形成第一区域172。在一实施例中，第三区域174为未掺杂的。在一实施例中，在成长第一区域172时，p型掺杂物与n型掺杂物可能会因为第一区域172的成长温度而扩散至第三区域174中，其并非在没有外延成长阶段刻意升高温度的掺杂制作工艺。在此之后，第三区域174便包括微量的p型掺杂物杂质及/或n型掺杂物杂质。通过这些方式造成第三区域174为非刻意掺杂(即，未掺杂或不是刻意掺杂)了p型掺杂物及/或n型掺杂物。半导体接面结构170可为n-i-p接面结构，其中的第一区域172为n型区域，第二区域176为p型区域，第三区域174为中间区域。在一实施例中，中间区域的p型掺杂物与n型掺杂物的浓度同时低于第二区域176的p型掺杂物的浓度及第一区域172的n型掺杂物的浓度。在一实施例中，中间区域为非刻意掺杂区域。在一实施例中，中间区域的掺杂浓度低至足以使中间区域可被视为本质半导体。举例来说，中间区域的p型掺杂物与n型掺杂物的掺杂浓度可低于1E16cm-3。在一些实施例中，半导体接面结构170中的第三区域174形成完全耗尽区域。
第一区域172、第二区域176以及第三区域174可用相同的氮化物半导体形成。例如，第一区域172包含n-GaN，第二区域176包含p-GaN，第三区域174包含非刻意掺杂的GaN。在另一实施例中，第一区域172、第二区域176以及第三区域174中的任一者可用不同的氮化物半导体形成。例如，第二区域176包含p-GaN，第一区域172包含n-Alx1Ga(1-x1)N，第三区域174包含非刻意掺杂的Alx2Ga(1-x2)N，0<x1<1，0<x2<1，x1与x2可以相等或不相等。包含AlGaN的第三区域174具有宽能隙且可抑制漏电流，包含AlGaN的第一区域172适用于与栅极电极150形成萧特基接触。举例来说，第二区域176包含p-GaN，第一区域172包含n-Inx1Ga(1-x1)N，第三区域174包含非刻意掺杂的Alx2Ga(1-x2)N，0<x1<1，0<x2<1。包含InGaN的第一区域172适用于与栅极电极150形成欧姆接触。在另一实施例中，第三区域174可用不同的氮化物半导体形成。例如，第三区域174中，接近第一区域172的第一部分与接近第二区域176的第二部分包含不同的组成。
n-i-p接面结构为在p型半导体区域(如第二区域176)与n型半导体区域(如第一区域172)之间具有中间区域(如第三区域174)的二极管结构。图2是根据本发明的一些实施例，显示n-p接面结构与n-i-p接面结构的比较示意图。如图2所示，由于n-i-p接面结构中含有非刻意掺杂区域，相较于n-p接面结构，n-i-p接面结构具有更宽的耗尽区域。
图3是根据本发明的一些实施例，显示由二极管结构的耗尽区域引起的接面电容示意图。如图3所示，在二极管中，其接面电容是由耗尽区域的尺寸决定。具体而言，接面电容Ct可被表示为：
d为耗尽区域的厚度或距离，A为耗尽区域的面积。由于n-i-p接面结构比n-p接面结构具有更宽的耗尽区域，因而对应地具有较大的接面电阻与较低的接面电容，这使得n-i-p接面结构可适于衰减器、快速开关、光侦测器和耐高压功率电子的应用。
在一些实施例中，第二区域176的厚度可大于第一区域172的厚度及第三区域174的厚度。在一些实施例中，第一区域172的厚度范围为5～100nm，第二区域176的厚度范围为50～200nm，第三区域174的厚度范围为1～50nm。若第三区域174的厚度小于1nm，则第三区域174可能无法有效形成。若第三区域174的厚度大于50nm，晶体管的切换速度可能会变慢且损耗会增加。在一些实施例中，第一区域172的厚度范围为20～30nm，第二区域176的厚度范围为55～75nm，第三区域174的厚度范围为5～15nm。举例来说，第一区域172的厚度约为25nm，第二区域176的厚度约为65nm，第三区域174的厚度约为10nm。
在一些实施例中，第一区域172的第一掺杂物的浓度范围为5E16至5E19 cm-3，第二区域176的第二掺杂物的浓度范围为1E18至1E20 cm-3。第一区域172的电子浓度高于第二区域176的空穴浓度。在一些实施例中，第一区域172的电子浓度范围为5E17至1E19 cm-3，第二区域176的空穴浓度范围为5E17至2E18 cm-3。若第一区域172的第一掺杂物的浓度过高且第一区域172的厚度大于第二区域176的厚度，则第二区域176有更多部分可能会被耗尽，此将不利于形成耗尽区域118。
在前述的实施例中，第一区域172掺杂了第一掺杂物，第二区域176掺杂了第二掺杂物，第一掺杂物与第二掺杂物不相同。在一些实施例中，第一区域172也可能包含第二掺杂物。在一些实施例中，由于在MOCVD成长制作工艺中常见的掺杂物扩散、记忆效应及掺杂物再分布现象，第三区域174可能包含第一掺杂物与第二掺杂物中的任一者。如前述的实施例，第三区域174内的杂质并非是刻意引入。在一些实施例中，在半导体接面结构170上的二次离子质谱(secondary ion mass spectrometry,SIMS)中，第三区域174内的第二掺杂物的浓度可为不小于1E17 cm-3，而第三区域174内的第一掺杂物的浓度可为在1E16至1E18cm-3的范围内沿着成长方向(即自第二区域176朝第一区域172的厚度方向)呈现渐增的趋势。举例而言，第三区域174内的第一掺杂物的浓度从低于1E17cm-3的浓度逐渐增加至高于8E17cm-3的浓度。
图4是根据本发明的一比较例，显示p-GaN E-HEMT 400的示意图。p-GaN E-HEMT400与E-HEMT 100之间的差异在于，p-GaN E-HEMT 400包含块材p-GaN层470及形成于p-GaN层470上的栅极电极450。p-GaN层470耗尽其下方的2DEG 415的一部分，使得2DEG 415中位于p-GaN层470正下方之处存在耗尽区域418。相较于比较例p-GaN E-HEMT 400，如图1A所示的包含半导体接面结构170的E-HEMT 100可具有相对较高的阈值电压Vth，其值大于2.5伏(V)以获得更稳定的E-HEMT特性。由于E-HEMT 100的阈值电压Vth相对高，因此不需提供额外增加阈值电压Vth的方法。例如，经由降低第二区域176的掺杂浓度(p型掺杂物)来增加接触电阻，让阈值电压Vth因此上升。由于第二区域176的掺杂浓度降低，障蔽层的厚度或组成就需要调整以降低2DEG来保有耗尽区域418的存在。然而，降低2DEG将会影响E-HEMT的漏极电流Id。E-HEMT 100可在相对较高的阈值电压Vth与对应较高的漏极电流Id之间的达到平衡。此外，栅极电极150与n型氮化物半导体的第一区域172直接接触，相较于图4所示的比较例p-GaN E-HEMT 400，n型的第一区域172允许更大的制作工艺容忍度，使其不易被形成栅极电极与钝化层的制作工艺影响。
进一步地，半导体接面结构170包含为非刻意掺杂甚至可能是完整耗尽区的第三区域174，因此可有效地防止栅极的漏电流Ig。此外，由于第三区域174的存在，相较于传统结构，接面电容(对应为电路中的寄生电容)可更进一步地降低。
图5显示根据本发明的一些实施例的E-HEMT 100与根据比较例的p-GaN E-HEMT400二者的栅极电压Vg与漏极电流Id的测量结果示意图。当漏极电流Id的电流密度为1mA/mm时，E-HEMT 100的阈值电压Vth为2.8V，而p-GaN E-HEMT 400的阈值电压Vth为2.4V。如图5所示，相较于p-GaN E-HEMT 400，根据本发明的一些实施例的E-HEMT 100可达到较高的阈值电压Vth及较大的漏极电流Id，且E-HEMT 100的漏极电流Id在一导通时便显著上升。
图6为根据本发明的一些实施例的E-HEMT 100与根据比较例的p-GaN E-HEMT 400二者的栅极电压Vg与栅极电流Ig的测量结果示意图。如图6所示，相较于比较例，E-HEMT 100的栅极漏电流Ig较比较例低了三个数量级(即，约103)。
图7A为根据比较例的p-GaN E-HEMT对其施加电压分别在频率100KHz与1MHz下切换的电容-电压(C-V)曲线测量示意图。图7B为根据本发明的一些实施例的E-HEMT 100对其施加电压分别在频率100KHz与1MHz下切换的C-V曲线测量示意图。图7A与图7B都显示了栅极电压Vg由0伏特(V)到6伏特以及6伏特到0伏特来回扫描的C-V曲线。
如图7A与图7B所示，无论频率为何，根据本发明的一些实施例的E-HEMT 100的接面电容明显低于p-GaN E-HEMT的接面电容，且E-HEMT 100的C-V曲线较为平滑，波动较少，代表E-HEMT 100的接面表面具有较少的缺陷及较低的漏电流。半导体结构的界面态可通过C-V曲线测量中的频率分散(frequency-dispersion)表示。C-V特性在不同频率下的分散与界面态相关。一般而言，较大的分散表示较多的界面态。如图7A所示，比较例的C-V特性表现出相对大的分散，代表相对高密度的界面态。反之，如图7B所示，E-HEMT 100在两种扫描方向上的曲线相同，代表相对小的频率分散，显示出E-HEMT 100中的界面态密度较低。
前述的E-HEMT 100可用于多种的应用。举例来说，E-HEMT 100可用于或作为电子开关的一部分。此外，电子装置可利用E-HEMT 100作为其中的一个或多个开关。
前述本发明的示例性实施例的说明仅用于举例及阐述的目的，而非用以将本发明限定于揭露的特定形式。根据前述的教示，可有多种的改良及变化。
前述实施例是为了解释本发明的原理及其实际应用，以激发本领域的其他技术人员利用本发明和各种实施例，并进行各种修改以适于预设的特定用途。在不脱离本发明的精神和范围的情况下，替代实施例对于本领域的技术人员属显而易见。因此，本发明的范围由所附权利要求定义而非前述的说明和示例性实施例。

Claims (10)

1.一种半导体元件，包括：
沟道层；
障蔽层，形成于该沟道层上；
二维电子气，形成于该沟道层中；
栅极电极，设置于该障蔽层上；
半导体接面结构，夹设于该栅极电极与该障蔽层之间；以及
源极电极及漏极电极，设置于该栅极电极的两侧；
其中，该半导体接面结构包含:
第一区域，掺入第一掺杂物且直接接触该栅极电极；
第二区域，掺入第二掺杂物，该第二掺杂物与该第一掺杂物不同；以及
第三区域，夹设于该第一区域与该第二区域之间，该第三区域为非刻意掺杂；
其中，该半导体接面结构耗尽其下方该二维电子气的一部分。
2.如权利要求1所述的半导体元件，其中该半导体元件为增强型高电子迁移率晶体管。
3.如权利要求1所述的半导体元件，其中该半导体元件具有大于2.5伏的阈值电压。
4.如权利要求1所述的半导体元件，其中该第三区域于该半导体接面结构中形成完全耗尽区域。
5.如权利要求1所述的半导体元件，其中该第一区域与该栅极电极之间的接触为萧特基接触或欧姆接触。
6.如权利要求1所述的半导体元件，其中该半导体接面结构为n-i-p接面结构，该第一区域包含n型氮化物区域，该第二区域包含p型氮化物区域。
7.如权利要求1所述的半导体元件，其中该第二区域的厚度大于该第一区域的厚度及该第三区域的厚度。
8.如权利要求1所述的半导体元件，其中该第一区域的该第一掺杂物的掺杂浓度范围为5E16至5E19cm-3，且该第二区域的该第二掺杂物的掺杂浓度范围为1E18至1E20cm-3。
9.一种电子开关，包含如权利要求1至8任一所述的半导体元件。
10.一种电子装置，包含如权利要求1至8任一所述的半导体元件。
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