CN116978790A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN116978790A
CN116978790A CN202310420398.3A CN202310420398A CN116978790A CN 116978790 A CN116978790 A CN 116978790A CN 202310420398 A CN202310420398 A CN 202310420398A CN 116978790 A CN116978790 A CN 116978790A
Authority
CN
China
Prior art keywords
region
plating film
leads
semiconductor chip
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310420398.3A
Other languages
English (en)
Inventor
波多俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN116978790A publication Critical patent/CN116978790A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60015—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using plate connectors, e.g. layer, film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本公开涉及一种制造半导体器件的方法，在包括在第一方向上彼此平行地延伸且彼此间隔开的第一区域和第二区域的框架构件中，第一镀膜和第二镀膜分别被形成在第一区域和第二区域中。第二镀膜与第一镀膜在类型上是不同的。然后，对包括第一区域和第二区域的框架构件执行冲压过程，从而形成包括多个引线的引线框架。引线框架包括第一引线组和第二引线组。在第一引线组中形成第一镀膜，但是在第一引线组中不形成第二镀膜。同时，在第二引线组中形成第二镀膜，但在第二引线组中不形成第一镀膜。

Description

制造半导体器件的方法
相关申请的交叉引用
于2022年4月28日提交的日本专利申请号2022-075074的公开内容(包括说明书、附图以及摘要)通过引用以其整体并入本文。
技术领域
本发明涉及一种制造半导体器件的技术，并且涉及被有效地应用的技术，例如使用两种类型的镀膜来制造半导体器件的技术。
背景技术
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2014-93431
日本未审查专利申请公开号2014-93431(专利文献1)描述了使用包含镍作为主要成分的镀膜和包含金作为主要成分的镀膜的技术。
发明内容
例如，存在将两个半导体芯片封装到一个封装中以成为一个半导体器件的技术。在该技术中，一个半导体芯片(称为“第一半导体芯片”)和一个引线通过第一接合线而彼此连接，而另一个半导体芯片(称为“第二半导体芯片”)和另一引线通过第二接合线而彼此连接。在这种情况下，构成连接到第一半导体芯片的接合线的材料和构成连接到第二半导体芯片的接合线的材料在一些情况下彼此不同。换句话说，在通过将两个半导体芯片封装到一个封装中所形成的半导体器件中，可能会使用由两种不同类型的材料制成的接合线。
为了确保接合线与引线之间的连接的可靠性，在引线的表面上形成镀膜。在这种情况下，根据接合线的材料，选择在引线的表面上形成的镀膜的类型。因此，在使用由两种不同类型的材料制成的接合线的半导体器件中，使用两种不同类型的镀膜。
根据本发明人的研究，已经发现使用两种不同类型的镀膜来制造半导体器件的技术从改进所制造的半导体器件的可靠性的观点来看具有改进的空间。因此，在使用两种不同类型的镀膜来制造半导体器件的技术中，期望做出用于改进半导体器件的可靠性的发明。
根据一个实施例的制造半导体器件的方法包括：步骤(a)，准备包括第一区域和第二区域的框架构件，第一区域和第二区域在第一方向上彼此平行地延伸且彼此间隔开；步骤(b)，在第一区域中形成第一镀膜；步骤(c)，在第二区域中形成第二镀膜，第二镀膜与第一镀膜在类型上是不同的；以及步骤(d)，在步骤(b)和(c)之后，对框架构件执行冲压过程，由此形成多个器件区域，每个器件区域包括第一区域的部分和第二区域的部分。在这种情况下，在步骤(d)中形成的多个器件区域中的每个器件区域包括第一管芯焊盘、第二管芯焊盘、在第一方向上布置的多个第一引线以及在第一方向上布置的多个第二引线。并且，多个第一引线、第一管芯焊盘、第二管芯焊盘和多个第二引线被布置在与第一方向交叉的第二方向上。多个第一引线中的每个第一引线包括第一区域的该部分但不包括第二区域的该部分，并且多个第二引线中的每个第二引线包括第二区域的该部分但不包括第一区域的该部分。
根据一个实施例，可以改善半导体器件的可靠性。
附图说明
图1是示出了包括功率晶体管和控制该功率晶体管的控制电路的半导体器件的电路配置的图。
图2是用于概念性地说明“点镀法(spot plating method)”的图。
图3是示出了针对“镀层泄漏(plating leakage)”的对策的一个示例的图。
图4是示出了针对“镀层泄漏”的对策的一个示例的图。
图5是用于概念性地说明了“条镀法(stripe plating method)”的图。
图6是示出了相关技术的封装结构的图，该图是在其中透视密封体的封装结构的俯视图。
图7是用于说明相关技术的改进空间的图。
图8是用于说明相关技术的改进空间的图。
图9是示出了实施例的封装结构的图，该图是在其中透视密封体的封装结构的俯视图。
图10是封装结构的仰视图。
图11是示出了制造半导体器件的步骤的图。
图12是示出了接着图11的制造半导体器件的步骤的图。
图13是示出了接着图12的制造半导体器件的步骤的图。
图14是示出了接着图13的制造半导体器件的步骤的图。
图15是示出了接着图14的制造半导体器件的步骤的图。
图16是示出了接着图15的制造半导体器件的步骤的图。
图17是示出了接着图16的制造半导体器件的步骤的图。
图18是示出了被扩大的图17的器件区域的图。
图19是示出了接着图18的制造半导体器件的步骤的图。
图20是示出了接着图20的制造半导体器件的步骤的图。
图21是示出了接着图20的制造半导体器件的步骤的图。
图22是示出了接着图21的制造半导体器件的步骤的图。
图23是用于说明研究技术的图。
图24是用于说明研究技术的图。
图25是用于说明研究技术的图。
具体实施方式
在用于描述实施例的所有附图中，相同组件用相同的附图标记来标示，并且其重复描述将被省略。注意，即使在平面图中也使用影线以使附图易于观看。
<功率晶体管和控制电路的配置>
图1是示出了包括功率晶体管和控制该功率晶体管的控制电路的半导体器件SA1的电路结构的图。
在图1中，半导体器件SA1包括开关电路100和控制电路200，开关电路100包括由功率晶体管制成的主晶体管10、感测晶体管20和温度传感器30。
在如上所述配置的开关电路100中，主晶体管10被布置在作为供应电源电位的电源端子的引线LD4和作为输出端子的引线LD1(引线LD7)之间，并且用作开关元件以用于切换在电源端子和输出端子之间流动的电流的开/关(ON/OFF)。同时，感测晶体管20具有检测在主晶体管10中流动的电流的电流值的功能，并且温度传感器30具有检测开关电路100的温度的功能。
随后，控制电路200具有控制开关电路100的功能，并且包括例如用于将栅极电压施加到主晶体管10的栅极电极和感测晶体管20的栅极电极的预驱动器。在图1中，控制电路200与作为半导体器件SA1的输入端子的引线LD3和LD6、作为接地端子的引线LD2和作为用于将控制电路200的输出输出到半导体器件SA1外部的输出端子的引线LD5电连接。
控制电路200被配置为基于通过引线LD3而输入的控制信号来控制在开关电路100中所包括的主晶体管10的导通/截止。换句话说，控制电路200通过切换施加到主晶体管10的栅极电极的栅极电压来控制主晶体管10的导通/截止。
以这种方式，通过控制主晶体管10的导通/截止，可以通过作为与主晶体管10的源极电连接的输出端子的引线LD1而向连接到半导体器件SA1外部的负载供应电流。
如上所述在半导体器件SA1中进行电路配置。
<改进研究>
上述半导体器件SA1包括开关电路100和控制电路200。在这种情况下，关于半导体器件SA1的封装结构，存在一种技术，该技术将在其上形成有开关电路100的第一半导体芯片和在其上形成有控制电路200的第二半导体芯片封装到一个封装中。在该技术中，在一些情况下，第一半导体芯片的源极焊盘和第一引线通过第一接合线而彼此连接，而第二半导体芯片的焊盘和第二引线通过第二接合线而彼此连接。
在这种情况下，由于在第一半导体芯片中流过大电流，因此通常使用以铝为主要成分且具有大直径的铝线作为连接第一半导体芯片的源极焊盘和第一引线的第一接合线。
另一方面，由于与第一半导体芯片不同，第二半导体芯片中不流过大电流，因此，通常使用以金为主要成分且具有小直径的金线作为连接第二半导体芯片的焊盘和第二引线的第二接合线。
例如，在铝线与第一引线之间连接的情况下，为了确保铝线的连接可靠性，在第一引线的表面上形成以镍为主要成分的镍镀膜。另一方面，在金线与第二引线之间连接的情况下，为了确保金线的连接可靠性，在第二引线的表面上形成以银为主要成分的银镀膜。在如上所述对第一半导体芯片和第二半导体芯片进行封装而形成的封装结构中，根据由两种不同材料制成的接合线的使用，使用两种不同类型的镀膜。
首先，下面将说明在引线的表面上形成镀膜的技术。
<<点镀法>>
图2是用于概念性地说明“点镀法”的图。
在图2的“点镀法”中，准备框架构件FM，然后通过对该框架构件FM进行冲压过程(stamping process)(冲压过程(punching process))来形成引线LD，并且通过使用掩模来在该引线LD的表面上形成镀膜PF。
考虑到掩模的位置偏移，“点镀法”需要间隙“A”。但是，如果该间隙A狭窄，则有可能在该引线LD的侧表面上引起“镀层泄漏”。最坏的情况会引起镀层泄漏到封装结构外部的风险。特别是当镀膜PF为银镀膜时，银镀膜泄漏到封装结构外部会引起银迁移的风险，从而导致在相邻引线之间发生短路故障的风险。
因此，在“点镀法”中，为了抑制因掩模的位置偏移而导致的“镀层泄漏”，例如可以考虑如图3中所示使引线LD的宽度增加以确保间隙A的方法。以这种方式，即使发生掩模的位置偏移，也可以降低“镀层泄漏”的概率。然而，由于引线LD的尺寸增加，所以不期望地增加了半导体器件(封装结构)的尺寸。
备选地，可以考虑如图4中所示的对引线LD执行弯曲过程以形成避免“镀层泄漏”影响的引线结构的方法。然而，在这种情况下，增加了对引线进行弯曲的步骤，并且不期望地增加了引线框架的制造成本。
因此，作为“点镀法”的备选技术，研究了以下的“条镀法”。因此，将说明这种“条镀法”。
<<条镀法>>
图5是用于概念性地说明“条镀法”的图。
在图5的“条镀法”中，准备框架构件FM，并且然后，通过在该框架构件FM上形成线状(条状)镀膜PF、然后对包括在其上形成有镀膜PF的框架构件FM执行冲压过程来形成引线LD。这样的“条镀法”由于在镀膜PF形成之后执行冲压过程，因此不会引起“镀层泄漏”的风险。因此，在这样的“条镀法”中，不需要针对“镀层泄漏”的对策，并且因此能够降低引线框架的制造成本。换言之，在这样的“条镀法”中，不需要考虑到引线LD的侧表面的“镀层泄漏”，并且因此能够使引线宽度最小化。结果，具有能够使半导体器件小型化的优势。此外，在“条镀法”中，不需要引线的弯曲过程，并且因此具有能够降低引线框架的制造成本(并且因此降低半导体器件的制造成本)的优势。
因此，下面将说明使用具有“点镀法”无法提供的优势的“条镀法”的相关技术。
<<相关技术的说明>>
本说明书中描述的相关技术不是公知技术，而是本发明人发现的课题的技术，也是本发明的前提技术。
图6是示出了相关技术的封装结构PKG的图，该图是在其中透视密封体MR的封装结构PKG的俯视图。
如图6中所示，封装结构PKG包括作为芯片安装部分的管芯焊盘DP，并且半导体芯片CHP1通过包含焊料或银膏作为原材料的导电接合构件40而被安装在该管芯焊盘DP上。功率晶体管部形成在该半导体芯片CHP1上。半导体芯片CHP2通过电绝缘接合构件(未图示)而被安装在半导体芯片CHP1上。用于控制功率晶体管的控制电路被形成在该半导体芯片CHP2上。
接下来，半导体芯片CHP1的表面包括在该处形成有源极焊盘SP1的第一源极焊盘形成区域、在该处形成有源极焊盘SP2的第二源极焊盘形成区域、以及在平面图中被夹在第一源极焊盘形成区域和第二源极焊盘形成区域之间的区域，并且半导体芯片CHP2通过电绝缘接合构件(未图示)而被安装在该被夹区域上。
源极焊盘SP1通过粗导线W1而连接到引线LD1。另一方面，源极焊盘SP2通过粗导线W2而连接到引线LD7。此外，多个焊盘PD3被形成在半导体芯片CHP1中，而多个焊盘PD4和多个焊盘PD5被形成在半导体芯片CHP2中。在这种情况下，多个焊盘PD3中的每个焊盘通过导线W3而连接到多个焊盘PD4中的每个焊盘，并且多个焊盘PD5中的每个焊盘连接到引线LD2、引线LD3、引线LD5或引线LD6。管芯焊盘DP连接到引线LD4。
随后，如图6中所示，引线LD1至LD7中的每个引线的外引线部分从密封体MR突出。相关技术的封装结构PKG如上所述进行安装和配置。
在这种情况下，如图6中所示，在引线LD1至LD3、LD5至LD7的每个表面的部分区域中形成以银为主要成分的银镀膜PF1和以镍为主要成分的镍镀膜PF2。
注意，本说明书中描述的术语“主要成分”意指主要包含的成分，并且被用于表明不排除包含其他成分。例如，短语“以镍为主要成分”意指主要包含镍，并且类似地，短语“以银为主要成分”意指主要包含银。
粗导线W1经由镍镀膜PF2而连接到引线LD1，并且粗导线W2经由镍镀膜PF2而连接到引线LD7。另一方面，导线W4通过银镀膜PF1而连接到引线LD2、LD3、LD5和LD6。
在这种情况下，银镀膜PF1和镍镀膜PF2中的每一者通过“条镀法”来形成。具体地，在相关技术中，准备框架构件，并且然后，在该框架构件上形成线状(条状)银镀膜，并且然后，在条状银镀膜上形成条间距小于银镀膜的条间距的线状镍镀膜。以这种方式，可以形成条状镍镀膜和条状银镀膜。接下来，对包括在其上形成有银镀膜和镍镀膜的框架构件执行冲压过程。以这种方式，形成包括具有银镀膜和镍镀膜的引线LD1至LD3和LD5至LD7的引线框架。然后，通过使用该引线框架，例如可以制造图6中所示的相关技术的封装结构PKG。
<<改进空间>>
相关技术的封装结构PKG使用通过“条镀法”而形成的两种类型的镀膜。例如，如图7的左图中所示，在引线LD3中形成条状银镀膜PF1和条状镍镀膜PF2。关于这一点，例如，如图7的右上图中所示，如果形成在下层中的银镀膜PF1的位置向右偏移，则银镀膜PF1的暴露区域变窄。结果，导线W4与银镀膜PF1之间的连接变得困难，并且有发生导线剥离的风险。另一方面，例如，如图7的右下图中所示，如果形成在下层中的银镀膜PF1的位置向左偏移，则在从密封体MR暴露的引线LD3的表面上也形成银镀膜PF1。结果，这可能导致银迁移。引线LD3中的银迁移的发生导致例如相邻引线LD2和LD3之间的短路故障的风险。因此，如果形成在下层中的银镀膜PF1的位置发生偏移，则封装结构PKG的可靠性也会受到显著的不利影响。
类似地，例如，如图8的右上图中所示，如果形成在上层中的镍镀膜PF2的位置向右偏移，则镍镀膜PF2的暴露区域变窄。结果，与未图示的粗导线的连接变得困难，并且有发生导线剥离的风险。另一方面，例如，如图8的右下图中所示，如果形成在上层中的镍镀膜PF2的位置向左偏移，则导线W4连接到镍镀膜PF2上。结果，发生导线剥落的风险增加。因此，如果形成在上层中的镍镀膜PF2的位置偏移，则封装结构PKG的可靠性也会受到显著的不利影响。
如上所述，相关技术从确保封装结构PKG的可靠性的观点来看具有改进的空间。因此，在本实施例中，做出了解决相关技术的改进空间的发明。下面将说明具有这种设计的本实施例的技术思想。
<实施例的基本思想>
在本实施例的基本思想中，使用“条镀法”是前提，并且是这样的思想，不是如相关技术中所描述的在多个引线中的每个引线中形成镍镀膜和银镀膜这两种类型的镀膜，而是将多个引线分成形成在该处形成有镍镀膜的第一引线组和在该处形成有银镀膜的第二引线组。
换言之，基本思想是通过“条镀法”在引线中仅形成镍镀膜和银镀膜中的任一者的思想。
具体地，在基本思想中，在包括在第一方向上彼此平行地延伸且彼此间隔开的第一区域和第二区域的框架构件中，通过“条镀法”在第一区域中形成镍镀膜，然后通过“条镀法”在第二区域中形成银镀膜。然后，对包括在其上形成有镍镀膜的第一区域和在其上形成有银镀膜的第二区域的框架构件执行冲压过程，并且因此，形成包括多个引线的引线框架。在这种情况下，引线框架包括通过对第一区域的冲压过程而形成的第一引线组和通过对第二区域的冲压过程而形成的第二引线组，并且仅在第一引线组中形成镍镀膜，同时仅在第二引线组中形成银镀膜。
以这种方式，根据基本思想，在多个引线中的每个引线中仅形成镍镀膜和银镀膜中的一者。因此，根据基本思想，镍镀膜和银镀膜之间的相对位置偏移不是问题，这与形成这两种镀膜是在多个引线中的每个引线中形成镍镀膜和银镀膜的相关技术不同。因此，根据基本思想，可以抑制由于镍镀膜和银镀膜之间的相对位置偏移而引起的导线剥离和银迁移。结果，可以改善半导体器件(封装结构)的可靠性。
下面将说明在其中体现基本思想的具体方面。
<封装结构(半导体器件)的配置>
图9是示出了本实施例的封装结构PKG1的图，该图是在其中透视密封体MR的封装结构PKG1的俯视图。
如图9中所示，封装结构PKG1包括管芯焊盘DP1以及管芯焊盘DP2。在管芯焊盘DP1上，例如，安装有半导体芯片CHP1，该半导体芯片CHP1包括形成在其上的功率晶体管。在半导体芯片CHP1的表面上，形成源极焊盘SP和多个焊盘PDA。另一方面，在管芯焊盘DP2上，例如安装有半导体芯片CHP2，该半导体芯片CHP2包括用于控制形成在其上的功率晶体管的控制电路。在半导体芯片CHP2的表面上，形成多个焊盘PDB和多个焊盘PDC。
接下来，封装结构PKG1包括多个引线LDA。多个引线LDA与柱部分PST成为一体。在柱部分PST的表面上，形成以镍为主要成分的镍镀膜PFA。在“x”方向(第一方向)上布置多个引线LDA。
封装结构PKG1包括多个引线LDB。在多个引线LDB的每一端部上，形成以银为主要成分的银镀膜PFB。在x方向上也布置多个引线LDB。
在这种情况下，在与x方向交叉的“y”方向(第二方向)上依次布置多个引线LDA、管芯焊盘DP1、管芯焊盘DP2和多个引线LDB。
随后，如图9中所示，形成在半导体芯片CHP1中的源极焊盘SP和与多个引线LDA成为一体的柱部分PST通过多个接合线BW1而彼此连接。多个接合线BW1的每个接合线由以铝为主要成分的材料制成，并且其每个直径大约为300μm。在这种情况下，由于在柱部分PST的表面上形成镍镀膜PFA，因此与柱部分PST连接的接合线BW1与镍镀膜PFA接触。以这种方式，可以改善接合线BW1与柱部分PST的连接可靠性。换言之，通过接合线BW1与镍镀膜PFA的连接，能够抑制导线剥离。
同时，形成在半导体芯片CHP1的表面中的多个焊盘PDA中的每个焊盘和形成在半导体芯片CHP2的表面中的多个焊盘PDB中的每个焊盘通过接合线BW2而彼此连接。在这种情况下，接合线BW2由以金作为主要成分的材料制成，其直径大约为25μm。
接下来，如图9中所示，形成在半导体芯片CHP2中的多个焊盘PDC中的每个焊盘和多个引线LDB中的每个引线通过接合线BW3而彼此连接。在这种情况下，多个接合线BW3中的每个接合线由以金作为主要成分的材料制成，并且其每个直径大约为25μm。在这种情况下，由于在引线LDB的一个端部的表面上形成银镀膜PFB，因此与引线LDB连接的接合线BW3与银镀膜PFB接触。以这种方式，可以改善接合线BW3和引线LDB之间的连接可靠性。换言之，通过接合线BW3与银镀膜PFB的连接，能够抑制导线剥离。
半导体芯片CHP1、半导体芯片CHP2、柱部分PST、多个引线LDA中的每个引线的部分、包括一个端部的多个引线LDB中的每个引线的部分以及多个接合线BW1至BW3被密封体MR密封。
在这种情况下，如图9中所示，密封体MR具有矩形平面形状，并且包括在x方向上延伸的第一侧S1和面对第一侧S1的第二侧S2。在这种情况下，多个引线LDA沿着密封体MR的第一侧S1而被布置，并且多个引线LDA的其他部分中的每个部分仅从第一侧S1暴露。类似地，多个引线LDB沿着密封体MR的第二侧S2而被布置，并且多个引线LDB的其他部分中的每个部分仅从第二侧S2暴露。
随后，图10是封装结构PKG1的仰视图。如图10中所示，从密封体MR的背表面暴露管芯焊盘DP1的底表面和管芯焊盘DP2的底表面。封装结构PKG1如上所述进行配置。
在本说明中，“SON封装(小外形无引线封装)”被例示为封装结构PKG1。然而，本实施例的基本思想可以被体现为“SOP封装(小外形封装)”。
<制造半导体器件的方法>
接下来，将说明制造封装结构(半导体器件)PKG1的方法。
首先，如图11中所示，准备包括在x方向(第一方向)上彼此平行地延伸且彼此间隔开的第一区域R1和第二区域R2的框架构件FM。
然后，如图12中所示，将遮蔽带MSK1附着到框架构件FM以便覆盖除第一区域R1之外的其他区域。然后，将附着有遮蔽带MSK1的框架构件FM浸泡在含镍的第一镀液中。以这种方式，如图13中所示，在从遮蔽带MSK1暴露的第一区域R1中形成镍镀膜PFA。
接下来，将遮蔽带MSK1从框架构件FM剥离，并且然后，遮蔽带MSK2被附着到框架构件FM以便覆盖除第二区域R2之外的区域，如图14中所示。然后，将附着有遮蔽带MSK2的框架构件FM浸泡在含银的第二镀液中。以这种方式，如图15中所示，在从遮蔽带MSK2暴露的第二区域R2中形成银镀膜PFB。
然后，将遮蔽带MSK2从框架构件FM剥离。以这种方式，如图16中所示，可以提供包括形成在第一区域R1中的镍镀膜PFA和形成在第二区域R2中的银镀膜PFB的框架构件FM。
接下来，对框架构件FM执行冲压过程(stamping process，punching process)。以这种方式，如图17中所示，在框架构件FM中形成多个器件区域DR，每个器件区域DR包括第一区域R1的部分和第二区域R2的部分。结果，可以制造引线框架LF，该引线框架LF是包括形成在其中的多个器件区域DR的框架构件FM。
考虑到以上描述，在形成图13中所示的镍镀膜PFA的步骤中。在多个器件区域上方形成镍镀膜PFA。同样地，在形成图15中所示的银镀膜PFB的步骤中，在多个器件区域上方形成银镀膜PFB。
图18是示出了形成在引线框架LF中的多个器件区域DR中的一个放大的器件区域DR的示意图。
如图18中所示，在一个器件区域DR中形成管芯焊盘DP1、管芯焊盘DP2、在x方向上布置的多个引线LDA和在x方向上布置的多个引线LDB。在这种情况下，在与x方向交叉的y方向上依次布置多个引线LDA、管芯焊盘DP1、管芯焊盘DP2和多个引线LDB。
然后，多个引线LDA与由在该处形成有镍镀膜PFA的第一区域R1的部分构成的柱部分PST成为一体。换句话说，多个引线LDA通过框架构件的第一区域R1的部分而彼此连接。因此，多个引线LDA中的每个引线包括第一区域R1的部分但不包括第二区域R2的部分。
另一方面，多个引线LDB的每个引线被形成为包括在该处形成有银镀膜PFB的第二区域R2的部分作为其端部。因此，多个引线LDB中的每个引线包括第二区域R2的部分但不包括第一区域R1的部分。
下面将说明通过使用包括形成在其中的多个器件区域DR的引线框架LF来制造封装结构PKG1的步骤，以集中在一个器件区域DR上。
首先，如图19中所示，包括形成在其上的功率晶体管的半导体芯片CHP1被安装在管芯焊盘DP1上。具体地，在管芯焊盘DP1上施加由银膏、焊料等构成的导电接合构件CP1，并且然后通过该导电接合构件CP1将半导体芯片CHP1安装在管芯焊盘DP1上。此外，包括形成在其上的控制电路的半导体芯片CHP2被安装在管芯焊盘DP2上。具体地，在管芯焊盘DP2上施加由银膏、焊料等构成的导电接合构件CP2，并且然后通过该导电接合构件CP2将半导体芯片CHP2安装在管芯焊盘DP2上。
接下来，如图20中所示，形成在半导体芯片CHP1的表面上的源极焊盘SP和在该处形成有镍镀膜PFA的柱部分PST(第一区域的部分)通过多个接合线BW1而彼此连接。在这种情况下，多个接合线BW1中的每个接合线由以铝作为主要成分的材料制成。
随后，如图21中所示，形成在半导体芯片CHP1的表面上的焊盘PDA和形成在半导体芯片CHP2的表面上的焊盘PDB通过接合线BW2而彼此连接。形成在半导体芯片CHP2的表面上的焊盘PDC和在该处形成有银镀膜PFB的引线LDB的一个端部通过接合线BW3而彼此连接。在这种情况下，接合线BW2和接合线BW3中的每一者由以金作为主要成分的材料制成。
如上所述，功率晶体管被形成在半导体芯片CHP1上，并且用于功率晶体管的控制电路被形成在半导体芯片CHP2上。接合线BW1与电连接到功率晶体管的源极的半导体芯片CHP1的源极焊盘SP电连接。在这种情况下，多个引线LDA通过框架构件的第一区域R1的部分而彼此连接，并且接合线BW1的直径大于接合线BW2和接合线BW3的每个直径。以这种方式，可以降低将作为输出路由的源极的导通电阻。
然后，如图22中所示，对器件区域DR执行树脂密封(成型)过程，以形成密封体MR。具体地，至少半导体芯片CHP1、半导体芯片CHP2、柱部分PST(第一区域的部分)、多个引线LDA中的每个引线的部分、包括一个端部的多个引线LDB中的每个引线的部分(第二区域的部分)和多个接合线BW1至BW3由密封体MR密封。
然后，根据需要在从密封体MR暴露的引线LDA、LDB中的每个引线的其他部分上形成镀膜。接下来，在密封体MR的外部，在每个预定位置处切断引线LDA和LDB。此外，在预定位置处切断连接到管芯焊盘DP1和DP2中的每个管芯焊盘的悬置引线。
封装结构PKG1可以如上所述进行制造。
<实施例的特征>
接下来，将说明本实施例的特征。
首先，如上所述，本实施例的基本思想的前提是使用“条镀法”，并且基本思想是将多个引线分成在该处形成有镍镀膜的第一引线组和在该处形成有银镀膜的第二引线组。
因此，为了体现这个基本思想，本实施例采用所谓的“SON封装(小外形无引线封装)”或“SOP封装(小外形封装)”作为半导体器件的封装结构。
具体地，例如，如图9中所示，在包括密封体MR的封装结构PKG1(密封体MR包括在x方向上延伸的第一侧S1和面对第一侧S1并在x方向上延伸的第二侧S2)中，本实施例采用了以下配置，其中沿着第一侧S1布置多个引线LDA，同时沿着第二侧S2布置多个引线LDB。这种配置是通过“SON封装”或“SOP封装”来实现的。
因此，如图9中所示，可以将与在该处形成有镍镀膜PFA的柱部分PST成为一体的多个引线LDA和包括在该处形成有银镀膜PFB的一个端部的多个引线LDB分开形成。这意味着镍镀膜PFA和银镀膜PFB之间的相对位置偏移不成问题。
本实施例的前提是使用“SON封装”或“SOP封装”作为半导体器件的封装结构，并且基本思想是通过使用如下的“条镀法”完成制造半导体器件的方法来实现的。具体地，例如，在包括在x方向上彼此平行地延伸并且彼此间隔开的第一区域R1和第二区域R2的框架构件FM中，通过“条镀法”在第一区域R1中形成镍镀膜PFA，并且然后通过“条镀法”在第二区域R2中形成银镀膜PFB。然后，通过对包括在该处形成有镍镀膜PFA的第一区域R1和在该处形成有银镀膜PFB的第二区域R2的框架构件FM进行冲压过程，形成包括引线LDA和引线LDB的引线框架LF。在这种情况下，引线框架LF包括从对第一区域R1的冲压过程产生的第一引线组(多个引线LDA)和从对第二区域R2的冲压过程产生的第二引线组(多个引线LDB)，并且在与多个引线LDA成为一体的柱部分PST中仅形成镍镀膜PFA，同时在多个引线LDB的每个引线中仅形成银镀膜PFB(参见图11至图18)。
如上所述，本实施例的特征是使用“SON封装”或“SOP封装”作为半导体器件的封装结构以便体现基本思想，并且使用“条镀法”的如图11至图18中所示的制造半导体器件的方法作为制造该封装结构的方法。
以这种方式，根据本实施例的特征，如图9中所示，以铝作为主要成分的接合线BW1可以连接到在该处形成有镍镀膜PFA的柱部分PST。另一方面，以金作为主要成分的接合线BW3可以连接到包括在该处形成有银镀膜PFB的一个端部的引线LDB。在这种情况下，在本实施例中，与在该处形成有镍镀膜PFA的柱部分PST成为一体的引线LDA和包括在该处形成有银镀膜PFB的一个端部的引线LDB分别被布置在密封体MR的面对的第一侧S1和第二侧S2中。因此，镍镀膜PFA和银镀膜PFB之间的相对位置偏移不成问题。因此，根据本实施例，能够抑制因镍镀膜PFA与银镀膜PFB的相对位置偏移而引起的布线剥离和银迁移。结果，可以改善半导体器件(封装结构)的可靠性。
换言之，相关技术采用例如所谓的“TO封装”，其中半导体芯片CHP1和半导体芯片CHP2分层，同时仅沿着密封体MR的一侧布置引线LD1至LD7，如图6中所示。因此，当相关技术采用“条镀法”时，必须在一个引线中形成镍镀膜和银镀膜的两种类型镀膜。结果，当相关技术采用能够降低制造成本的“条镀法”时，镍镀膜和银镀膜之间的相对位置偏移成为问题。这一点是本发明人的新发现。
本发明人着眼于该新发现进行研究，结果发现(作为基本思想)在使用“条镀法”的情况下，如果将在该处形成有镍镀膜的第一引线组和在该处形成有银镀膜的第二引线组形成为不同的引线组，同时沿着对封装结构进行配置的密封体的不同侧布置第一引线组和第二引线组，则镍镀膜与银镀膜之间的相对位置偏移不成问题。然后，作为本实施例的特征，本发明人想到了通过使用“条镀法”的图11至图18中所示的制造半导体器件的方法而在“SON封装”或“SOP封装”中体现基本思想。
考虑到这一点，可以说本发明人的新发现推动了基本思想的思考，并且可以说该基本思想推动了本实施例的特征的思考。因此，可以说本发明人的新发现和基于该发现的基本思想的思考对于本实施例的特征的思考具有重要意义。
此外，在从基本思想考虑本实施例的具体特征时，本发明人还研究了对所谓的“QFN封装(四边形扁平无引线封装)”或“QFP封装(四边形扁平封装)”的采用，但是尚未采用它。因此，也将对其说明理由。
“QFN封装”或“QFP封装”是一种封装结构，其中沿着密封体的四侧布置引线。例如，图23是示出了用于形成“QFN封装”或“QFP封装”的引线框架LF2的示意图。在图23中，虚线所示的区域表示密封体MR的形成区域，并且密封体MR具有在x方向上延伸的第一侧S1、与第一侧S1面对的第二侧S2、在y方向上延伸的第三侧S3、以及与第三侧S3面对的第四侧S4。在这种情况下，如图23中所示，沿着第一侧S1布置引线LDA，并且沿着第二侧S2布置引线LDB。另外，沿着第三侧S3布置引线LDC，并且沿着第四侧S4布置引线LDD。
在这种情况下，在用于形成“QFN封装”或“QFP封装”的引线框架LF2中，在与引线LDA成为一体的柱部分PST中形成镍镀膜PFA，同时在引线LDB至LDD中形成银镀膜PFB。
在这种情况下，考虑到“条镀法”的使用，在框架构件FM中形成镍镀膜PFA和银镀膜PFB，如图24中所示，并且然后，执行冲压过程以提供图23中所示的引线框架LF2。以这种方式，在图23中所示的引线框架LF2中，在与引线LDA成为一体的柱部分PST中形成镍镀膜PFA，同时在引线LDB的一个端部和引线LDC和LDD的整体中形成银镀膜PFB。
然后，从如图23中所示的引线框架LF2制造如图25中所示的封装结构PKG2。在这种情况下，由于在引线LDC和LDD的整个表面中形成银镀膜PFB，因此在图25中所示的封装结构PKG2中的从封装结构PKG2暴露的引线LDC和LDD的表面中不期望地形成了银镀膜PFB。结果，有出现银迁移的风险。并且，在引线LDC和LDD中发生银迁移导致例如在相邻引线之间发生短路故障的风险。
如上所述，当通过“条镀法”制造用于形成“QFN封装”或“QFP封装”的引线框架LF2时，因为有在银镀膜PFB的延伸方向(x方向)上延伸的引线LDC、LDD，所以在引线LDC和LDD的整个表面中不期望地形成了银镀膜PFB。结果，即使在从封装结构PKG2暴露的引线LDC、LDD的表面中也不期望地形成了银镀膜PFB，这导致发生由于银迁移而引起的短路故障的风险增加。
由于上述原因，没有采用“QFN封装”或“QFP封装”作为体现基本思想的封装结构。另一方面，在本实施例中采用的“SON封装”或“SOP封装”不包括在银镀膜PFB的延伸方向(x方向)上延伸的引线，并且结果不存在包括在其整个表面上形成的银镀膜PFB的引线，这与“QFN封装”或“QFP封装”不同。因此，在“SON封装”或“SOP封装”中，可以降低发生由于银迁移而引起的短路故障的可能性。因此，本实施例不采用“QFN封装”或“QFP封装”，而是采用“SON封装”或“SOP封装”作为体现基本思想的封装结构。
在上文中，在实施例的基础上具体描述了本发明人做出的发明。然而，不用说，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改。
在本实施例中，说明了具有如下配置的封装结构PKG1，其中管芯焊盘DP1的底表面和管芯焊盘DP2的底表面从密封体MR的背表面暴露。但是，本实施例的技术思想不限于此，并且例如也可应用于具有如下配置的封装结构，其中管芯焊盘DP1的底表面和管芯焊盘DP2的底表面被覆盖有密封体MR。注意，“管芯焊盘的底表面”被定义为与在其上安装有半导体芯片的芯片安装表面(顶表面)相反的表面。
在上述实施例中，已经在使用功率MOSFET作为形成在半导体芯片上的功率晶体管的条件下进行了说明。然而，上述实施例的技术思想不限于此，并且还可以多种方式应用于使用例如IGBT(绝缘栅双极晶体管)作为功率晶体管的半导体器件。
上述实施例包括以下方面。
一种半导体器件包括如下：
第一管芯焊盘；
第二管芯焊盘；
安装在第一管芯焊盘上的第一半导体芯片；
安装在第二管芯焊盘上的第二半导体芯片；
与其中形成有第一镀膜的柱部分一体化的多个第一引线；
包括一个端部的多个第二引线，在该多个第二引线中的每个第二引线中形成有第二镀膜；
将第一半导体芯片和该柱部分连接的第一导电构件；
将第二半导体芯片和该一个端部连接的第二导电构件；和
密封体，该密封体至少对第一半导体芯片、第二半导体芯片、柱部分、多个第一引线中的每个引线的部分、包括一个端部的多个第二引线中的每个引线的部分、第一导电构件以及第二导电构件进行密封。
在这种情况下，
密封体包括：
在第一方向上延伸的第一侧；和
面对第一侧的第二侧，
仅沿着第一侧布置多个第一引线，
仅沿着第二侧布置多个第二引线，以及
沿着与第一方向交叉的第二方向依次布置多个第一引线、第一管芯焊盘、第二管芯焊盘和多个第二引线。

Claims (9)

1.一种制造半导体器件的方法，包括以下步骤：
(a)准备包括第一区域和第二区域的框架构件，所述第一区域和所述第二区域在第一方向上在彼此间隔开的情况下彼此平行地延伸；
(b)在所述第一区域中形成第一镀膜；
(c)在所述第二区域中形成第二镀膜，所述第二镀膜与所述第一镀膜在类型上是不同的；以及
(d)在步骤(b)和(c)之后，对所述框架构件执行冲压过程，由此形成多个器件区域，每个器件区域包括所述第一区域的部分和所述第二区域的部分，
其中在步骤(d)中形成的所述多个器件区域中的每个器件区域包括：
第一管芯焊盘；
第二管芯焊盘；
多个第一引线，在所述第一方向上布置；以及
多个第二引线，在所述第一方向上布置，
其中所述多个第一引线、所述第一管芯焊盘、所述第二管芯焊盘和所述多个第二引线被布置在与所述第一方向交叉的第二方向上，其中所述多个第一引线中的每个第一引线包括所述第一区域的所述部分但是不包括所述第二区域的所述部分，并且
其中所述多个第二引线中的每个第二引线包括所述第二区域的所述部分但不包括所述第一区域的所述部分。
2.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(b)中，在所述多个器件区域上方形成所述第一镀膜，并且，
其中在步骤(c)中，在所述多个器件区域上方形成所述第二镀膜。
3.根据权利要求2所述的制造半导体器件的方法，还包括以下步骤：
(e)在步骤(d)之后，将第一半导体芯片安装在所述第一管芯焊盘上；
(f)在步骤(d)之后，将第二半导体芯片安装在所述第二管芯焊盘上；
(g)在步骤(e)和(f)之后，通过多个第一导电构件将所述第一半导体芯片分别与所述多个第一引线电连接。
(h)在步骤(e)和(f)之后，通过多个第二导电构件将所述第二半导体芯片分别与所述多个第二引线电连接；以及
(i)通过密封体至少对所述第一半导体芯片、所述第二半导体芯片、所述第一区域的所述部分和所述第二区域的所述部分进行密封。
4.根据权利要求3所述的制造半导体器件的方法，
其中所述第一镀膜为镍镀膜，
其中所述第二镀膜为银镀膜，
其中所述多个第一导电构件中的每个第一导电构件是包含铝作为主要成分的第一接合线，
其中所述多个第二导电构件中的每个第二导电构件是包含金作为主要成分的第二接合线，
其中步骤(g)是通过所述第一镀膜将所述多个第一导电构件分别与所述多个第一引线电连接的步骤，并且
其中步骤(h)是通过所述第二镀膜将所述多个第二导电构件分别与所述多个第二引线电连接的步骤。
5.根据权利要求4所述的制造半导体器件的方法，
其中在步骤(d)之后，所述多个第一引线通过所述框架构件的所述第一区域的所述部分而彼此连接，并且
其中所述第一接合线的直径大于所述第二接合线的直径。
6.根据权利要求5所述的制造半导体器件的方法，
其中功率晶体管被形成在所述第一半导体芯片中，
其中用于所述功率晶体管的控制电路被形成在所述第二半导体芯片中，并且
其中所述第一接合线与所述第一半导体芯片的源极焊盘电连接，所述源极焊盘电连接至所述功率晶体管的源极。
7.根据权利要求3所述的制造半导体器件的方法，还包括以下步骤：
(j)在步骤(e)和(f)之后并且在步骤(i)之前，通过多个第三导电构件将所述第一半导体芯片与所述第二半导体芯片电连接。
8.根据权利要求3所述的制造半导体器件的方法，
其中在步骤(i)之后，所述第一管芯焊盘的底表面和所述第二管芯焊盘的底表面从所述密封体暴露。
9.根据权利要求3所述的制造半导体器件的方法，
其中在步骤(i)之后，利用所述密封体覆盖所述第一管芯焊盘的底表面和所述第二管芯焊盘的底表面。
CN202310420398.3A 2022-04-28 2023-04-19 制造半导体器件的方法 Pending CN116978790A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-075074 2022-04-28
JP2022075074A JP2023163871A (ja) 2022-04-28 2022-04-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN116978790A true CN116978790A (zh) 2023-10-31

Family

ID=88482113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310420398.3A Pending CN116978790A (zh) 2022-04-28 2023-04-19 制造半导体器件的方法

Country Status (3)

Country Link
US (1) US20230352313A1 (zh)
JP (1) JP2023163871A (zh)
CN (1) CN116978790A (zh)

Also Published As

Publication number Publication date
JP2023163871A (ja) 2023-11-10
US20230352313A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
JP5272191B2 (ja) 半導体装置および半導体装置の製造方法
US9704844B2 (en) Method of manufacturing semiconductor device
US8395364B2 (en) Internal packaging of a semiconductor device mounted on die pads
US8704342B2 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
US8575744B2 (en) Semiconductor device and lead frame thereof
US9029995B2 (en) Semiconductor device and method of manufacturing the same
JPWO2003105226A1 (ja) 半導体装置
JP2017055043A (ja) 半導体装置および電子装置
JP6147588B2 (ja) 半導体装置
KR20050042724A (ko) 반도체 장치
CN116978790A (zh) 制造半导体器件的方法
US11195783B2 (en) Semiconductor device
CN112750800B (zh) 半导体功率模块
CN111354709B (zh) 半导体装置及其制造方法
US20240170375A1 (en) Semiconductor device
US9123710B2 (en) Semiconductor device having a semiconductor chip and wiring
JPS63255953A (ja) 絶縁物封止型回路装置
US20230369178A1 (en) Semiconductor device
WO2021200138A1 (ja) 半導体装置
US20240186224A1 (en) Semiconductor device and method of manufacturing the same
US20230084150A1 (en) Semiconductor module
US20230080548A1 (en) Electronic apparatus
JP2871575B2 (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP5151537B2 (ja) パワー半導体素子
CN116110967A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication