CN116960107A - 集成电路器件及其形成方法 - Google Patents

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Abstract

提供了集成电路器件及其形成方法。一种集成电路器件包括第一绝缘层和在第一绝缘层中的金属通路。集成电路器件包括在第一绝缘层上的第二绝缘层。集成电路器件包括在第二绝缘层的侧壁之间且在金属通路上的导电材料。此外，集成电路器件包括在导电材料和/或第二绝缘层上的金属线。还提供了形成集成电路器件的相关方法。

Description

集成电路器件及其形成方法
技术领域
本公开总体上涉及集成电路器件领域，尤其涉及集成电路器件中的金属线。
背景技术
随着集成电路器件不断提高密度和性能，可能难以按比例缩小集成电路器件的金属通路和金属线。例如，按比例缩小的金属通路和金属线可能不期望地彼此靠近和/或可能更难以形成。作为示例，按比例缩小的金属通路和按比例缩小的金属线可能会无意地彼此接触，或者过于靠近而导致短路。
发明内容
根据本文的一些实施方式，一种集成电路器件可以包括第一绝缘层和在第一绝缘层中的金属通路。集成电路器件可以包括在第一绝缘层上的第二绝缘层。集成电路器件可以包括在第二绝缘层的侧壁之间且在金属通路上的导电材料。集成电路器件可以包括在第二绝缘层上的第三绝缘层。集成电路器件可以包括金属线，该金属线在第三绝缘层中，在导电材料上，并且通过导电材料电连接到金属通路。此外，第三绝缘层的一部分可以接触金属通路的上表面的一部分。
根据本文的一些实施方式，一种集成电路器件可以包括第一绝缘层和在第一绝缘层中的金属通路。集成电路器件可以包括在第一绝缘层上的第二绝缘层。集成电路器件可以包括在第二绝缘层中且在金属通路上的导电材料。集成电路器件可以包括在第二绝缘层的连续部分上的金属线。此外，第二绝缘层的连续部分可以比金属线宽。
根据本文的一些实施方式，一种形成集成电路器件的方法可以包括在金属通路上而不在金属通路所在的第一绝缘层上形成导电材料。该方法可以包括在形成导电材料之后，在第一绝缘层上形成第二绝缘层。该方法可以包括形成在第二绝缘层上的第一金属线以及在导电材料上的第二金属线。第一金属线可以与金属通路电隔离。此外，第二金属线可以通过导电材料电连接到金属通路。
附图说明
图1是根据本文的一些实施方式的集成电路器件的示意性框图。
图2A和图2B是图1的集成电路器件的后段制程(BEOL)区域的示例剖视图。
图3A-3J是示出根据本文的一些实施方式形成集成电路器件的操作的剖视图。
图4A-4E是示出根据本文的其它实施方式形成集成电路器件的操作的剖视图。
图5A是对应于图3A-3J所示的操作的流程图。
图5B是对应于图4A-4E所示的操作的流程图。
图6A和图6B是示出根据本文的另外的实施方式形成集成电路器件的操作的剖视图。
具体实施方式
按照本文的实施方式，提供了包括与金属通路间隔开的金属线的集成电路器件。例如，本文的实施方式可以在第一金属线下面提供绝缘层，以增加第一金属线与对角相邻的金属通路间隔开的距离。此外，第二金属线可以通过在金属通路上并与第一金属线间隔开的导电材料电连接到金属通路。导电材料可以形成在金属通路上。作为示例，导电材料可以通过在金属通路上选择性沉积来形成。金属通路可以是集成电路器件的BEOL区域的一部分。
通过增加金属通路和与该金属通路相邻(例如，在该金属通路之上对角相邻)的第一金属线之间的距离，可以降低金属通路和第一金属线之间电短路的风险。此外，因为增加的距离归因于绝缘层(其可能非常靠近金属通路)的存在，而不是归因于金属通路变窄，所以金属通路可以相对较宽，从而相对容易形成。作为示例，在绝缘层中形成宽开口(例如，通过反应离子蚀刻(RIE)工艺)可以比形成窄开口更容易，并且通过金属化工艺在宽开口中形成金属通路可以比在窄开口中更容易。相反，窄开口的高的深宽比可使RIE工艺和金属填充工艺变得困难。
将参照附图更详细地描述示例实施方式。
图1是根据一些实施方式的集成电路器件100的示意性框图。集成电路器件100可以是例如用于存储数据的半导体存储器件和/或用于处理数据的半导体逻辑器件。集成电路器件100包括衬底110、在衬底110上的BEOL区域130、以及(在垂直方向Z上)在BEOL区域130和衬底110之间的前段制程(FEOL)和/或中段制程(MEOL)区域120。作为示例，FEOL/MEOL区域120可以包括诸如晶体管、电容器和/或电阻器的器件。此外，BEOL区域130可以包括互连线、通路和电介质结构。
图2A和图2B是图1的示例集成电路器件100的BEOL区域130的示例剖视图。在一些实施方式中，图2A和图2B所示的结构可以分别通过镶嵌工艺和顶部通路工艺形成。
如图2A所示，BEOL区域130包括多个BEOL元件，该多个BEOL元件包括各种金属线(例如，金属导线)ML和金属通路V。例如，第一和第二金属通路V-1、V-2可以位于第一绝缘层220中，导电材料227可以位于在第一绝缘层220上的第二绝缘层225的侧壁上/之间(例如，可以位于第二绝缘层225中)。第一和第二金属线ML-1、ML-2可以在第二绝缘层225上的第三绝缘层230中。此外，在图2A的示例中，第三和第四金属通路V-3、V-4可以在第三绝缘层230上的第四绝缘层240中，第三金属线ML-3可以延伸跨过第三和第四金属通路V-3、V-4。
第一和第二金属通路V-1、V-2可以各自在远离集成电路器件100的衬底110(图1)的垂直方向Z上从金属基底210向上突出。在一些实施方式中，第一和第二金属通路V-1、V-2包括与金属基底210相同的金属。例如，金属基底210以及第一和第二金属通路V-1、V-2可以各自包括钨或铜。
在第一绝缘层220中第一金属通路V-1与第二金属通路V-2间隔开。例如，第一金属通路V-1可以通过第一绝缘层220在水平方向X上与第二金属通路V-2分开。
如图2A所示，第一绝缘层220可以在金属基底210的上表面上以及第一和第二金属通路V-1、V-2的侧壁上。因此，第一和第二金属通路V-1、V-2可以在第一绝缘层220中。作为示例，第一绝缘层220可以接触第一和第二金属通路V-1、V-2的侧壁。在一些实施方式中，第一绝缘层220的上表面可以与第一和第二金属通路V-1、V-2的上表面共面。第一绝缘层220可以包括例如硅氧化物、硅氮氧化物、硅氮化物或低k电介质材料。
如本文所用，术语“低k”指具有比二氧化硅小的介电常数的材料。低k材料可以包括例如掺氟的二氧化硅、有机硅酸盐玻璃、掺碳氧化物、多孔二氧化硅、多孔有机硅酸盐玻璃、旋涂有机聚合物电介质或旋涂硅基聚合物电介质。
第二绝缘层225可以包括与第一绝缘层220的绝缘材料不同的绝缘材料。例如，第二绝缘层225可以包括氮(例如，硅和氮，诸如硅氮氧化物或硅氮化物)，第一绝缘层220可以不包括氮(例如，可以包括氧但不包括氮)，反之亦然。此外，第二绝缘层225可以包括与第三绝缘层230的绝缘材料不同的绝缘材料。作为示例，第二绝缘层225可以包括氮，第三绝缘层230可以不包括氮(例如，而是可以包括例如硅氧化物或低k电介质材料)，反之亦然。在一些实施方式中，第二绝缘层225的上表面的一部分可以接触第三绝缘层230的下表面，并且第二绝缘层225的下表面可以在第一绝缘层220的上表面上(例如，可以接触第一绝缘层220的上表面)。
第一和第二金属线ML-1、ML-2与第一金属通路V-1相邻并间隔开。如图2A所示，第一金属线ML-1可以与第一金属通路V-1间隔开距离D(例如，对角距离)。距离D可以随着第二绝缘层225的厚度增加而增加。第二绝缘层225在方向Z上的厚度可以是5-20纳米(nm)，并且可以比第一绝缘层220、第三绝缘层230和第一金属线ML-1在方向Z上的各自厚度薄。作为示例，厚度可以是约10nm。第二绝缘层225能够降低第一金属线ML-1和第一金属通路V-1之间电短路的风险。
第一金属线ML-1的下表面可以在第二绝缘层225在方向X上的连续部分(即，单个未分割部分)的上表面上(例如，可以接触该上表面)。第二绝缘层225的连续部分可以比第一金属线ML-1宽。例如，第二绝缘层225的连续部分的上表面在方向X上的宽度W1可以比第一金属线ML-1的下表面在方向X上的宽度W2宽。
第二金属线ML-2通过导电材料227电连接到第一金属通路V-1。在一些实施方式中，导电材料227可以包括与第二金属线ML-2的导电材料和/或第一金属通路V-1的导电材料不同的导电材料(例如，不同的金属)。作为示例，第一金属通路V-1、导电材料227和第二金属线ML-2可以分别包括不同的第一、第二和第三导电材料。根据一些实施方式，导电材料227可以不包括钨或铜和/或可以不包括钌或钼。更确切地，导电材料227可以包括例如钴、钨、钛和/或钽。
导电材料227在方向Z上位于第二金属线ML-2和第一金属通路V-1之间。例如，导电材料227的上表面可以接触第二金属线ML-2的下表面，并且导电材料227的下表面可以在第一金属通路V-1的上表面上(例如，可以接触第一金属通路V-1的上表面)。根据一些实施方式，导电材料227的下表面与第二绝缘层225的下表面共面，和/或导电材料227的上表面与第二绝缘层225的上表面共面。例如，在方向Z上，导电材料227可以具有与第二绝缘层225的厚度相等的厚度。
在一些实施方式中，导电材料227的侧壁可以沿方向X与第二绝缘层225的侧壁间隔开。作为示例，在导电材料227的侧壁和第二绝缘层225的侧壁之间的水平(X方向)空间中，导电材料227的下表面可以在第一金属通路V-1的上表面的第一部分上，第三绝缘层230的下表面可以在第一金属通路V-1的上表面的第二部分上。例如，第三绝缘层230可以包括在第二绝缘层225的上表面的一部分上(例如，高于第二绝缘层225的上表面的一部分)的第一部分和在第一金属通路V-1的上表面的第二部分上(例如，接触第一金属通路V-1的上表面的第二部分)的第二部分。
第三绝缘层230的第二部分的下部可以在导电材料227和第二绝缘层225的相应侧壁之间(例如，与其接触)。因此，第三绝缘层230可以将第一金属线ML-1与第一金属通路V-1以及与导电材料227电隔离。此外，第一和第二金属线ML-1、ML-2通过第三绝缘层230的第二部分彼此间隔开。
由于导电材料227和第二绝缘层225之间的空间，导电材料227可以在方向X上比第一金属通路V-1的上表面窄。此外，导电材料227可以在方向X上比第二金属线ML-2窄。
在一些实施方式中，第二金属线ML-2可以相对于第一金属通路V-1在方向X上移位(例如，由于制造过程期间的未对准)。因此，如图2A/2B所示，第二金属线ML-2可以不在方向X上相对于第一金属通路V-1居中。同样，导电材料227可以不在方向X上相对于第一金属通路V-1居中。然而，在其它实施方式中，第二金属线ML-2和导电材料227可以在方向X上相对于第一金属通路V-1居中，如图3J所示。
图2A显示了第一金属线ML-1可以与第二金属线ML-2一起移动。这样的移位因此可以使第一金属线ML-1在方向X上更靠近第一金属通路V-1。尽管在方向X上这样接近，第二绝缘层225可以将第一金属通路V-1与第一金属线ML-1分开距离D，从而抑制电短路。
导电材料227的通过第三绝缘层230与第二绝缘层225的侧壁间隔开的侧壁可以在方向Z上与第二金属线ML-2的侧壁对准。结果，导电材料227不会比第二金属线ML-2更靠近第一金属线ML-1，因此不可能与第一金属线ML-1电短路。
第四绝缘层240在第三绝缘层230的上表面上(例如，可以接触第三绝缘层230的上表面)。根据一些实施方式，第四绝缘层240可以包括与第三绝缘层230相同的绝缘材料。在其它实施方式中，第四绝缘层240可以包括与第三绝缘层230的绝缘材料不同的绝缘材料。
第三和第四金属通路V-3、V-4在第四绝缘层240中。第三金属通路V-3在第二金属线ML-2上并电连接到第二金属线ML-2。第三金属通路V-3通过第二金属线ML-2和导电材料227电连接到第一金属通路V-1。第四金属通路V-4在第三绝缘层230中的另一金属线上并电连接到该另一金属线。第四金属通路V-4通过该另一金属线和在该另一金属线上的导电材料(例如，与导电材料227相同的材料)电连接到第二金属通路V-2。
第三金属线ML-3在第四绝缘层240的上表面上(例如，可以接触第四绝缘层240的上表面)，并在方向X上连续延伸分别越过第三和第四金属通路V-3、V-4的上表面。例如，第三金属线ML-3可以接触第三和第四金属通路V-3、V-4的相应上表面。
在一些实施方式中，三条金属线ML-1至ML-3中的一条或更多条可以包含与第三和第四通路V-3、V-4相同的金属(例如，钌或钼)。此外，三条金属线ML-1至ML-3的金属可以不同于第一和第二金属通路V-1、V-2的金属，并且不同于导电材料227的金属。
例如，第三金属线ML-3可以在方向Z上与第三和第四金属通路V-3、V-4重叠并接触，并可以包括与第三和第四金属通路V-3、V-4相同的金属。因此，第三金属线ML-3与第三和第四金属通路V-3、V-4之间的可见边界可能不存在。然而，为了简化说明，第三金属线ML-3与第三和第四金属通路V-3、V-4之间的边界在图2A中用虚线示出。
此外，第三和第四金属通路V-3、V-4可以在方向Z上分别与第二金属线ML-2和另一金属线重叠并接触，并可以包括与第二金属线ML-2和另一金属线相同的金属。为了简化说明，第三和第四金属通路V-3、V-4与第二金属线ML-2和另一金属线之间的边界分别在图2A中用虚线示出。
第一金属线ML-1可以与第三金属线ML-3以及第三和第四金属通路V-3、V-4(以及与第一金属通路V-1)电隔离。在图2A所示的剖视图中，第一金属线ML-1在方向X上的中心点在方向Z上可以不与第一绝缘层220中的任何金属通路V重叠。然而，第一金属线ML-1可以在水平方向Y上纵向延伸，并且可以电连接到在图2A/2B的剖视图中未示出的一个或更多个金属通路V和/或金属线ML。根据一些实施方式，在第三绝缘层230中示出的五条金属线ML可以各自在Y方向上延伸得比四个金属通路V-1至V-4中的每一个都长。
如图2B所示，第三和第四金属通路V-3、V-4可以在第三绝缘层230中。因此，可以省略第四绝缘层240(图2A)。在一些实施方式中，当省略第四绝缘层240时，第三和第四金属通路V-3、V-4在方向Z上可以更薄。此外，第三和第四金属通路V-3、V-4的侧壁可以在方向Z上分别与第二金属线ML-2和另一金属线的侧壁对准，即使当第二金属线ML-2和该另一金属线分别相对于第一和第二金属通路V-1、V-2在方向X上移位时。图2B中所示的BEOL区域130的示例剖面可以在其他方面与图2A中所示的示例剖面相同。
图3A-3J是示出根据本文的一些实施方式形成集成电路器件100(图1)的操作的剖视图。例如，图3A-3J可以包括镶嵌工艺。图5A是对应于图3A-3J所示的操作的流程图。
如图3A和图5A所示，可以在基板110(图1)上执行FEOL/MEOL工艺(块510)后形成金属基底210。例如，集成电路器件100的FEOL/MEOL区域120(图1)的所有元件可以在形成金属基底210之前形成。在块510之后，图5A中所示的所有操作都可以是BEOL操作/工艺。
如图3B和图5A所示，BEOL操作可以包括在金属基底210上形成第一绝缘层220，在第一绝缘层220中形成开口(块515)，以及在开口中形成金属(块520)。例如，图3B所示的剖视图包括第一绝缘层220中的两个开口，这两个开口可以分别用第一和第二金属通路V-1、V-2填充。金属通路V-1、V-2可以分别是在方向X(图2A)上彼此间隔开并且在方向Z(图2A)上从金属基底210向上突出的金属突起。金属通路V-1、V-2和金属基底210的金属可以包括例如钨或铜。此外，第一绝缘层220在金属通路V-1、V-2的侧壁上。
如图3C和图5A所示，BEOL操作可以包括分别在第一和第二金属通路V-1、V-2的上表面上而不是在金属通路V-1、V-2所在的第一绝缘层220的上表面上选择性地形成导电材料227(块525)。作为示例，导电材料227可以通过使用选择性地与金属通路V-1、V-2反应的前体或反应物来形成。因此，导电材料227的形成可以在不需要蚀刻或与金属通路V-1、V-2对准的情况下完成。在一些实施方式中，可以通过在金属通路V-1、V-2的上表面(例如，暴露的上表面)上执行选择性沉积来形成导电材料227。
导电材料227可以包含与金属通路V-1、V-2的金属不同的金属。例如，导电材料227可以包括钴、钨、钛和/或钽，金属通路V-1、V-2可以包括钨或铜。
第二绝缘层225可以形成在第一绝缘层220上，使得导电材料227在第二绝缘层225中(例如，在第二绝缘层225的侧壁之间)。例如，如图3D和图5A所示，BEOL操作可以包括在导电材料227上和第一绝缘层220的上表面上共形地形成绝缘层325(块530)。此外，如图3E和图5A所示，BEOL操作可以包括(例如，通过化学机械平坦化(CMP))蚀刻/平坦化绝缘层325(块535)，从而形成第二绝缘层225。因此，第二绝缘层225可以是绝缘层325的在蚀刻/平坦化之后保留的部分。
第二绝缘层225的上表面可以分别与第一和第二金属通路V-1、V-2上的导电材料227的第一和第二实例的上表面共面，和/或第二绝缘层225的下表面可以分别与金属通路V-1、V-2上的导电材料227的第一和第二实例的下表面共面。作为示例，第二绝缘层225可以在方向Z(图2A)上具有与导电材料227相同的厚度。此外，第二绝缘层225的一部分可以在方向X上(图2A)在第一金属通路V-1上的导电材料227与第二金属通路V-2上的导电材料227之间。
如图3F和图5A所示，BEOL操作可以包括在第二绝缘层225和导电材料227上(例如，与第二绝缘层225和导电材料227接触)形成金属层335(块540)。例如，金属层335可以通过金属沉积工艺形成。金属层335可以包括与导电材料227的金属(例如，钴、钨、钛和/或钽)不同的金属(例如，钌或钼)。
如图3G和图5A所示，BEOL操作可以包括图案化/蚀刻金属层335(块545)，以形成第一和第二金属线ML-1、ML-2。在图案化/蚀刻期间，蚀刻掩模可以覆盖金属层335的将被实现为金属线ML-1、ML-2的部分。第二绝缘层225的上表面的部分可以通过图案化/蚀刻暴露。
此外，导电材料227的侧壁/边缘部分可以被蚀刻/凹陷，以在方向X(图2A/2B)上在导电材料227和第二绝缘层225之间形成开口230H。作为示例，在形成开口230H之后，在第二金属线ML-2和第一金属通路V-1之间的导电材料227可以在方向X上具有与第二金属线ML-2相同的宽度。相反，第二绝缘层225的在第一金属线ML-1和第一绝缘层220之间的部分可以在方向X上比第一金属线ML-1宽，因为第二绝缘层225可以相对于第一和第二金属线ML-1、ML-2(以及相对于导电材料227)具有蚀刻选择性。
开口230H可以分别暴露第一和第二金属通路V-1、V-2的上表面的部分。如果第二金属线ML-2(例如，其垂直中心轴)与第一金属通路V-1(例如，其垂直中心轴)对准，则第一金属通路V-1的上表面可以被两个开口230H暴露，如图3G所示。另一方面，如果第二金属线ML-2(例如，其垂直中心轴)相对于第一金属通路V-1(例如，其垂直中心轴)移位(即，未对准)，则第一金属通路V-1的上表面可以通过单个开口230H暴露，这会导致图2A所示的剖面。
如图3H和图5A所示，BEOL操作可以包括在开口230H(图3G)中以及第一和第二金属线ML-1、ML-2的侧壁上形成第三绝缘层230(块550)。作为示例，第三绝缘层230可以接触第二绝缘层225的侧壁和上表面。此外，第三绝缘层230可以包括与第二绝缘层225不同的绝缘材料(例如，不包括氮的材料)。根据一些实施方式，可以执行CMP工艺，使得第三绝缘层230的上表面分别与第一和第二金属线ML-1、ML-2的上表面共面。
如图3I和图5A所示，BEOL操作可以包括在第三绝缘层230的上表面以及第一和第二金属线ML-1、ML-2的上表面上形成(例如，与第三绝缘层230的上表面以及第一和第二金属线ML-1、ML-2的上表面接触)第四绝缘层240(块555)。在一些实施方式中，第四绝缘层240可以包括与第三绝缘层230相同的绝缘材料。在其它实施方式中，第四绝缘层240可以包括与第三绝缘层230不同的绝缘材料。
如图3I和5A所示，BEOL操作还可以包括在第四绝缘层240中形成开口，并分别在两个开口中形成第三和第四金属通路V-3、V-4(块560)。例如，图3I示出了第三和第四金属通路V-3、V-4可以分别形成在第二金属线ML-2和在第二金属通路V-2与第四金属通路V-4之间(并且电连接到第二和第四金属通路V-2、V-4)的另一金属线的上表面上(例如，与第二金属线ML-2和该另一金属线的上表面接触)。此外，第三和第四金属通路V-3、V-4可以包括与第二金属线ML-2和该另一金属线相同的金属。为了简化说明，在图3I中用虚线分别示出了第三和第四金属通路V-3、V-4与第二金属线ML-2和该另一金属线之间的边界。
如图3J和图5A所示，BEOL操作可以包括分别在第四绝缘层240的上表面和第三和第四金属通路V-3、V-4的上表面上形成(例如，与第四绝缘层240的上表面和第三和第四金属通路V-3、V-4的上表面接触)第三金属线ML-3(块565)。例如，第三金属线ML-3可以在方向X(图2A)上连续延伸跨越第三和第四金属通路V-3、V-4(包括连续跨越第四绝缘层240的在第三和第四金属通路V-3、V-4之间的部分)。
在一些实施方式中，第三金属线ML-3可以包含与第三和第四金属通路V-3、V-4相同的金属。为了简化说明，在图3J中用虚线示出了第三和第四金属通路V-3、V-4和第三金属线ML-3之间的边界。
此外，图2A示出了示例剖面，其中，由于图3G所示的(多个)蚀刻/图案化操作期间的未对准，第二金属线ML-2相对于第一金属通路V-1移位。因此，可以通过(i)执行图3A-3F的操作，(ii)在执行图3G的(多个)操作的同时，使第二金属线ML-2与第一金属通路V-1不对准，然后(iii)执行图3H-3J的操作，来形成具有图2A所示剖面的集成电路器件100。
图4A-4E是示出根据本文的其它实施方式形成集成电路器件100(图1)的操作的剖视图。例如，图4A-4E可以包括顶部通路工艺。图5B是对应于图4A-4E所示操作的流程图。图5B中所示的操作可以在图5A的块510-535中所示的操作之后，因此可以是BEOL操作。
如图4A和图5B所示，BEOL操作可以包括在第二绝缘层225和导电材料227上(例如，与第二绝缘层225和导电材料227接触)形成金属层435(块540T)。例如，金属层435可以通过金属沉积工艺形成。金属层435可以包括与导电材料227的金属(例如，钴、钨、钛和/或钽)不同的金属(例如，钌或钼)。此外，金属层435可以在方向Z(图2B)上比图3F所示的金属层335更厚。该更大的厚度可以有助于金属层435的图案化/蚀刻，以形成金属线ML和金属通路V，其中金属通路V在相应金属线ML的顶部，如图4C所示。
如图4B和图5B所示，BEOL操作可以包括去除金属层435的第一部分，以暴露第二绝缘层225的上表面的部分(块546)。例如，金属层435的第一部分可以被蚀刻/图案化，同时蚀刻掩模覆盖金属层435的将被用作金属线ML或金属通路V的部分(图4C)。此外，导电材料227的侧壁/边缘部分可以被蚀刻/凹陷以在方向X(图2B)上在导电材料227和第二绝缘层225之间形成开口230H。开口230H可以分别暴露第一和第二金属通路V-1、V-2的上表面的部分。
如图4C和图5B所示，BEOL操作可以包括在去除金属层435的第一部分之后，蚀刻/去除金属层435的第二部分(图4B)直到其各自的上表面与图4C所示的虚线共面(块547)。金属层435的第二部分可以在方向Z上与第二绝缘层225重叠。相反，在去除第二部分期间，金属层435的在方向Z上与导电材料227重叠的第三部分可以不被去除(例如，可以被蚀刻掩模覆盖)。结果，第一和第二金属线ML-1、ML-2可以分别形成在第二绝缘层225和导电材料227上，第三和第四金属通路V-3、V-4可以分别形成在第二金属线ML-2和第二金属通路V-2上的另一金属线上。
因此，图4C显示了第二金属线ML-2和第三金属通路V-3分别为金属层435的相同图案化/蚀刻部分的下部和上部的示例，该金属层435通过导电材料227与第一金属通路V-1电连接。因此，图4C中所示的第二金属线ML-2和第三金属通路V-3包括相同的金属(例如，钌或钼)，因为它们各自从金属层435被图案化/蚀刻。因此，第二金属线ML-2和第三金属通路V-3之间的可见边界可能不存在。然而，为了简化说明，第二金属线ML-2和第三金属通路V-3之间的边界在图4C中用虚线示出。同样，另一金属线和第四金属通路V-4之间的边界在图4C中用虚线示出。
如图4D和图5B所示，BEOL操作可以包括在开口230H中、在第一金属线ML-1的侧壁和上表面上、在第二金属线ML-2的侧壁上以及在第三和第四金属通路V-3、V-4的侧壁上形成第三绝缘层230(块550T)。在一些实施方式中，在对第三绝缘层230执行CMP工艺之后，第三绝缘层230的上表面可以与第三和第四金属通路V-3、V-4的上表面共面。此外，第三绝缘层230可以包括与第二绝缘层225的绝缘材料不同的绝缘材料。作为示例，第二绝缘层225可以包括氮，第三绝缘层230可以不包括氮。
如图4E和图5B所示，BEOL操作可以包括分别在第三绝缘层230的上表面以及第三和第四金属通路V-3、V-4的上表面上(例如，与第三绝缘层230的上表面以及第三和第四金属通路V-3、V-4的上表面接触)形成第三金属线ML-3(块565)。第三金属线ML-3在方向X(图2B)上连续地延伸跨越第三和第四金属通路V-3、V-4。
根据一些实施方式，第三金属线ML-3可以包括与第三和第四金属通路V-3、V-4相同的金属。因此，第三金属线ML-3与第三和第四金属通路V-3、V-4之间的可见边界可能不存在。然而，为了简化说明，第三金属线ML-3与第三和第四金属通路V-3、V-4之间的边界在图4E中用虚线示出。
此外，图2B示出了示例剖面，其中，由于图4B所示的(多个)蚀刻/图案化操作期间的未对准，第二金属线ML-2相对于第一金属通路V-1移位。因此，可以通过(i)执行图3A-3E和图4A的操作，(ii)在执行图4B和图4C的操作的同时，使第二金属线ML-2与第一金属通路V-1不对准，然后(iii)执行图4D和图4E的操作，来形成具有图2B所示剖面的集成电路器件100。
图6A和图6B是示出根据本文的另外的实施方式形成集成电路器件100的操作的剖视图。图3A和图3B所示的操作先于图6A和图6B所示的操作。
如图6A所示，可以在第一绝缘层220的上表面上选择性地形成牺牲层610。例如，牺牲层610可以通过在第一绝缘层220的上表面上执行自组装单层(SAM)沉积来形成。在一些实施方式中，牺牲层610可以包括碳。此外，第一和第二金属通路V-1、V-2的上表面可以分别通过牺牲层610中的开口610H暴露。
如图6B所示，可以在牺牲层610的开口610H中形成(例如，沉积)导电材料227。例如，导电材料227可以共形地形成/沉积在牺牲层610的上表面和侧表面上，然后(例如，通过CMP)被平坦化直到导电材料227的上表面与牺牲层610的上表面共面。在形成导电材料227之后，可以去除牺牲层610，从而得到图3C所示的剖视图。随后，可以执行图3D-3J或图3D、图3E和图4A-4E所示的操作。
根据本文的实施方式的集成电路器件100(图1)可以提供多种优点。这些优点包括降低了对金属通路V(图2A)和金属线ML(图2A)未对准的敏感性。例如，图2A示出了在第一绝缘层220和第一金属线ML-1之间提供第二绝缘层225可以增加第一金属线ML-1和对角相邻的第一金属通路V-1之间的距离D，因此可以有利于制造高密度集成电路器件。增加的距离D可以允许第一金属通路V-1和第一金属线ML-1按比例缩小，而不会如此接近以至于允许短路，即使当未对准使第一金属线ML-1朝向第一金属通路V-1水平偏移时。此外，因为增加的距离D归因于第二绝缘层225(其可以与第一金属通路V-1对角相邻并且在第一金属线ML-1下面)的存在，而不是归因于第一金属通路V-1变窄，所以第一金属通路V-1可以相对较宽并且因此相对容易形成。
可以通过蚀刻/凹陷将第二金属线ML-2(图2A)联接至第一金属通路V-1的导电材料227(图2A)的侧壁/边缘部分以及在去除了导电材料227的侧壁/边缘部分的开口230H(图3G)中形成第三绝缘层230(图3H)来提供相对于第一金属线ML-1的进一步电隔离。例如，第三绝缘层230可以在导电材料227的侧壁和第二绝缘层225的侧壁上(例如，与导电材料227的侧壁和第二绝缘层225的侧壁接触)并在导电材料227的侧壁和第二绝缘层225的侧壁之间。结果，即使当第一金属线ML-1未对准时，也可以降低导电材料227和第一金属线ML-1之间电短路的可能性。此外，导电材料227可以选择性地形成(例如，选择性地沉积)在第一金属通路V-1的上表面上，因此可以不需要对准或蚀刻。
此外，由于第二绝缘层225的绝缘材料与第一金属线ML-1的金属之间的蚀刻选择性，所以第一金属线ML-1可以在第二绝缘层225的连续部分上，其在方向X(图2A)上比第一金属线ML-1更宽。因此，蚀刻/图案化金属层335(图3F)或金属层435(图4A)以形成第一和第二金属线ML-1、ML-2可以基本上不去除第二绝缘层225。
本文参考附图描述了示例实施方式。在不偏离本公开的教导的情况下，许多不同的形式和实施方式是可能的，因此本公开不应被解释为限于这里阐述的示例实施方式。而是，这些示例性实施方式被提供以使得本公开将是彻底和完整的，并将本发明的范围传达给本领域技术人员。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被放大。相同的附图标记始终指代相同的元件。
本文参考截面图示描述了示例实施方式，该截面图示是示例实施方式的理想化实施方式和中间结构的示意图示。同样地，由于例如制造技术和/或公差导致的相对于图示形状的变化将被预料到。因此，本文的实施方式不应被解释为限于本文所示的特定形状，而是可以包括例如由制造导致的形状上的偏差。
还应注意，在一些替代实施例中，本文流程图中注明的功能/动作可以不按流程图中注明的顺序发生。例如，连续示出的两个块实际上可以基本上同时执行，或者这些块有时可以以相反的顺序执行，这取决于所涉及的功能/动作。此外，流程图和/或块图的给定块的功能可以被分成多个块，和/或流程图和/或块图的两个或更多个块的功能可以至少部分集成。最后，在不脱离本发明的范围的情况下，可以在所示的块之间添加/插入其它块，和/或可以省略块/操作。
除非另有定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同含义。还将进一步理解，术语，诸如在常用词典中定义的那些术语，应被解释为具有与它们在相关领域的背景中的含义一致的含义，并且将不在理想化或过于正式的意义上被解释，除非在此明确如此定义。
本文使用的术语仅用于描述特定实施方式，而不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文清楚地另外指示。还将理解，当在本说明书中使用时，术语“包含”、“包含……的”、“包括”和/或“包括……的”指明所述及的特征、步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、步骤、操作、元件、部件和/或其组合的存在或添加。
将理解，当一元件被称为“联接”到、“连接”到或“响应”于另一元件或“在”另一元件“上”时，其可以直接联接到、连接到或响应于另一元件或直接在另一元件上，或者也可以存在中间元件。相反，当一元件被称为“直接联接”到、“直接连接”到、“直接响应”于另一元件或“直接在”另一个元件“上”时，不存在中间元件。如本文所用，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。此外，符号“/”(例如，当在术语“源极/漏极”中使用时)将被理解为等同于术语“和/或”。
将理解，尽管术语“第一”、“第二”等可以在这里用来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于区分一个元件和另一元件。因此，在不脱离本实施方式的教导的情况下，第一元件可以被称为第二元件。
为了便于描述，本文可以使用空间关系术语，诸如“在……下面”、“在……下方”、“下”、“在……上方”、“上”等来描述如图中所示的一个元件或特征与的另外的(多个)元件或特征的关系。将理解，除了附图中描绘的取向之外，空间关系术语旨在还包括装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将被取向在其它元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。该装置可以以其它方式取向(例如，旋转90度或在其它取向)，并且这里使用的空间相对描述语可以被相应地解释。
本文结合上述说明和附图，公开了许多不同的实施方式。将理解，从字面上描述并说明这些实施方式的每个组合和子组合将是过度重复和混淆的。因此，包括附图在内的本说明书应被解释为构成对本文所述实施方式的所有组合和子组合以及制造和使用它们的方式和过程的完整书面描述，并且应当支持对任何这种组合或子组合的权利要求。
上述公开的内容应被考虑为说明性的，而非限制性的，所附权利要求旨在涵盖所有这样的修改、增强和其它实施方式，这些均落入本发明的范围内。因此，在法律允许的最大程度上，该范围将由以下权利要求及其等同物的最广泛的可允许的解释来确定，并且不应受到前述详细描述约束或限制。
本申请要求于2022年4月27日提交的美国临时专利申请序列号63/335,342的权益，其发明名称为“FULLY SELF ALIGNED VIA PATTERNING AT BEOL PROCESS(BEOL工艺的完全自对准通路图案化)”，其公开内容通过引用整体并入本文。

Claims (20)

1.一种集成电路器件，包括：
第一绝缘层；
在所述第一绝缘层中的金属通路；
在所述第一绝缘层上的第二绝缘层；
在所述第二绝缘层的侧壁之间且在所述金属通路上的导电材料；
在所述第二绝缘层上的第三绝缘层；以及
金属线，在所述第三绝缘层中，在所述导电材料上，并且通过所述导电材料电连接到所述金属通路，
其中所述第三绝缘层的一部分接触所述金属通路的上表面的一部分。
2.根据权利要求1所述的集成电路器件，其中所述第二绝缘层比所述第一绝缘层薄，并且比所述第三绝缘层薄。
3.根据权利要求2所述的集成电路器件，其中所述第二绝缘层的下表面与所述导电材料的下表面共面。
4.根据权利要求2所述的集成电路器件，其中所述第二绝缘层的上表面与所述导电材料的上表面共面。
5.根据权利要求1所述的集成电路器件，其中所述导电材料的上表面接触所述金属线的下表面。
6.根据权利要求1所述的集成电路器件，
其中所述金属通路的所述上表面的所述部分包括第一部分，以及
其中所述导电材料的下表面接触所述金属通路的所述上表面的第二部分。
7.根据权利要求1所述的集成电路器件，其中所述第二绝缘层包括与所述第一绝缘层的绝缘材料不同且与所述第三绝缘层的绝缘材料不同的绝缘材料。
8.根据权利要求7所述的集成电路器件，
其中所述第二绝缘层包含氮，以及
其中所述第一绝缘层和所述第三绝缘层不包含氮。
9.根据权利要求1所述的集成电路器件，其中所述金属通路、所述导电材料和所述金属线分别包括不同的第一、第二和第三导电材料。
10.根据权利要求1所述的集成电路器件，
其中所述第二绝缘层的下表面接触所述第一绝缘层的上表面，以及
其中所述第二绝缘层的上表面接触所述第三绝缘层的下表面。
11.根据权利要求1所述的集成电路器件，
其中所述金属线包括第二金属线，
其中所述集成电路器件进一步包括在所述第三绝缘层中和所述第二绝缘层上的第一金属线，
其中所述第三绝缘层的所述部分包括在所述导电材料的侧壁与所述第二绝缘层的所述侧壁中的一个之间的第二部分，以及
其中所述第三绝缘层还包括在所述第二绝缘层的上表面上的第一部分。
12.一种集成电路器件，包括：
第一绝缘层；
在所述第一绝缘层中的金属通路；
在所述第一绝缘层上的第二绝缘层；
在所述第二绝缘层中和所述金属通路上的导电材料；以及
在所述第二绝缘层的连续部分上的金属线，
其中所述第二绝缘层的所述连续部分比所述金属线宽。
13.根据权利要求12所述的集成电路器件，其中所述第二绝缘层比所述第一绝缘层薄，并且比所述金属线薄。
14.根据权利要求12所述的集成电路器件，其中所述第二绝缘层包括与所述第一绝缘层的绝缘材料不同的绝缘材料。
15.根据权利要求12所述的集成电路器件，
其中所述第二绝缘层包含氮，以及
其中所述第一绝缘层不包含氮。
16.根据权利要求12所述的集成电路器件，
其中所述金属线包括第一金属线，以及
其中所述集成电路器件进一步包括：
第三绝缘层，具有在所述第二绝缘层的上表面上的第一部分和在所述金属通路的上表面上且在所述第二绝缘层的侧壁与所述导电材料的侧壁之间的第二部分；以及
第二金属线，在所述第三绝缘层中，在所述导电材料上，并且通过所述导电材料电连接到所述金属通路。
17.一种形成集成电路器件的方法，所述方法包括：
在金属通路上而不在所述金属通路所在的第一绝缘层上形成导电材料；
在形成所述导电材料之后，在所述第一绝缘层上形成第二绝缘层；以及
形成在所述第二绝缘层上的第一金属线和在所述导电材料上的第二金属线，
其中所述第一金属线与所述金属通路电隔离，以及
其中所述第二金属线通过所述导电材料电连接到所述金属通路。
18.根据权利要求17所述的方法，其中形成所述导电材料包括在所述金属通路上执行选择性沉积。
19.根据权利要求17所述的方法，其中形成所述第二绝缘层包括：
在所述导电材料和所述第一绝缘层上共形地形成所述第二绝缘层；以及
平坦化所述第二绝缘层，使得所述第二绝缘层的上表面与所述导电材料的上表面共面。
20.根据权利要求17所述的方法，
其中形成所述第一金属线和所述第二金属线包括：
在所述导电材料和所述第二绝缘层上形成金属层；以及
去除所述金属层的部分以形成所述第一金属线和所述第二金属线，以及
其中所述方法进一步包括：
通过去除所述导电材料的一部分来暴露所述金属通路的一部分；以及
在所述第一金属线和所述第二金属线之间以及所述金属通路的所述暴露部分上形成第三绝缘层。
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