CN116960007A - 一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 - Google Patents
一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 Download PDFInfo
- Publication number
- CN116960007A CN116960007A CN202310472500.4A CN202310472500A CN116960007A CN 116960007 A CN116960007 A CN 116960007A CN 202310472500 A CN202310472500 A CN 202310472500A CN 116960007 A CN116960007 A CN 116960007A
- Authority
- CN
- China
- Prior art keywords
- conductive
- photoresist
- dielectric layer
- semiconductor chip
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 229920002120 photoresistant polymer Polymers 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 60
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052709 silver Inorganic materials 0.000 claims abstract description 46
- 239000004332 silver Substances 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000003466 welding Methods 0.000 claims abstract description 16
- 239000011248 coating agent Substances 0.000 claims abstract description 13
- 238000000576 coating method Methods 0.000 claims abstract description 13
- 238000011161 development Methods 0.000 claims abstract description 9
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 238000007639 printing Methods 0.000 claims abstract description 7
- 235000012431 wafers Nutrition 0.000 claims description 58
- 229910000679 solder Inorganic materials 0.000 claims description 28
- 239000002994 raw material Substances 0.000 claims description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 238000004528 spin coating Methods 0.000 claims description 7
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000007650 screen-printing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 76
- 238000010586 diagram Methods 0.000 description 22
- 238000004806 packaging method and process Methods 0.000 description 16
- 239000004593 Epoxy Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- -1 gold tin copper aluminum Chemical compound 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/0361—Physical or chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明公开了一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，在半导体芯片的焊垫表面上涂布第一层介电质层；利用光阻剂并在第一层介电质层上形成第一凹槽并填入导电金属质，然后用丝网板印刷银浆，在银浆上涂布光刻胶；利用光掩模以曝光显影方式于光刻胶上形成光刻胶定义线路；然后干式蚀刻去除光刻胶定义线路之外的第一层介电质层上的导电金属质，形成第一导接线路和第二导接线路，将光刻胶定义线路剥离，并在表面包裹导电金属质，形成第三导接线路，接着涂布第二层介电质层；利用光阻剂在其上形成第三凹槽，然后填入导电金属质以分别形成一焊点；确保了线路精度，又提升了工艺效率，降低了成本，芯片封装高密度，整体结构更小巧。
Description
技术领域
本发明属于半导体封装技术领域，具体涉及一种光刻胶定义线路半导体芯片封装的导接线路的形成方法。
背景技术
半导体封装传统是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。封装过程为：来自晶圆前道工艺的晶圆通过划片工艺后被切割为小的晶片(Die)(芯片)，然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上，再利用超细的金属(金锡铜铝)导线或者导电性树脂将晶片的接合焊盘(BondPad)连接到基板的相应引脚(Lead),并构成所要求的电路；然后再对独立的晶片用塑料外壳加以封装保护，塑封之后还要进行一系列操作，封装完成后进行成品测试，通常经过入检Incoming、测试Test和包装Packing等工序，最后入库出货。
Flipchip又称倒装片，是在I/Opad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与陶瓷基板相结合此技术替换常规打线接合，逐渐成为未来的封装主流，当前主要应用于高时脉的CPU、GPU(GraphicProcessorUnit)及Chipset等产品为主。与COB相比，该封装形式的芯片结构和I/O端(锡球)方向朝下，由于I/O引出端分布于整个芯片表面，故在封装密度和处理速度上Flipchip已达到顶峰，特别是它可以采用类似SMT技术的手段来加工，因此是芯片封装技术及高密度安装的最终方向。倒装片连接有三种主要类型C4(ControlledCollapseChipConnection)、DCA(Directchipattach)和FCAA(FlipChipAdhesiveAttachement)。
Flip-Chip倒装封装另一个重要优点是电学性能。引线键合工艺已成为高频及某些应用的瓶颈，使用Flip-Chip封装技术改进了电学性能。
在芯片封装的过程中，需要将位于晶片(Die)上的多个焊盘(也称为焊垫Diepad)通过导线路引出，并分布到晶片不同的位置，以方便后续的倒装连接。由于焊垫一般分布在晶片的四周围，因此引出线路的建立是晶片封装的核心关键。高效、有效地引出线路，并建立精准的线路布局，可以保证芯片具备优异的电性能。为了实现高效的线路引出，通常需要在晶片上设计出合适的电路结构，以便在引出线路时能够尽可能地减少信号衰减和干扰。此外，引出线路的建立还需要考虑布线的长度、宽度和电气特性等因素，以满足芯片封装所需的高速传输和低功耗等性能要求。从而才能为智能手机、电视、电脑等各种电子设备的高性能运行提供支持。如何高效有效的将线路引出又是如何搭建精准的线路，使其满足高效电性能成为芯片先进封装的关键。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面，焊垫表面设有复数个焊垫；
至少一介电质层其被覆于该半导体芯片的焊垫表面上；
以及至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与半导体芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层之外，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；该半导体芯片处于一晶圆上，该晶圆上有复数个相同的半导体芯片；
其特征在于，该导接线路的形成方法包含下列步骤：
S1：在半导体芯片的焊垫表面上涂布第一层介电质层；
S2：利用光阻剂并以曝光显影方式在该第一层介电质层上成形焊垫表面上各焊垫的第一凹槽，使各焊垫能够经由各第一凹槽向外裸露；
S3：在所述各线路第一凹槽内或在各线路第一凹槽内与第一层介电质层上即所述半导体所在晶圆的表面，填入导电金属质，以分别作为各第一导接线路的原料，所述第一导接线路的原料上形成第二凹槽；
S4：在所述半导体芯片所在的晶圆表面填入银浆，银浆覆盖整块半导体芯片所在的晶圆上，再将银浆固化，该银浆作为第二导接线路的原料；
S5：在所述银浆上涂布光刻胶；
S6：利用预设好线路图案的光掩模以曝光显影方式于光刻胶上形成预设好线路图案的光刻胶定义线路；
S7：采用干式蚀刻去除光刻胶定义线路之外的第一层介电质层上的导电金属质，以分别形成上下方式叠加的第一导接线路和第二导接线路，并形成第一导接线路和第二导接线路的连接体；
S8：将所述光刻胶定义线路剥离，显露出第一导接线路与第二导接线路的连接体；
S9：在所述第一导接线路与第二导接线路的连接体表面包裹导电金属质，以形成第三导接线路；
S10：在所述第一层介电质层以及第三导接线路上涂布第二层介电质层；
S11：利用光阻剂以曝光显影方式于该第二层介电质层上分别成形与各第三导接线路一端连接的第三凹槽；
S12：在各第三凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第二层介电质层的外面，可供分别电性连结至芯片的各焊垫。
优选的，所述该第一、二层介电质层和光刻胶的涂布方式为旋涂方式。
优选的，所述S3中在各线路第一凹槽内填入导电金属质，采用化学镍金。
优选的，所述S3中在各线路第一凹槽内与第一层介电质层上填入导电金属质，采用溅镀或蒸镀。
优选的，所述S4中填入银浆的方式采用丝网板印刷涂布，丝网板的网孔区域的形状尺寸与所述晶圆相近，相互适配。
优选的，所述丝网板的厚度为20-50um。
优选的，所述S4中将银浆固化，在取走丝网板后，将半导体芯片所在的晶圆静置15-20min，然后再将半导体芯片所在的晶圆放入氮气烤箱中，在200-300℃温度条件下烘烤20-40min。
优选的，所述S9中，在所述连接体表面包裹导电金属质，采用化学镍金。
优选的，所述该显露于第二层介电质层外面的焊点形成一凸出于第二层介电质层的外表面的半球形状。
优选的，所述焊点采用焊料回流印刷形成。
与现有技术相比，本发明提供了一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，具备以下有益效果：
1、高精度：利用光刻胶定义线路可以实现非常高的线路精度，有助于保证导接线路的精度，从而保证导接线路的良好电性确保芯片的性能和功能。
2、高可靠性：采用两层介电质层和导电金属质进行构造，可以有效避免线路之间的短路和开路等问题，提高了芯片的可靠性和稳定性；较少层的介电质层还可以节省工艺与工时的投入节约成本。
3、高生产效率：采用旋涂方式涂布介电质层与光刻胶可以快速且均匀地覆盖在半导体芯片表面，同时利用光刻胶定义线路，作为线路的模版，利用光刻技术可以高效地生产出复杂的精准的线路图案，有助于提高生产效率；并且采用丝网板印刷银浆，不但效率大大提升，而且很节约用料节约成本。
4、多功能性：该方案可以根据需要设置不同形状和位置的导接线路和焊点，具有很强的可定制化和多功能性。
5、成本效益高：采用银浆和化学镍金等成本较低的材料可以有效降低生产成本，同时该方案采用的制程技术已经比较成熟，具有较高的可靠性和稳定性，有助于降低产品的综合成本。
6、灵活小巧：本发明的导接线路更优化更灵活，可布线空间更大利用率更高，避免了晶片封装过大，可更好的实现芯片封装高密度、整体结构更小巧、成品合格率更高。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制，在附图中：
图1-2为本发明提出的形成方法中的实施例一的S1示意图；
图3为本发明提出的形成方法中的实施例一的S2示意图；
图4为本发明提出的形成方法中的实施例一的S3示意图；
图5为本发明提出的形成方法中的实施例一的S4示意图；
图6为本发明提出的形成方法中的实施例一的S5示意图；
图7为本发明提出的形成方法中的实施例一的S6示意图；
图8为本发明提出的形成方法中的实施例一的S7示意图；
图9为本发明提出的形成方法中的实施例一的S8示意图；
图10为本发明提出的形成方法中的实施例一的S9示意图；
图11为本发明提出的形成方法中的实施例一的S10示意图；
图12为本发明提出的形成方法中的实施例一的S11示意图；
图13为本发明提出的形成方法中的实施例一的S12示意图；
图14-15为本发明提出的形成方法中的实施例二的S1示意图；
图16为本发明提出的形成方法中的实施例二的S2示意图；
图17为本发明提出的形成方法中的实施例二的S3示意图；
图18为本发明提出的形成方法中的实施例二的S4示意图；
图19为本发明提出的形成方法中的实施例二的S5示意图；
图20为本发明提出的形成方法中的实施例二的S6示意图；
图21为本发明提出的形成方法中的实施例二的S7示意图；
图22为本发明提出的形成方法中的实施例二的S8示意图；
图23为本发明提出的形成方法中的实施例二的S9示意图；
图24为本发明提出的形成方法中的实施例二的S10示意图；
图25为本发明提出的形成方法中的实施例二的S11示意图；
图26为本发明提出的形成方法中的实施例二的S12示意图；
图27为本发明提出的形成方法中丝网板示意图；
图1-27中：10.半导体芯片11.焊垫12.焊垫表面20.第一层介电质层21.第一凹槽22.第一导接线路220.第一导接线路的原料23.第二凹槽30.第二层介电质层31.银浆32.光刻胶33.光刻胶定义线路34.第二导接线路35.第三导接线路41.第三凹槽51.焊点60.丝网板61.丝网板的网孔区域
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
请参阅图1-13、27，本发明提供以下技术方案：一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片(Die)10，其具有一焊垫表面(Diepadsurface)12，焊垫表面(Diepadsurface)12设有复数个焊垫(Diepad)11；
至少一介电质层(Dielectriclayer)其被覆于该半导体芯片(Die)10的焊垫表面(Diepadsurface)12上；
以及至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与半导体芯片(Die)10上一焊垫(Diepad)11电性连接，另一端则向外延伸并显露于该介电质层之外，以形成一焊点(Solderbump)，可供与一基板(图未示)上所预先布设的一焊点电性连接，以使该半导体芯片(Die)10安装结合在该基板上；一般而言，当半导体芯片10的焊垫表面12上设有N个焊垫11时，在该介电质层中即妥善布设形成相互分离的N条导接线路，以使N条导接线路的一端分别与半导体芯片10上一焊垫11电性连接，N条导接线路的另一端则向外延伸并显露于该介电质层的外面以形成相互分离的N个焊点可供与一基板(图未示)上所预先布设的N个焊点电性连接。
本实施例的半导体芯片封装结构是以一晶圆(Wafer)中单个半导体芯片(Die)10为例说明，半导体芯片(Die)10上一般布设有复数个焊垫(Diepad或称电极Electrode)11，在本实施例图中以半导体芯片(Die)10其中一焊垫11代表说明但不限制。
参考图1-13所示，其中图1半导体芯片(Die)10截面图，可见一焊垫(Die pad)11，该导接线路的形成方法包含下列步骤：
参考图1-2所示，S1：在半导体芯片(Die)10的焊垫表面(Diepad surface)12上涂布第一层介电质层(1stDielectriclayer)20；该第一层介电质层(1stDielectriclayer)20的涂布方式可为旋涂(Spincoating)方式，由于其为一现有技术故在此不另赘述；
参考图3所示，S2：再利用光阻剂(photoresist)如环氧树脂(epoxy)或其它树脂，以曝光显影方式(exposureanddevelopment)于该第一层介电质层(1stDielectriclayer)20上成形出一对应于焊垫表面12上各焊垫11的第一凹槽21，使各焊垫11可向外裸露；
参考图4所示，S3：再对各线路第一凹槽21中所裸露的各焊垫11上填入一层可导电的金属层，如镍金材料，以当作各焊垫11的保护层同时也是导电层；以分别形成各第一导接线路的原料220，此方式也即第一导接线路的原料220直接形成第一导接线路22；
参考图5所示，S4：在半导体芯片(Die)10所在的晶圆(Wafer)表面采用厚度30um的丝网板60印刷填入银浆31，银浆31覆盖整块半导体芯片(Die)10所在的晶圆(Wafer)上，在取走丝网板60后，将半导体芯片(Die)10所在的晶圆(Wafer)静置20min，然后再将半导体芯片(Die)10所在的晶圆(Wafer)放入氮气烤箱中，在200℃温度条件下烘烤25min，将银浆31固化。该银浆31作为第二导接线路34的原料，此时银浆31整体覆盖晶圆，第二导接线路34的具体线路还未形成；
参考图6所示，S5：在所述银浆31上涂布光刻胶32；
参考图7所示，S6：利用预设好线路图案的光掩模以曝光显影方式于光刻胶32上，因其为本行业成熟技术在此不赘述；形成预设好线路图案的光刻胶定义线路33，之后要成型的第二导接线路34的图案与光刻胶定义线路33的图案相同；可根据实际需要的线路图案而设计光掩模图案，再此未展示具体图案。
参考图8所示，S7：采用干式蚀刻(DryEtch)去除光刻胶定义线路33之外的第一层介电质层(1stDielectriclayer)20上的银浆31，此时形成了由银浆31做为成分的具备线路图案的第二导接线路34，并形成第一导接线路22和第二导接线路34相互电性导通的连接体；
参考图9所示，S8：将所述光刻胶定义线路34剥离，因其为本领域成熟技术，在此不赘述；将光刻胶定义线路34剥离后，显露出第一导接线路22与第二导接线路34的连接体，因为第一导接线路22被第二导接线路34覆盖，只显现出第二导接线路34；
参考图10所示，S9：在所述第一导接线路22与第二导接线路34的连接体表面包裹导电金属质，采用化学镍金(ENIGplating)以形成第三导接线路35；
参考图11所示，S10：在所述第一层介电质层(1stDielectriclayer)以及第三导接线路35上，即此时晶圆(Wafer)的上表面，涂布第二层介电质层(2ndDielectriclayer)30；
参考图12，S11：再利用光阻剂(photoresist)如环氧树脂(epoxy)或其它树脂，以曝光显影方式(exposureanddevelopment)于该第二层介电质层(2ndDielectriclayer)30上分别成形与各第三导接线路35一端连接的第三凹槽41；
参考图13，S12：在各第三凹槽41内利用各种现有方式填入导电金属质以分别形成一焊点(Solderbump)51，该焊点(Solderbump)51显露于第二层介电质层(2ndDielectriclayer)30的外面，使得焊点(Solderbump)51可供分别电性连结至半导体芯片(Die)10的各焊垫(Diepad)11。
其中，第一层介电质层(1stDielectriclayer)、第二层介电质层(2ndDielectriclayer)30和光刻胶32的涂布方式采用旋涂方式(Spincoating)。
参考图27，其中，S4中填入银浆31的方式采用丝网板60印刷涂布，丝网板的网孔区域61的形状尺寸与所述晶圆(Wafer)相近，相互适配；因为银浆31在固化前具备一定轻微细小的流动性，丝网板的网孔区域61尺寸也可以选用比晶圆(Wafer)稍微小一些的。
另外，丝网板60的厚度决定了银浆31的厚度，丝网板60与固化后的银浆厚度比例大约在100：92；所以根据需要制备的银浆32线路即第二导接线路34的厚度，选用不同厚度的丝网板60。
参考图13，其中，该显露于第二层介电质层(2ndDielectriclayer)30外面的焊点(Solderbump)51形成一凸出于第二层介电质层(2nd Dielectriclayer)30的外表面的半球形状。焊点(Solderbump)51采用焊料回流印刷形成(即回流焊)。
再参考图1-13所示，各焊点(Solderbump)51与其相连通的第一、第二和第三导接线路即构成本发明半导体芯片封装结构中设在半导体芯片10的焊垫表面12上的导接用线路，使各导接线路的一端分别与芯片10上一焊垫11电性连接，另一端则连接至向外延伸并显露于第二层介电质层(2nd Dielectriclayer)30外面的焊点(solderpoint)51，使各焊点(Solder bump)51可分别电性连结至半导体芯片10的各焊垫11，并可与一基板(substrate)(图未示)上所预先布设的一焊点电性连接，以使该半导体芯片10安装结合在基板上；另外，本实施例中的介电质层为第一、第二层介电质层，厚度不受限制，可随结构需要或制程设备而设定；同样第一、第二和第三导接线路厚度也不受特别限制。
实施例二：
请参阅图14-27，本实施例与实施例一的基本框架相同，不同点在于实施步骤，具体如下：
该导接线路的形成方法包含下列步骤：
参考图14-15所示，S1：在半导体芯片(Die)10的焊垫表面(Diepad surface)12上涂布第一层介电质层(1stDielectriclayer)20；该第一层介电质层(1stDielectriclayer)20的涂布方式可为旋涂(Spincoating)方式，由于其为一现有技术故在此不另赘述；
参考图16所示，S2：再利用光阻剂(photoresist)如环氧树脂(epoxy)或其它树脂，以曝光显影方式(exposureanddevelopment)于该第一层介电质层(1stDielectriclayer)20上成形出一对应于焊垫表面12上各焊垫11的第一凹槽21，使各焊垫11可向外裸露；
参考图17所示，S3：再对各线路第一凹槽21中以及第一层介电质层(1stDielectriclayer)20上，即晶圆(wafer)表面，填入一层可导电的金属层，采用溅镀(Splashplating)或蒸镀(Evaporationplating)，以当作各焊垫11的保护层同时也是导电层；以分别作为各第一导接线路的原料220，所述第一导接线路的原料220上形成第二凹槽23；
参考图18所示，S4：在半导体芯片(Die)10所在的晶圆(Wafer)表面采用厚度20um的丝网板60印刷填入银浆31，银浆31覆盖整块半导体芯片(Die)10所在的晶圆(Wafer)上，在取走丝网板60后，将半导体芯片(Die)10所在的晶圆(Wafer)静置20min，然后再将半导体芯片(Die)10所在的晶圆(Wafer)放入氮气烤箱中，在200℃温度条件下烘烤20min，将银浆31固化。该银浆31作为第二导接线路34的原料，此时银浆31整体覆盖晶圆，第二导接线路34的具体线路还未形成；
参考图19所示，S5：在所述银浆31上涂布光刻胶32；
参考图20所示，S6：利用预设好线路图案的光掩模以曝光显影方式于光刻胶32上，因其为本行业成熟技术在此不赘述；形成预设好线路图案的光刻胶定义线路33，之后要成型的第二导接线路34的图案与光刻胶定义线路33的图案相同；可根据实际需要的线路图案而设计光掩模图案，再此未展示具体图案。
参考图21所示，S7：采用干式蚀刻(DryEtch)去除光刻胶定义线路33之外的第一层介电质层(1stDielectriclayer)20上的第一导接线路的原料220和银浆31，此时形成了第一导接线路的原料220做为成分的具备线路图案的第一导接线路22和由银浆31做为成分的具备线路图案的第二导接线路34，并形成第一导接线路22和第二导接线路34相互电性导通的连接体；
参考图22所示，S8：将所述光刻胶定义线路34剥离，因其为本领域成熟技术，在此不赘述；将光刻胶定义线路34剥离后，显露出第一导接线路22与第二导接线路34的连接体；
参考图23所示，S9：在所述第一导接线路22与第二导接线路34的连接体表面包裹导电金属质，采用化学镍金(ENIGplating)以形成第三导接线路35；
参考图24所示，S10：在所述第一层介电质层(1stDielectriclayer)以及第三导接线路35上，即此时晶圆(Wafer)的上表面，涂布第二层介电质层(2ndDielectriclayer)30；
参考图25，S11：再利用光阻剂(photoresist)如环氧树脂(epoxy)或其它树脂，以曝光显影方式(exposureanddevelopment)于该第二层介电质层(2ndDielectriclayer)30上分别成形与各第三导接线路35一端连接的第三凹槽41；
参考图26，S12：在各第三凹槽41内利用各种现有方式填入导电金属质以分别形成一焊点(Solderbump)51，该焊点(Solderbump)51显露于第二层介电质层(2ndDielectriclayer)30的外面，使得焊点(Solderbump)51可供分别电性连结至半导体芯片(Die)10的各焊垫(Diepad)11。
其中，第一层介电质层(1stDielectriclayer)、第二层介电质层(2ndDielectriclayer)30和光刻胶32的涂布方式采用旋涂方式(Spincoating)。
参考图27，其中，S4中填入银浆31的方式采用丝网板60印刷涂布，丝网板的网孔区域61的形状尺寸与所述晶圆(Wafer)相近，相互适配；因为银浆31在固化前具备一定轻微细小的流动性，丝网板的网孔区域61尺寸也可以选用比晶圆(Wafer)稍微小一些的。
另外，丝网板60的厚度决定了银浆31的厚度，丝网板60与固化后的银浆厚度比例大约在100：93；所以根据需要制备的银浆32线路即第二导接线路34的厚度，选用不同厚度的丝网板60。
参考图26，其中，该显露于第二层介电质层(2ndDielectriclayer)30外面的焊点(Solderbump)51形成一凸出于第二层介电质层(2nd Dielectriclayer)30的外表面的半球形状。焊点(Solderbump)51采用焊料回流印刷形成(即回流焊)。
再参考图14-26所示，各焊点(Solderbump)51与其相连通的第一、第二和第三导接线路即构成本发明半导体芯片封装结构中设在半导体芯片10的焊垫表面12上的导接用线路，使各导接线路的一端分别与芯片10上一焊垫11电性连接，另一端则连接至向外延伸并显露于第二层介电质层(2nd Dielectriclayer)30外面的焊点(solderpoint)51，使各焊点(Solder bump)51可分别电性连结至半导体芯片10的各焊垫11，并可与一基板(substrate)(图未示)上所预先布设的一焊点电性连接，以使该半导体芯片10安装结合在基板上；另外，本实施例中的介电质层为第一、第二层介电质层，厚度不受限制，可随结构需要或制程设备而设定；同样第一、第二和第三导接线路厚度也不受特别限制。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (10)
1.一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面，焊垫表面设有复数个焊垫；
至少一介电质层其被覆于该半导体芯片的焊垫表面上；
以及至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与半导体芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层之外，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；该半导体芯片处于一晶圆上，该晶圆上有复数个相同的半导体芯片；
其特征在于，该导接线路的形成方法包含下列步骤：
S1：在半导体芯片的焊垫表面上涂布第一层介电质层；
S2：利用光阻剂并以曝光显影方式在该第一层介电质层上成形焊垫表面上各焊垫的第一凹槽，使各焊垫能够经由各第一凹槽向外裸露；
S3：在所述各线路第一凹槽内或在各线路第一凹槽内与第一层介电质层上即所述半导体所在晶圆的表面，填入导电金属质，以分别作为各第一导接线路的原料，所述第一导接线路的原料上形成第二凹槽；
S4：在所述半导体芯片所在的晶圆表面填入银浆，银浆覆盖整块半导体芯片所在的晶圆上，再将银浆固化，该银浆作为第二导接线路的原料；
S5：在所述银浆上涂布光刻胶；
S6：利用预设好线路图案的光掩模以曝光显影方式于光刻胶上形成预设好线路图案的光刻胶定义线路；
S7：采用干式蚀刻去除光刻胶定义线路之外的第一层介电质层上的导电金属质，以分别形成上下方式叠加的第一导接线路和第二导接线路，并形成第一导接线路和第二导接线路的连接体；
S8：将所述光刻胶定义线路剥离，显露出第一导接线路与第二导接线路的连接体；
S9：在所述第一导接线路与第二导接线路的连接体表面包裹导电金属质，以形成第三导接线路；
S10：在所述第一层介电质层以及第三导接线路上涂布第二层介电质层；
S11：利用光阻剂以曝光显影方式于该第二层介电质层上分别成形与各第三导接线路一端连接的第三凹槽；
S12：在各第三凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第二层介电质层的外面，可供分别电性连结至芯片的各焊垫。
2.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述该第一、二层介电质层和光刻胶的涂布方式为旋涂方式。
3.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述S3中在各线路第一凹槽内填入导电金属质，采用化学镍金。
4.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述S3中在各线路第一凹槽内与第一层介电质层上填入导电金属质，采用溅镀或蒸镀。
5.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述S4中填入银浆的方式采用丝网板印刷涂布，丝网板的网孔区域的形状尺寸与所述晶圆相近，相互适配。
6.根据权利要求5所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述丝网板的厚度为20-50um。
7.据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述S4中将银浆固化，在取走丝网板后，将半导体芯片所在的晶圆静置15-20min，然后再将半导体芯片所在的晶圆放入氮气烤箱中，在200-300℃温度条件下烘烤20-40min。
8.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述S9中，在所述连接体表面包裹导电金属质，采用化学镍金。
9.根据权利要求1所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述该显露于第二层介电质层外面的焊点形成一凸出于第二层介电质层的外表面的半球形状。
10.根据权利要求9所述的一种光刻胶定义线路半导体芯片封装的导接线路的形成方法，其特征在于：所述焊点采用焊料回流印刷形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310472500.4A CN116960007A (zh) | 2023-04-27 | 2023-04-27 | 一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310472500.4A CN116960007A (zh) | 2023-04-27 | 2023-04-27 | 一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116960007A true CN116960007A (zh) | 2023-10-27 |
Family
ID=88448132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310472500.4A Pending CN116960007A (zh) | 2023-04-27 | 2023-04-27 | 一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116960007A (zh) |
-
2023
- 2023-04-27 CN CN202310472500.4A patent/CN116960007A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI316749B (en) | Semiconductor package and fabrication method thereof | |
| US6667190B2 (en) | Method for high layout density integrated circuit package substrate | |
| US6389689B2 (en) | Method of fabricating semiconductor package | |
| US20030133274A1 (en) | Integrated circuit package and method of manufacture | |
| US20220254695A1 (en) | Embedded package structure and preparation method therefor, and terminal | |
| US11646272B2 (en) | Packaging method of panel-level chip device | |
| KR20230038559A (ko) | 패키지 기판 제작 방법 | |
| US5895231A (en) | External terminal fabrication method for semiconductor device package | |
| EP3660887A1 (en) | Method for forming a semiconductor package | |
| US20070267759A1 (en) | Semiconductor device with a distributed plating pattern | |
| JPH10256417A (ja) | 半導体パッケージの製造方法 | |
| CN107301954A (zh) | 封装基板的制作方法 | |
| CN116960007A (zh) | 一种光刻胶定义线路半导体芯片封装的导接线路的形成方法 | |
| CN116525473A (zh) | 一种丝网印刷定义线路半导体芯片封装的导接线路形成方法 | |
| CN220829959U (zh) | 一种射频模组和射频器件 | |
| WO2003013201A1 (en) | Method for forming device-landing pad of multi-layered printed circuit board | |
| US6429049B1 (en) | Laser method for forming vias | |
| US11942465B2 (en) | Embedded structure, manufacturing method thereof and substrate | |
| US20070105270A1 (en) | Packaging methods | |
| US20010000156A1 (en) | Package board structure and manufacturing method thereof | |
| TWI822226B (zh) | 電子封裝件及其製法 | |
| CN101872755B (zh) | 具有跳线连接结构的窗口型半导体封装构造及其基板 | |
| CN116994969A (zh) | 一种晶粒层改善封装电性半导体芯片封装的导接线路的形成方法 | |
| US20050094383A1 (en) | Substrate for use in forming electronic package | |
| JP2004014568A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |