CN116935939A - 一种基于开发板的存储器验证方法、装置及介质 - Google Patents
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Abstract
本申请提供一种基于开发板的存储器验证方法、装置及介质，该方法包括：下发命令队列至闪存设备，以使所述闪存设备根据所述命令队列执行初始化，其中，所述初始化包括配置数据传输参数；基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备；根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于所述显示数据确定验证结果。本申请可有效简化构造数据传输报错信息的方式，不依赖于外部测试环境，可降低验证成本。
Description
技术领域
本发明涉及存储器应用领域，尤其涉及一种基于开发板的存储器验证方法、装置及介质。
背景技术
嵌入式多媒体控制器（Embedded Multi Media Card，eMMC）是指由闪存和集成在同一硅片上的闪存控制器组成的封装。eMMC至少包含：MMC（多媒体卡）接口，闪存和闪存控制器。eMMC的结构是控制器+NAND芯片，具有统一且高速的数据接口、前后兼容、存储密度高等特点。然而目前对eMMC进行数据传输检错时，通常依赖于ATE（Automatic TestEquipment）测试台，测试成本高，测试相对复杂，测试效率低。
发明内容
鉴于以上现有技术存在的问题，本发明提出一种基于开发板的存储器验证方法、装置及介质，主要解决现有存储器数据传输验证成本高的问题。
为了实现上述目的及其他目的，本发明采用的技术方案如下。
本申请提供一种基于开发板的存储器验证方法，包括：
下发命令队列至闪存设备，以使所述闪存设备根据所述命令队列执行初始化，其中，所述初始化包括配置数据传输参数；基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备；根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于所述显示数据确定验证结果。
在本申请一实施例中，所述数据传输参数包括初始数据传输速率和总线带宽。
在本申请一实施例中，基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备，包括：在传输所述目标数据过程中，调节分频寄存器以将传输频率调节至目标频率，并在预设延迟时长后切回所述初始数据传输速率。
在本申请一实施例中，根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，包括：接收所述闪存设备的响应数据，其中所述响应数据包括所述闪存设备根据接收到的数据生成的第一校验码；当所述第一校验码与所述目标数据的校验码不一致时，生成异常码作为所述显示数据。
在本申请一实施例中，基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备之后还包括：根据所述闪存设备的响应数据确定开发板的状态寄存器的状态日志；根据所述状态日志确定校验异常。
在本申请一实施例中，基于所述显示数据确定验证结果，包括：若所述显示数据包含所述异常码，则验证成功；若连续传输预设次数的所述目标数据后，均未得到所述异常码，则验证失败。
本申请还提供一种基于开发板的存储器验证方法，包括：响应于开发板下发的命令队列，执行闪存设备的初始化，其中所述初始化包括配置数据传输参数；基于所述数据传输参数接收所述开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得所述开发板基于所述响应数据确定状态寄存器的显示数据，并根据所述显示数据确定验证结果。
本申请还提供一种基于开发板的存储器验证装置，包括：命令队列管理模块，用于下发命令队列至闪存设备，以使所述闪存设备根据所述命令队列执行初始化，其中，所述初始化包括配置数据传输参数；数据传输模块，用于基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备；验证模块，用于根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于所述显示数据确定验证结果。
本申请还提供一种基于开发板的存储器验证装置，包括：初始化模块，用于响应于开发板下发的命令队列，执行闪存设备的初始化，以使所述开发板通过读写操作访问所述闪存设备，其中所述初始化包括配置数据传输参数；数据验证模块，用于基于所述数据传输参数接收所述开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得所述开发板基于所述响应数据确定状态寄存器的显示数据，并根据所述显示数据确定验证结果。
在本申请一实施例中，一种计算机可读存储介质，其上存储有指令，当由一个或多个处理器执行时，使得设备执行所述的基于开发板的存储器验证方法。
如上所述，本发明提出的一种基于开发板的存储器验证方法、装置及介质，具有以下有益效果。
本申请通过开发板下发的命令队列对闪存设备进行初始化，预先配置数据传输参数，以基于数据传输参数进行传输频率调节。通过切换传输频率构建数据传输错误信息，简化整个数据传输验证过程，且不需要额外增加硬件成本便可完成验证，提高验证的效率。
附图说明
图1为本申请一实施例中开发板的主控模块Host与闪存设备的连接结构示意图。
图2为本申请一实施例中开发板侧的验证方法的流程示意图。
图3为本申请一实施例中基于开发板进行数据传输验证的流程示意图。
图4为本申请一实施例中闪存设备侧的存储器验证方法的流程示意图。
图5为本申请一实施例中基于开发板的存储器验证的整体流程示意图。
图6为本申请一实施例中开发板侧的存储器验证装置的模块结构示意图。
图7为本申请一实施例种闪存设备侧的存储器验证装置的模块结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，图1为本申请一实施例中开发板的主控模块Host与闪存设备的连接结构示意图。闪存设备可采用eMMC芯片，本申请实施例中主要针对eMMC芯片的数据传输验证方式的进行详细阐述。可采用开发板XU4进行数据传输验证。通过开发板XU4上的主控模块Host与eMMC芯片建立连接，具体连接方式如图1所示。eMMC芯片共11根总线，分别为CMD、DATA0-7、CLK和Data strobe。CLK 信号用于从主控模块Host端输出时钟信号，进行数据传输的同步和设备运作的驱动。在一个时钟周期内，CMD和DATA0-7信号上都可以支持传输1个比特，即SDR(Single Data Rate)模式。此外，DATA0-7信号还支持配置为DDR (Double DataRate)模式，在一个时钟周期内，可以传输2个比特。主控模块Host可以在通讯过程中动态调整时钟信号的频率。通过调整时钟频率，可以实现省电或者数据流控（避免Over-run或者Under-run）功能。在一些场景中，主控模块Host还可以关闭时钟，例如eMMC处于Busy状态时，或者接收完数据，进入Programming State时。CMD信号主要用于Host向eMMC发送Command和eMMC向Host发送对应的Response。DATA0-7信号主要用于主控模块Host和eMMC之间的数据传输。在eMMC上电或者软复位后，只有DATA0可以进行数据传输，完成初始化后，可配置DATA0-3或者DATA0-7进行数据传输，即数据总线可以配置为4 bits或者8 bits模式。Data Strobe时钟信号由eMMC发送给Host，频率与CLK信号相同，用于Host端进行数据接收的同步。Data Strobe信号只能在HS400模式下配置启用，启用后可以提高数据传输的稳定性，省去总线tuning过程。
请参阅图2，图2为本申请一实施例中开发板侧的验证方法的流程示意图，基于图1所示的连接方式，本申请提出一种开发板为执行主体的存储器验证方法，该方法包括以下步骤：
步骤S200，下发命令队列至闪存设备，以使闪存设备根据命令队列执行初始化，其中，初始化包括配置数据传输参数。
在一实施例中，以eMMC设备作为闪存设备为例，eMMC设备可接收开发板的主控模块经由CMD总线下发的命令队列（Command Queuing，cmdq）进行初始化操作。该命令队列是由多个读写命令排成的队列，各读写命令分别在CMD总线上传输。每接收到一个cmdq中的命令后，eMMC会反馈响应数据（response）。
在一实施例中，根据开发板的主控模块Host的命令队列进行eMMC芯片初始化的步骤可表示为：在主控制模块和eMMC芯片上电后，接收主控模块下发的cmd0+0命令，eMMC芯片执行复位动作，通过cmd0+0使eMMC芯片进入Idle状态（即闲置状态）。再接收主控模块下发的cmd1+0x40ff8080，该命令的参数0x40ff8080表示主控模块要使用的电压值。eMMC芯片接收到该命令后会返回响应数据R3，R3中busy bit为0表示eMMC芯片还没准备好，主控模块会重复发送cmd1,等待eMMC芯片返回ready。主控模块在接收到eMMC芯片的ready数据后，继续下发cmd2+0x40ff8080，eMMC芯片接收到该命令后会反馈设备认证标识（DeviceIdentification，CID）。主控模块接收到CID后，将根据CID为eMMC芯片动态分配相对设备地址（Relative device address，RCA），并通过命令cmd3+RCA将分配的相对设备地址传输给eMMC芯片。具体地，在根据主控模块下发的前述命令得到相对设备地址后，再根据主控模块下发的cmd9+RCA，将eMMC芯片的Device-specific data（CSD）发送到CMD总线上，CSD寄存器中存储有设备专用数据，包括设备工作条件等信息。进一步的，根据主控模块Host下发的cmd13+RCA，eMMC将状态寄存器发送到CMD总线上，主控模块Host可根据状态寄存器确定eMMC芯片的当前状态。由于主控模块Host可同时连接多个eMMC芯片，在获取eMMC芯片的当前状态后，主控模块Host可下发cmd7+ RCA，通过当前的RCA选择eMMC芯片。完成芯片选择后，再次下发cmd13+RCA，被选择的eMMC芯片返回自身当前状态。在eMMC芯片的当前状态满足需求时，则主控模块Host下发cmd6+arg，通过该命令设置数据传输的初始数据传输速率以及总线带宽buswidth。以此完成整个eMMC芯片的初始化过程。
在一实施例中，具体地可设置eMMC芯片SDR模式下初始数据传输速率为50MHz，总线带宽为8bits。在8bits总线带宽下，通过DATA0-7这8根数据总线进行数据传输，每个数据总线负责一位数据的传输。当然，具体初始数据传输速率以及总线带宽也可根据实际应用需求进行设置和调整，这里不作限制。
步骤S210，基于数据传输参数进行传输频率调节以将目标数据传输至闪存设备。
在一实施例中，在完成eMMC芯片初始化后，开发板可将用于数据传输验证的目标数据导入开发板的内存中，以便基于内存中的目标数据进行数据传输验证。其中，目标数据可根据实际验证需求进行配置，这里不作限制。
在一实施例中，基于数据传输参数进行传输频率调节以将目标数据传输至闪存设备，包括：在传输目标数据过程中，调节分频寄存器以将传输频率调节至目标频率，并在预设延迟时长后切回初始数据传输速率。
具体地，开发板的主控模块Host可连接多个eMMC芯片。开发板可下发cmd24+地址，该地址可以为前述步骤动态分配得到的RCA，基于该地址可将目标数据传输至地址对应的eMMC芯片。开发板XU4可通过调节分频寄存器，将传输频率由前述配置的50MHz调节到200MHz，经过1微秒延迟后，再切回原来的分频系数，将传输频率调回到50MHz。通过短暂的高频传输，可能导致eMMC芯片端无法准确接收传输的数据，进而制造出eMMC的验证错误。当然，具体延迟时间以及切换的目标频率大小可根据实际验证场景需求进行配置和调整，这里不作限制。
步骤S220，根据闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于显示数据确定验证结果。
在一实施例中，根据闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，包括：接收闪存设备的响应数据，其中响应数据包括闪存设备根据接收到的数据生成的第一校验码；当第一校验码与目标数据的校验码不一致时，生成异常码作为显示数据。
具体的，eMMC芯片在接收到开发板传输的目标数据后，基于目标数据可通过循环冗余校验（Cyclic Redundancy Check，CRC）方式生成CRC校验码（即第一校验码）。将第一校验码嵌入传输给开发板作为响应数据。具体校验码的生成方式可根据实际需求进行选择，这里不作限制。开发板XU4也会基于传输的目标数据生成初始的校验码，将该初始的校验码与接收到eMMC芯片返回的第一校验码进行比较，若不一致，则认为发生数据传输错误，生成异常码data crc作为显示数据，或者生成crc log记录在开发板的状态寄存器中，可通过读取状态寄存器的状态日志判断是否存在data crc。
在一实施例中，开发板XU4的主控模块下发三次写命令（cmd24+地址）进行目标数据写入后，开发板中均未生成data crc，则判定本次数据传输验证失败。
请参阅图3，图3为本申请一实施例中基于开发板进行数据传输验证的流程示意图。对闪存设备eMMC进行数据传输包括如下步骤：
S1: 开发板XU4的主控模块对eMMC下发命令队列，对eMMC芯片进行初始化；
S2:准备待发送的目标数据，导入XU4 运行内存；
S3:XU4下发cmd24+地址的写命令将数据发送给eMMC芯片；
S4:XU4在发送数据过程中，调节XU4分频寄存器，传输频率调到200Mhz；
S5:延时1us后再切回原来的分频系数，这样传输频率将被调到50Mhz；
S6: XU4读取自己的状态寄存器；
S6.1 如果状态寄存器显示为data crc，则进入步骤S7；
S6.2 如果没有显示为data crc，继续S3、S4、S5步骤，如果下发3次仍未成功，则fail；
S7:取下芯片信息查看是否成功造成CRC错误；
S7.1：如果芯片不显示crc log，则失败；
S7.2：如果芯片显示crc log，则成功；
S8:结束。
通过本实施例的数据传输验证方式，可简单高效的完成数据校验异常的构造，可提高eMMC数据传输性能的验证的效率，不依赖于外部硬件设备或测试环境进行验证，可有效降低验证成本。
请参阅图4，图4为本申请一实施例中闪存设备侧的存储器验证方法的流程示意图。该方法的步骤包括：
步骤S400，响应于开发板下发的命令队列，执行闪存设备的初始化，其中初始化包括配置数据传输参数；
步骤S410，基于数据传输参数接收开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得开发板基于响应数据确定状态寄存器的显示数据，并根据显示数据确定验证结果。
请参阅图5，图5为本申请一实施例中基于开发板的存储器验证的整体流程示意图。在一实施例中。利用开发板XU4下发的一系列命令组成的cmdq做eMMC芯片验证的方法包括如下步骤：
S501：XU4上电，eMMC闪存芯片上电；
S502：XU4下发cmd0+0，reset device（eMMC闪存芯片）；
S503：XU4下发cmd1+0x40ff8080,等待ready；
S504：XU4下发cmd2+0x40ff8080，得到CID；
S505：XU4下发cmd3+RCA，设置RCA；
S506：XU4下发cmd9+RCA，获得CSD寄存器；
S507：XU4下发cmd13 + RCA，获得当前状态；
S508: XU4下发cmd7 + RCA，进行select card动作；
S509: XU4下发cmd13 + RCA，获得当前状态；
S510: XU4下发cmd6 + arg，设置传输timing与buswidth；
S511:准备发送数据，导入XU4运行内存；
S512:XU4下发cmd24+地址的写命令将数据发送给eMMC芯片；
S513:XU4在发送数据过程中，将传输频率调到200Mhz，延时1us后再切回50Mhz；
S514 ：XU4读取自己的状态寄存器，以及芯片信息查看是否成功造成CRC 错误；
S515：若否，则造data crc失败；
S516：若是，则造data crc成功；
S517:结束。
请参阅图6，图6为本申请一实施例中开发板侧的存储器验证装置的模块结构示意图。本申请还提供了一种基于开发板的存储器验证装置，该装置包括：命令队列管理模块60，用于下发命令队列至闪存设备，以使闪存设备根据命令队列执行初始化，其中，初始化包括配置数据传输参数；数据传输模块61，用于基于数据传输参数进行传输频率调节以将目标数据传输至闪存设备；验证模块62，用于根据闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于显示数据确定验证结果。
在一实施例中，数据传输参数包括初始数据传输速率和总线带宽。
在一实施例中，数据传输模块61可用于基于数据传输参数进行传输频率调节以将目标数据传输至闪存设备，包括：在传输目标数据过程中，调节分频寄存器以将传输频率调节至目标频率，并在预设延迟时长后切回初始数据传输速率。
在一实施例中，验证模块62可用于根据闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，包括：接收闪存设备的响应数据，其中响应数据包括闪存设备根据接收到的数据生成的第一校验码；当第一校验码与目标数据的校验码不一致时，生成异常码作为显示数据。
在一实施例中，验证模块62可用于基于数据传输参数进行传输频率调节以将目标数据传输至闪存设备之后还包括：根据闪存设备的响应数据确定开发板的状态寄存器的状态日志；根据状态日志确定校验异常。
关于开发板侧的存储器验证装置的具体限定可以参见上文中对于开发板侧的存储器验证方法的限定，在此不再赘述。
上述开发板侧的存储器验证装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
请参阅图7，图7为本申请一实施例种闪存设备侧的存储器验证装置的模块结构示意图。本申请还提供一种基于开发板的存储器验证装置，该装置包括初始化模块70，用于响应于开发板下发的命令队列，执行闪存设备的初始化，其中初始化包括配置数据传输参数；数据验证模块71，用于基于数据传输参数接收开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得开发板基于响应数据确定状态寄存器的显示数据，并根据显示数据确定验证结果。
关于闪存设备侧的现存储器验证装置的具体限定可以参见上文中对于闪存设备侧的存储器验证方法的限定，在此不再赘述。
上述闪存设备侧的存储器验证装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
在本说明书的描述中，参考术语“本实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种基于开发板的存储器验证方法，其特征在于，包括：
下发命令队列至闪存设备，以使所述闪存设备根据所述命令队列执行初始化，其中，所述初始化包括配置数据传输参数；
基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备；
根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于所述显示数据确定验证结果。
2.根据权利要求1所述的基于开发板的存储器验证方法，其特征在于，所述数据传输参数包括初始数据传输速率和总线带宽。
3.根据权利要求2所述的基于开发板的存储器验证方法，其特征在于，基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备，包括：
在传输所述目标数据过程中，调节分频寄存器以将传输频率调节至目标频率，并在预设延迟时长后切回所述初始数据传输速率。
4.根据权利要求1所述的基于开发板的存储器验证方法，其特征在于，根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，包括：
接收所述闪存设备的响应数据，其中所述响应数据包括所述闪存设备根据接收到的数据生成的第一校验码；
当所述第一校验码与所述目标数据的校验码不一致时，生成异常码作为所述显示数据。
5.根据权利要求1所述的基于开发板的存储器验证方法，其特征在于，基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备之后还包括：
根据所述闪存设备的响应数据确定开发板的状态寄存器的状态日志；
根据所述状态日志确定校验异常。
6.根据权利要求4所述的基于开发板的存储器验证方法，其特征在于，基于所述显示数据确定验证结果，包括：
若所述显示数据包含所述异常码，则验证成功；
若连续传输预设次数的所述目标数据后，均未得到所述异常码，则验证失败。
7.一种基于开发板的存储器验证方法，其特征在于，包括：
响应于开发板下发的命令队列，执行闪存设备的初始化，其中所述初始化包括配置数据传输参数；
基于所述数据传输参数接收所述开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得所述开发板基于所述响应数据确定状态寄存器的显示数据，并根据所述显示数据确定验证结果。
8.一种基于开发板的存储器验证装置，其特征在于，包括：
命令队列管理模块，用于下发命令队列至闪存设备，以使所述闪存设备根据所述命令队列执行初始化，其中，所述初始化包括配置数据传输参数；
数据传输模块，用于基于所述数据传输参数进行传输频率调节以将目标数据传输至所述闪存设备；
验证模块，用于根据所述闪存设备的响应数据确定开发板的状态寄存器对应的显示数据，以基于所述显示数据确定验证结果。
9.一种基于开发板的存储器验证装置，其特征在于，包括：
初始化模块，用于响应于开发板下发的命令队列，执行闪存设备的初始化，其中所述初始化包括配置数据传输参数；
数据验证模块，用于基于所述数据传输参数接收所述开发板切换到不同传输频率时传输的目标数据以生成对应的响应数据，使得所述开发板基于所述响应数据确定状态寄存器的显示数据，并根据所述显示数据确定验证结果。
10.一种计算机可读存储介质，其特征在于，其上存储有指令，当由一个或多个处理器执行时，使得设备执行如权利要求1-6中任一所述的基于开发板的存储器验证方法。
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