CN116913938A - 低噪声高密度集成光电探测阵列芯片及其制备方法 - Google Patents

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Abstract

本申请提供一种低噪声高密度集成光电探测阵列芯片及其制备方法，低噪声高密度集成光电探测阵列芯片包括：基体，包括在厚度方向上相对设置的第一表面和第二表面，具有由第一表面向第二表面延伸的浅沟槽隔离结构，浅沟槽隔离结构将基体分隔为阵列排布的多个像元；其中，浅沟槽隔离结构包括隔离层及包裹隔离层的界面态钝化层；增透层，形成在基体的第一表面，具有多个通孔，各通孔位于各像元内；第一欧姆接触电极，形成在各通孔内，并与基体的第一表面接触；第二欧姆接触电极，形成在基体的第二表面。本申请的低噪声高密度集成光电探测阵列芯片，可以解决器件后脉冲高、噪声大的问题，提升器件的工作性能。

Description

低噪声高密度集成光电探测阵列芯片及其制备方法
技术领域
本申请涉及光电探测技术领域，尤其涉及一种低噪声高密度集成光电探测阵列芯片及其制备方法。
背景技术
雪崩光电探测器阵列结构中，浅沟槽隔离结构（shallow trench isolation，简称：STI）是提高像元集成度和阵列结构填充因子，从而提高探测效率的关键结构。
然而，在形成STI结构过程中，刻蚀损伤造成的界面态对电荷的俘获和释放过程，高场工作器件中产生后脉冲现象（噪声的一种）的重要来源。STI结构的界面态密度高，会导致器件的后脉冲高、噪声大，严重影响器件的工作性能。因此，STI结构的界面态的细致处理方法，成为提高雪崩高场器件性能和成像质量的关键技术。
发明内容
鉴于上述问题，本申请提供一种低噪声高密度集成光电探测阵列芯片及其制备方法，可以解决器件后脉冲高、噪声大的问题，提升器件的工作性能。
本申请的一方面提供一种低噪声高密度集成光电探测阵列芯片，包括：
基体，包括在厚度方向上相对设置的第一表面和第二表面，具有由第一表面向第二表面延伸的浅沟槽隔离结构，浅沟槽隔离结构将基体分隔为阵列排布的多个像元；其中，浅沟槽隔离结构包括隔离层及包裹隔离层的界面态钝化层；
增透层，形成在基体的第一表面，增透层具有多个通孔，各通孔位于各像元内；
第一欧姆接触电极，形成在各通孔内，并与基体的第一表面接触；
第二欧姆接触电极，形成在基体的第二表面。
在一种可能得实施方式中，界面态钝化层的掺杂浓度范围为5×1017 ~ 1×1019cm-3。
在一种可能得实施方式中，界面态钝化层采用等离子注入、离子注入、扩散中的一种掺杂工艺制作形成。
在一种可能得实施方式中，隔离层包括填充层及包裹填充层的钝化层，界面态钝化层包裹钝化层。
在一种可能得实施方式中，基体包括：
光吸收层；
第一欧姆接触层，形成在光吸收层的第一表面，位于浅沟槽隔离结构围成的区域内，第一欧姆接触电极与第一欧姆接触层接触；
第二欧姆接触层，形成在光吸收层的第二表面，且第二欧姆接触层与第一欧姆接触层的掺杂类型相反。
在一种可能得实施方式中，基体还包括：
雪崩层，雪崩层位于第一欧姆接触层和第二欧姆接触层之间，且雪崩层位于浅沟槽隔离结构围成的区域内。
在一种可能得实施方式中，基体还包括：
保护环，保护环围设在第一欧姆接触层的外周。
本申请的另一方面提供一种低噪声高密度集成光电探测阵列芯片的制备方法，用于制备如前所述的低噪声高密度集成光电探测阵列芯片，制备方法包括：
提供衬底；
在衬底的第一表面形成增透层；
在衬底中形成浅沟槽隔离结构，浅沟槽隔离结构由衬底的第一表面向衬底的第二表面延伸；其中，浅沟槽隔离结构包括隔离层及包裹隔离层的界面态钝化层；
对衬底进行掺杂处理，以使衬底形成为基体；
在增透层的通孔内形成第一欧姆接触电极，第一欧姆接触电极与基体的第一表面接触；
在基体的第二表面形成第二欧姆接触电极。
在一种可能得实施方式中，隔离层包括填充层及包裹填充层的钝化层，形成浅沟槽隔离结构，包括：
在衬底中刻蚀形成沟槽；
在沟槽的壁面形成钝化层；
对钝化层外周的衬底进行掺杂，以形成界面态钝化层；
在沟槽内形成填充层。
在一种可能得实施方式中，刻蚀形成沟槽，包括：
刻蚀增透层，以形成沟槽图形；
以增透层作为掩膜，沿沟槽图形刻蚀衬底，以在衬底中形成沟槽。
本申请提供的低噪声高密度集成光电探测阵列芯片及其制备方法，低噪声高密度集成光电探测阵列芯片通过对基体内的浅沟槽隔离结构进行掺杂，形成包裹隔离层的界面态钝化层。界面态钝化层可以降低界面态俘获的电荷的寿命，降低了后脉冲的可能性；并且，界面态钝化层与探测器的雪崩区在水平方向上形成背靠背的电场分布，界面态俘获的电荷的再释放过程（后脉冲）需要越过势垒到达雪崩区，降低了后脉冲的可能性。从而，通过设置界面态钝化层，可以降低探测器的后脉冲、抑制探测器的噪声，提升探测器的工作性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为STI结构中界面态束缚的电荷产生后脉冲的物理过程示意图；
图2为本申请实施例提供的低噪声高密度集成光电探测阵列芯片的结构示意图；
图3为本申请实施例提供的制备方法的步骤流程图；
图4-图13为本申请实施例提供的制备探测器的工艺流程图。
附图标记说明：
1-探测阵列芯片；
100-基体；100a-衬底；200-浅沟槽隔离结构；300-增透层；400-第一欧姆接触电极；500-第二欧姆接触电极；
101-沟槽；110-光吸收层；120-第一欧姆接触层；130-第二欧姆接触层；140-雪崩层；150-保护环；210-隔离层；220-界面态钝化层；310-通孔；320-沟槽图形；
211-填充层；212-钝化层；
10-衬底；20-浅沟槽隔离结构；21-隔离层；30-界面态。
具体实施方式
（硅）单光子探测器的阵列结构中，通过浅沟槽隔离结构（STI）对晶圆上的元器件进行绝缘隔离，也便于进行后续的引线刻蚀或封装工艺。浅沟槽隔离结构是实现高密度集成、提高阵列结构填充因子，提高探测器的探测效率的关键结构。
在形成浅沟槽隔离结构的过程中，会由于刻蚀损伤而在浅沟槽隔离结构的侧壁形成界面态。图1为STI结构中界面态束缚的电荷产生后脉冲的物理过程示意图。参照图1所示，在衬底10（例如硅衬底）和浅沟槽隔离结构20（具有隔离层21，隔离层21例如由二氧化硅材料形成）的界面处，会形成能值位于硅禁带中的一些分立或连续的电子能级或能带，它们可在很短的时间内和衬底10交换电荷，这便是界面态30。
界面态30的存在会影响载流子的输运动力学过程，可以降低载流子的迁移率和寿命，可以作为复合中心，也可以作为陷阱态与输运的电荷发生俘获和释放的过程。图1中示意出了浅沟槽隔离结构20中的界面态30束缚的电荷，在高场作用下释放导致的后脉冲现象，高密度的界面态30会导致器件的后脉冲高、噪声大，严重影响器件的工作性能。
有鉴于此，本申请实施例提供一种低噪声高密度集成光电探测阵列芯片及其制备方法，低噪声高密度集成光电探测阵列芯片通过对基体内的浅沟槽隔离结构进行掺杂，形成包裹隔离层的界面态钝化层。界面态钝化层可以降低界面态俘获的电荷的寿命，降低了后脉冲的可能性；并且，界面态钝化层与探测器的雪崩区在水平方向上形成背靠背的电场分布，界面态俘获的电荷的再释放过程（后脉冲）需要越过势垒到达雪崩区，降低了后脉冲的可能性。从而，通过设置界面态钝化层，可以降低探测器的后脉冲、抑制探测器的噪声，提升探测器的工作性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图2为本申请实施例提供的低噪声高密度集成光电探测阵列芯片的结构示意图。参照图2所示，本申请实施例提供一种低噪声高密度集成光电探测阵列芯片（以下简称探测阵列芯片1）。应说明，探测阵列芯片1可以包括阵列排布的多个像元，图中仅示出了探测阵列芯片1中相邻两个像元的结构。
具体的，探测阵列芯片1包括基体100、增透层300、第一欧姆接触电极400和第二欧姆接触电极500。为便于描述，本实施例将基体100的厚度方向上的两侧表面分别定义为第一表面和第二表面。增透层300形成在基体100的第一表面，且增透层300开设有多个通孔310，各通孔310分别位于各像元内。第一欧姆接触电极400形成在各通孔310内，并与基体100的第一表面接触。第二欧姆接触电极500形成在基体100的第二表面。
基体100作为探测阵列芯片1的主要结构，可以是由半导体单晶材料（例如单晶硅）制造而成的晶圆，在探测阵列芯片1的制备过程中，基体100可以为增透层300、第一欧姆接触电极400和第二欧姆接触电极500提供支撑和长晶的附着点。
基体100中设置有浅沟槽隔离结构200，浅沟槽隔离结构200沿基体100的厚度方向延伸，具体是从基体100的第一表面向基体100的第二表面延伸。在基体100的平面方向上，浅沟槽隔离结构200可以形成网状结构，以通过浅沟槽隔离结构200围成阵列排布的多个像元。
具体的，基体100中开设有沟槽101、沟槽101内填充有隔离材料，以形成浅沟槽隔离结构200。例如，可以通过光刻工艺在基体100中刻蚀形成沟槽101，并在沟槽101内填充隔离材料，形成分隔各像元的浅沟槽隔离结构200。
参照图2所示，基体100可以包括光吸收层110、第一欧姆接触层120和第二欧姆接触层130。光吸收层110为基体100的基础结构层。第一欧姆接触层120形成在光吸收层110的第一表面（与基体100的第一表面对应），且第一欧姆接触层120位于浅沟槽隔离结构200围成的区域内，换言之，第一欧姆接触层120对应设置在各像元内。第二欧姆接触层130形成在光吸收层110的第二表面（与基体100的第二表面对应）。
设置在增透层300的各通孔310内的第一欧姆接触电极400与第一欧姆接触层120接触，设置在基体100的第二表面的第二欧姆接触电极500与第二欧姆接触层130接触。且第一欧姆接触电极400、第二欧姆接触电极500与反向偏置电路连接，以为探测阵列芯片1提供反向偏置的外电场。
其中，光吸收层110可以为非故意掺杂层（非主动掺杂，掺杂浓度较低），换言之，光吸收层110为轻掺杂的本征层。由于是轻掺杂，光吸收层110的电子浓度很低，经扩散后形成一个很宽的耗尽层。这样，可以提高探测阵列芯片1的响应速度和转换效率。
可以先提供一个非故意掺杂的衬底，制作衬底的材料可以为Si、InGaAs、SiC、GaN和绝缘体上硅（Silicon-on-insulator，SOI）中的一种，例如，衬底为p型硅衬底。光吸收层110占据该衬底的一部分，通过对衬底进行掺杂，形成第一欧姆接触层120和第二欧姆接触层130，例如，可以通过离子注入、扩散等掺杂工艺在衬底中形成第一欧姆接触层120和第二欧姆接触层130。
第一欧姆接触层120和第二欧姆接触层130的掺杂类型不同，例如，第一欧姆接触层120的掺杂类型为n型、第二欧姆接触层130的掺杂类型为p型，或者，第一欧姆接触层120的掺杂类型为p型、第二欧姆接触层130的掺杂类型为n型。
以第一欧姆接触层120的掺杂类型为n型、第二欧姆接触层130的掺杂类型为p型为例，可以通过离子注入、扩散等掺杂工艺，向光吸收层110的第一表面所在的一侧掺杂磷离子，以形成第一欧姆接触层120；类似的，也可以通过离子注入、扩散等掺杂工艺，向光吸收层110的第二表面所在的一侧掺杂硼离子，以形成第二欧姆接触层130。
如此，第一欧姆接触层120、光吸收层110和第二欧姆接触层130共同构成PIN光电二极管结构。光吸收层110吸收光子能量，并产生电子-空穴对，电子-空穴对在反向偏置的外电场作用下，分离为电子和空穴并分别向第一欧姆接触层120与第二欧姆接触层130流动，并分别输运到第一欧姆接触电极400和第二欧姆接触电极500，在外电路中形成电流，完成光电转换。
继续参照图2所示，本实施例的探测阵列芯片1中，基体100还可以包括雪崩层140，雪崩层140形成在第一欧姆接触层120和第二欧姆接触层130之间，且雪崩层140位于浅沟槽隔离结构200围成的区域内，换言之，雪崩层140对应设置在各像元内。示例性的，可以与第一欧姆接触层120相邻设置，也就是说，在基体100的厚度方向上，雪崩层140位于第一欧姆接触层120和光吸收层110之间。
雪崩层140也可以为对衬底进行掺杂形成的掺杂层。以雪崩层140与第一欧姆接触层120相邻为例，雪崩层140的掺杂类型可以与第一欧姆接触层120的掺杂类型相反，具体以第一欧姆接触层120的掺杂类型为n型为例，可以通过离子注入、扩散等掺杂工艺，向第一欧姆接触层120的第二表面（与基体100的第二表面对应）所在的一侧掺杂硼离子，以形成雪崩层140。
通过在第一欧姆接触层120与第二欧姆接触层130之间设置雪崩层140，第一欧姆接触层120、雪崩层140、光吸收层110和第二欧姆接触层130共同构成了穿通型雪崩光电二极管结构。光吸收层110中产生的电子和空穴分别通过漂移和扩散过程输运到雪崩层140，在雪崩层140内与晶格碰撞，使得晶格中的原子电离，产生新的电子-空穴对，新的电子-空穴对受到同样的加速运动，又与晶格中的原子碰撞电离，导致产生更多的电子-空穴对，如此往复形成雪崩效应。这样，获得光生电流的雪崩倍增，可以在外电路中形成倍增电流。
继续参照图2所示，当探测阵列芯片1为雪崩光电二极管结构时，基体100中通常还设置有保护环150，保护环150围设在第一欧姆接触层120的外周，保护环150用于提高探测阵列芯片1的反向耐压性能。
示例性的，保护环150可以由基体100的第一表面向基体100的第二表面延伸，且保护环150包裹在第一欧姆接触层120的外侧壁。保护环150也可以为对衬底进行掺杂形成的掺杂层，保护环150的掺杂类型可以与第一欧姆接触层120的掺杂类型相同，具体以第一欧姆接触层120的掺杂类型为n型为例，可以通过离子注入、扩散等掺杂工艺，向基体100的第一表面所在的一侧掺杂磷离子，以形成保护环150。
至于设置在基体100的第一表面的增透层300，增透层300起到钝化、隔离的作用，用于对基体100进行保护，避免外界的水汽进入到基体100内，而影响探测阵列芯片1的工作性能。并且，增透层300还可以增大光透过率，以便于基体100中的光吸收层110更好的吸收光子能量，有利于提升探测阵列芯片1的量子效率。
制作增透层300的材料可以为SiO2和Si3N4中的至少一种，本实施例对此不作具体限制。以衬底为硅衬底为例，构成增透层300的材料可以为二氧化硅。
增透层300的生长方式可以为化学气相沉积（Chemical Vapor Deposition，CVD）、等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）、低压化学气相沉积（Low Pressure Chemical Vapor Deposition，LPCVD）和原子层沉积（Atomic layer deposition，ALD）中的一种。换言之，可以在基体100的第一表面以化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积和原子层沉积等方法中的一种形成增透层300。
对于形成在增透层300的通孔310内的第一欧姆接触电极400，第一欧姆接触电极400可以采用金、银、钛、铝或镍中的至少一种金属材料制成。类似的，对于形成在基体100的第二表面的第二欧姆接触电极500，第二欧姆接触电极500可以采用金、银、钛、铝或镍中的至少一种金属材料制成。
本实施例中，用于将基体100分隔为多个像元的浅沟槽隔离结构200，包括隔离层210及界面态钝化层220，界面态钝化层220包裹在隔离层210的外壁（包括侧壁和底壁）。如前所述，形成浅沟槽隔离结构200的过程中，会在浅沟槽隔离结构200和基体100的界面处形成一层薄薄的界面态，本实施例通过对位于浅沟槽隔离结构200的外侧壁的该界面态进行掺杂，形成界面态钝化层220。
其中，界面态钝化层220的掺杂类型可以和雪崩层140的掺杂类型相同。以雪崩层140的掺杂类型为p型为例，界面态钝化层220的掺杂类型也可以为p型，例如，可以通过等离子注入、离子注入、扩散等掺杂工艺，向浅沟槽隔离结构200的和基体100的界面处形成的界面态掺杂硼离子，以形成界面态钝化层220。
并且，界面态钝化层220的掺杂浓度可以较高，换言之，界面态钝化层220为高浓度掺杂的掺杂层。示例性的，界面态钝化层220的掺杂浓度可以为5×1017-1×1019cm-3之间，例如，界面态钝化层220的掺杂浓度可以为6×1017cm-3、8×1017cm-3、1×1018cm-3、3×1018cm-3、5×1018cm-3、7×1018cm-3、9×1018cm-38等，当然本申请不限于此，界面态钝化层220的掺杂浓度可以在上述范围内合理选择。
一方面，高掺杂浓度的界面态钝化层220，可以降低界面态俘获电荷的寿命，从而降低后脉冲的可能性。另一方面，由于界面态钝化层220的掺杂类型与雪崩层140的掺杂类型相同，界面态钝化层220与雪崩层140在探测阵列芯片1的平面方向上形成背靠背的电场分布，界面态俘获的电荷的再释放过程需要越过势垒到达雪崩层140，降低了后脉冲的可能性。因此，通过设置界面态钝化层220，可以降低探测阵列芯片1的后脉冲、抑制探测阵列芯片1的噪声，提升探测阵列芯片1的工作性能。
由于界面态钝化层220是对界面态进行掺杂形成，因而，界面态钝化层220的厚度较小，且界面态钝化层220位于浅沟槽隔离结构200的外表面，界面态钝化层220能够与非故意掺杂的光吸收层110形成浅结陡峭电场，能够更好的阻止光吸收层110产生的载流子被界面态捕获，以使得载流子能够输运到第一欧姆接触层120和第二欧姆接触层130中，进而形成光电流输出。如此，可以较大程度提高探测阵列芯片1的量子效率，优化探测阵列芯片1的性能。
继续参照图2所示，浅沟槽隔离结构200中，对于包裹在界面态钝化层220内的隔离层210，隔离层210可以包括填充层211和钝化层212，钝化层212包裹在填充层211的外壁（包括外侧壁和底壁），也就是说，浅沟槽隔离结构200包括由内到外依次设置的填充层211、钝化层212及界面态钝化层220。
其中，填充层211例如为多晶硅层，可以通过前述的化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积和原子层沉积等沉积工艺，在沟槽101内沉积一层填充层211。包裹在填充层211外的钝化层212例如为二氧化硅层，可以采用干法或湿法对刻蚀形成的沟槽101的壁面进行氧化，以在沟槽101的壁面（向内）形成一薄层钝化层212。
具体的，形成浅沟槽隔离结构200时，在基体100中刻蚀形成沟槽101后，可以先对沟槽101的壁面（刻蚀界面）进行氧化，以使沟槽101的壁面向内的一部分厚度空间形成钝化层212。之后，采用等离子注入、离子注入、扩散等方式，对钝化层212朝向基体100的一侧（向内）的一部分厚度空间进行掺杂，形成界面态钝化层220。最后，再在沟槽101内沉积形成填充层211。
应当说明的是，本实施例中，通过对浅沟槽隔离结构200的侧壁与基体100之间形成的界面态进行钝化，在两者的界面形成界面态钝化层220的方式，适用于高密度的光电探测器面阵（例如本实施例的探测阵列芯片1），也适用于高密度的激光器和发光二极管等光电子器件，还适用于高密度的功率器件和射频器件等。
本申请实施例还提供一种低噪声高密度集成光电探测阵列芯片的制备方法（以下简称制备方法），该制备方法用于制备前述的探测阵列芯片1。为便于描述，以下均以衬底为p型硅衬底，增透层300为二氧化硅层，第一欧姆接触层120的掺杂类型为n型、第二欧姆接触层130的掺杂类型为p型，雪崩层140的掺杂类型为p型为例，进行说明。
图3为本申请实施例提供的制备方法的步骤流程图；图4-图13为本申请实施例提供的制备探测器的工艺流程图。
参照图3所示，本申请实施例提供的制备方法，包括如下步骤：
S100、提供衬底。
参照图4所示，首先，提供一个具有一定厚度的衬底100a，该衬底100a可以为p型硅衬底100a。
S200、在衬底的第一表面形成增透层。
继续参照图4，在对衬底100a进行清洗等预处理后，再通过干法、湿法或者磁控溅射等方式在衬底100a的第一表面沉积一层二氧化硅，该二氧化硅层可以作为衬底100a的第一表面的增透层300。
S300、在衬底中形成浅沟槽隔离结构。
继续参照图4，在衬底100a的第一表面沉积形成增透层300后，接着对增透层300进行刻蚀，以在增透层300上形成沟槽图形320，沟槽图形320可以为增透层300上开设的网状开口。
示例性的，可以在增透层300上覆盖掩膜版，掩膜版上具有与沟槽图形320对应的掩膜图形，以掩膜版作为参照，对增透层300进行曝光、显影并刻蚀（例如干法刻蚀），以在增透层300上形成沟槽图形320。
参照图5所示，在增透层300上刻蚀形成沟槽图形320后，以增透层300为掩膜，对衬底100a进行刻蚀（例如干法刻蚀），以在衬底100a中形成具有一定深度的沟槽101，沟槽101由衬底100a的第一表面（形成有增透层300的一侧表面）向第二表面（与第一表面相背的一侧表面）延伸。示例性的，在衬底100a的平面方向上，沟槽101可以形成为网状结构。
应说明，在衬底100a中刻蚀沟槽101之前，通过先在衬底100a的第一表面上沉积增透层300，一方面，通过在增透层300上刻蚀沟槽图形320，可以利用增透层300作为掩膜，以便于在衬底100a中刻蚀沟槽101；另一方面，在刻蚀沟槽101的过程中，增透层300也可以作为保护，以免刻蚀过程中引入的试剂对衬底100a造成影响。
参照图6所示，在衬底100a中刻蚀形成沟槽101后，可以对衬底100a进行清洗，清洗后，采用干法或湿法氧化，在沟槽101的壁面（刻蚀界面）形成一薄层二氧化硅层，该二氧化硅层作为钝化层212，钝化层212由沟槽101的壁面向衬底100a内延伸一定厚度。
参照图7所示，对沟槽101的壁面进行氧化，形成一薄层钝化层212后，对钝化层212的内侧（朝向衬底100a的一侧）进行掺杂，也就是对钝化层212外周的衬底100a进行掺杂。例如，可以采用等离子注入、离子注入、扩散等方式，对钝化层212朝向衬底100a的一侧进行陡峭掺杂，在钝化层212的外周掺杂硼离子，实现界面态钝化，形成一薄层界面态钝化层220。
参照图8所示，在沟槽101和衬底100a的界面处掺杂形成界面态钝化层220后，在沟槽101内沉积形成填充层211，例如，可以采用前述化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积和原子层沉积等沉积工艺，在沟槽101内沉积多晶硅，将沟槽101填充完全，以形成填充层211。
至此，通过对沟槽101的壁面进行氧化，形成钝化层212，并对钝化层212外周的衬底100a进行掺杂，形成界面态钝化层220，然后，在沟槽101内沉积填充层211，便形成了浅沟槽隔离结构200，浅沟槽隔离结构200包括由内之外依次设置的填充层211、钝化层212及界面态钝化层220，填充层211和钝化层212共同构成隔离层210。
由于填充层211需要完全填充衬底100a内的沟槽101，因而，沉积填充层211时，材料例如多晶硅往往覆盖至增透层300的表面，并且，由于填充层211填充了增透层300上的沟槽图形320（参见图8），因此，参见图9所示，形成浅沟槽隔离结构200后，需要将衬底100a的第一表面覆盖的填充层211和增透层300去除。
例如，可以先采用化学机械抛光（Chemical Mechanical Polishing，CMP）工艺将覆盖在增透层300表面的填充层211去除，之后，再采用化学腐蚀工艺将覆盖在衬底100a表面的增透层300去除。
将衬底100a的第一表面覆盖的增透层300和填充层211去除之后，参照图10所示，再在衬底100a的第一表面重新生长一层增透层300，例如，采用前述的化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积和原子层沉积等沉积工艺，在衬底100a的第一表面沉积一层二氧化硅层，作为最终的增透层300。
S400、对衬底进行掺杂处理，以使衬底形成为基体。
参照图11所示，在衬底100a中形成浅沟槽隔离结构200、并在衬底100a的第一表面重新生长增透层300之后，先在衬底100a的第一表面覆盖一层光刻胶层，并在光刻胶层曝光、显影出第一欧姆接触层120的图形，通过离子注入、扩散等掺杂工艺，向衬底100a中光刻胶层的图形对应的区域掺杂磷离子，磷离子的掺杂浓度可以为1018cm-3，以形成第一欧姆接触层120，并去除光刻胶层。
之后，再在衬底100a的第一表面覆盖一层光刻胶层，并在光刻胶层中曝光、显影出雪崩层140的图形。通过离子注入、扩散等掺杂工艺，向衬底100a中光刻胶层的图形对应的区域掺杂硼离子，硼离子的掺杂浓度可以为1015cm-3，以形成雪崩层140，并去除光刻胶层。
然后，再在衬底100a的第一表面覆盖一层光刻胶层，并在光刻胶层中曝光、显影出保护环150的图形。通过离子注入、扩散等掺杂工艺，向衬底100a中光刻胶层的图形对应的区域掺杂磷离子，磷离子的掺杂浓度可以为1017cm-3，以形成雪崩层140，并去除光刻胶层。
参照图13所示，对于第二欧姆接触层130的形成，可以将对衬底100a的第二表面进行减薄处理，将衬底100a的厚度减薄至200μm-300μm的范围，通过离子注入、扩散等掺杂工艺，由衬底100a的第二表面向衬底100a中掺杂硼离子，硼离子的掺杂浓度可以为1018cm-3，以在衬底100a的第二表面形成第二欧姆接触层130。从而，使衬底100a形成为具有光吸收层110、第一欧姆接触层120、雪崩层140及第二欧姆接触层130的基体100。
S500、在增透层的通孔内形成第一欧姆接触电极，第一欧姆接触电极与基体的第一表面接触。
参照图12所示，形成第一欧姆接触层120后，可以在基体100的第一表面形成第一欧姆接触电极400，使第一欧姆接触电极400与基体100的第一表面接触，换言之，使第一欧姆接触电极400与第一欧姆接触层120接触。
首先，可以在增透层300中刻蚀形成通孔310，通孔310的位置和形状与第一欧姆接触电极400所对应的位置和形状保持一致。例如，先在增透层300上覆盖一层光刻胶层，并在光刻胶层中曝光、显影出第一欧姆接触电极400的图形，以该图形为掩膜图形，对增透层300进行刻蚀，在增透层300中形成通孔310，通孔310暴露出基体100的第一表面。
然后，通过磁控溅射工艺或电子束蒸发工艺，在增透层300上沉积第一欧姆接触电极层，第一欧姆接触电极层可以包括金、银、钛或铝中的一种或者多种金属，本实施例对此不作限制。沉积的第一欧姆接触电极层覆盖增透层300并填充在增透层300的通孔310内，然后，在第一欧姆接触电极层上覆盖一层光刻胶层，并在光刻胶层中曝光、显影出第一欧姆接触电极400的图形，以此图形为掩膜图形，腐蚀第一欧姆接触电极层，并去除光刻胶层，以形成最终的第一欧姆接触电极400，使得第一欧姆接触电极400填充在增透层300的通孔310内、并与基体100第一表面的第一欧姆接触层120接触。
应说明，参照图11-图13所示，在一些实施方式中，在衬底100a中掺杂形成第一欧姆接触层120、雪崩层140和保护环150后，接着，便可以在衬底100a的第一表面形成第一欧姆接触电极400，之后，再在衬底100a的第二表面掺杂形成第二欧姆接触层130。在另一些实施方式中，在衬底100a中掺杂形成第一欧姆接触层120、雪崩层140和保护环150后，可以先在衬底100a的第二表面掺杂形成第二欧姆接触层130，以形成完整的基体100，之后，再在衬底100a的第一表面形成第一欧姆接触电极400。本实施例对此不作限制。
S600、在基体的第二表面形成第二欧姆接触电极。
继续参照图13所示，在衬底100a的第二表面掺杂形成第二欧姆接触层130，形成完整的基体100后，最后是在衬底100a的第二表面形成第二欧姆接触电极500。与形成第一欧姆接触电极400类似的，可以通过磁控溅射工艺或电子束蒸发工艺，在基体100的第二表面沉积金属层，金属层可以包括金、银、钛或铝中的一种或者多种金属，沉积的该金属层便作为第二欧姆接触电极500。
应说明，在形成电极（第一欧姆接触电极400和第二欧姆接触电极500）之前，可以对基体100进行退火处理，例如，可以在400℃的温度下、氮气氛围中，将基体100退火10分钟。
以先在基体100的第一表面形成第一欧姆接触电极400、再在基体100的第二表面掺杂形成第二欧姆接触层130为例，在基体100的第一表面沉积第一欧姆接触电极层之前，先对基体100进行清洗、退火处理，之后，再在基体100的第二表面掺杂形成第二欧姆接触层130，然后，再进行退火处理，最后，再在基体100的第二表面形成第二欧姆接触电极500。
需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种低噪声高密度集成光电探测阵列芯片，其特征在于，包括：
基体，包括在厚度方向上相对设置的第一表面和第二表面，具有由所述第一表面向所述第二表面延伸的浅沟槽隔离结构，所述浅沟槽隔离结构将所述基体分隔为阵列排布的多个像元；其中，所述浅沟槽隔离结构包括隔离层及包裹所述隔离层的界面态钝化层；
增透层，形成在所述基体的第一表面，所述增透层具有多个通孔，各所述通孔位于各所述像元内；
第一欧姆接触电极，形成在各所述通孔内，并与所述基体的第一表面接触；
第二欧姆接触电极，形成在所述基体的第二表面。
2.根据权利要求1所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述界面态钝化层的掺杂浓度范围为5×1017-1×1019cm-3。
3.根据权利要求2所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述界面态钝化层采用等离子注入、离子注入、扩散中的一种掺杂工艺制作形成。
4.根据权利要求1-3任一项所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述隔离层包括填充层及包裹所述填充层的钝化层，所述界面态钝化层包裹所述钝化层。
5.根据权利要求1-3任一项所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述基体包括：
光吸收层；
第一欧姆接触层，形成在所述光吸收层的第一表面，位于所述浅沟槽隔离结构围成的区域内，所述第一欧姆接触电极与所述第一欧姆接触层接触；
第二欧姆接触层，形成在所述光吸收层的第二表面，且所述第二欧姆接触层与所述第一欧姆接触层的掺杂类型相反。
6.根据权利要求5所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述基体还包括：
雪崩层，所述雪崩层位于所述第一欧姆接触层和所述第二欧姆接触层之间，且所述雪崩层位于所述浅沟槽隔离结构围成的区域内。
7.根据权利要求5所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述基体还包括：
保护环，所述保护环围设在所述第一欧姆接触层的外周。
8.一种低噪声高密度集成光电探测阵列芯片的制备方法，用于制备权利要求1-7任一项所述的低噪声高密度集成光电探测阵列芯片，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底的第一表面形成增透层；
在所述衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构由所述衬底的第一表面向所述衬底的第二表面延伸；其中，所述浅沟槽隔离结构包括隔离层及包裹所述隔离层的界面态钝化层；
对所述衬底进行掺杂处理，以使所述衬底形成为基体；
在所述增透层的通孔内形成第一欧姆接触电极，所述第一欧姆接触电极与所述基体的第一表面接触；
在所述基体的第二表面形成第二欧姆接触电极。
9.根据权利要求8所述的低噪声高密度集成光电探测阵列芯片的制备方法，其特征在于，所述隔离层包括填充层及包裹所述填充层的钝化层，形成所述浅沟槽隔离结构，包括：
在所述衬底中刻蚀形成沟槽；
在所述沟槽的壁面形成钝化层；
对所述钝化层外周的所述衬底进行掺杂，以形成所述界面态钝化层；
在所述沟槽内形成所述填充层。
10.根据权利要求8所述的低噪声高密度集成光电探测阵列芯片的制备方法，其特征在于，刻蚀形成所述沟槽，包括：
刻蚀所述增透层，以形成沟槽图形；
以所述增透层作为掩膜，沿所述沟槽图形刻蚀所述衬底，以在所述衬底中形成所述沟槽。
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