CN116893858B - 一种FPGA快速启动PCIe的配置方法 - Google Patents
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Abstract
本发明涉及一种FPGA快速启动PCIe的配置方法，包括确定PCIe区域在FPGA中的位置，获取PCIe区域的地址；根据PCIe区域的地址生成第一配置文件，第一配置文件包括PCIe区域配置指令与PCIe区域的配置数据；FPGA初始化完成后，根据接收的第一配置文件对PCIe区域进行配置；PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备。本发明的FPGA快速启动PCIe的配置方法，将FPGA配置过程分为两个阶段，第一阶段使用第一配置文件配置PCIe区域，确保PCIe能够正常启动，第二阶段再根据第二配置文件按照用户设定配置FPGA的剩余区域。本发明方法解决了由于FPGA集成的资源增多而导致难以满足PCIe启动时间的问题，且配置灵活度高。
Description
技术领域
本发明属于FPGA技术领域，具体涉及一种FPGA快速启动PCIe的配置方法。
背景技术
在标准的PCI express系统上电后的100ms内，系统的组件就会开始扫描总线以弄清拓扑结构，并在这一过程中进行初始化配置。如果PCIe（Peripheral componentinterconnect express，外部设备互联总线接口）设备没有准备好响应配置请求，根组件就找不到该PCIe设备，并认为它不存在，该设备将无法加入PCIe总线系统。因此需要FPGA（Field Programmable Gate Array 现场可编程门阵列）的PCIe相关逻辑要在PCI express100ms的启动时间要求内配置成功并启动。
FPGA是通过特定的比特流加载到内部FPGA内存来配置的，FPGA的配置时间与其配置方法的带宽有关，数据宽度与时钟频率是限制因素。随着FPGA内部的资源越来越多，其配置用的比特流规模也在成比例增长，满足PCIe设备100ms的启动时间变得愈发困难。传统上，使用更快更宽的闪存来减少配置时间，但是这种方法会提高硬件的成本，增加系统复杂性。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种FPGA快速启动PCIe的配置方法。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种FPGA快速启动PCIe的配置方法，包括：
确定PCIe区域在FPGA中的位置，获取PCIe区域的地址；
根据所述PCIe区域的地址生成第一配置文件，所述第一配置文件包括PCIe区域配置指令和PCIe区域的配置数据 ；
FPGA初始化完成后，根据接收的所述第一配置文件对PCIe区域进行配置；
PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备。
在本发明的一个实施例中，所述PCIe区域位于FPGA中靠近PCIe硬核以及高速串并转换接口的位置处。
在本发明的一个实施例中，采用master模式对PCIe区域进行配置。
在本发明的一个实施例中，在启动PCIe设备之后，所述FPGA快速启动PCIe的配置方法还包括：根据接收的第二配置文件对FPGA的剩余区域进行配置。
在本发明的一个实施例中，所述第二配置文件包括清除PCIe区域配置完成标志指令、设置PCIe区域保护指令和剩余区域的配置指令与数据。
在本发明的一个实施例中，根据接收的第二配置文件对FPGA的剩余区域进行配置，包括：
根据所述清除PCIe区域配置完成标志指令拉低PCIe区域标志信号；
根据所述设置PCIe区域保护指令将预设的PCIe区域保护信号拉高，以防止PCIe区域数据被改写；
根据所述剩余区域的配置指令与数据按照用户设计对FPGA的剩余区域进行配置。
在本发明的一个实施例中，所述第一配置文件与所述第二配置文件组成一个组合比特流文件，该组合比特流文件通过选定的FPGA芯片接口输入至FPGA内部，以实现依次对PCIe区域和FPGA的剩余区域进行配置。
在本发明的一个实施例中，所述第一配置文件作为第一比特流文件，通过选定的FPGA芯片接口输入至FPGA内部，以实现对PCIe区域进行配置，在PCIe设备启动后，所述第二配置文件作为第二比特流文件，通过PCIe接口输入至FPGA内部，以实现对FPGA的剩余区域进行配置。
本发明提供了一种电子设备，包括：
处理器；以及
存储器，其上存储有计算机程序，当所述计算机程序被所述处理器执行时，使所述处理器执行上述任一项实施例所述的方法。
本发明提供了一种计算机可读存储介质，所述计算机可读存储介质内存储有计算机程序，当所述计算机程序被处理器执行时，实现上述任一项实施例所述的方法。
与现有技术相比，本发明的有益效果在于：
本发明的FPGA快速启动PCIe的配置方法，将FPGA配置过程分为两个阶段，第一阶段使用第一配置文件配置PCIe区域，确保PCIe能够正常启动，该第一配置文件用于配置PCIe区域，其内容较少且还要经过压缩，所以易达到100ms的PCIe启动时间要求，第二阶段再根据第二配置文件按照用户设定配置FPGA的剩余区域。本发明方法解决了由于FPGA集成的资源增多而导致难以满足PCIe启动时间的问题，且配置灵活度高。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种FPGA快速启动PCIe的配置方法的示意图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种FPGA快速启动PCIe的配置方法进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
第一方面，为满足PCIe设备在100ms的时间内启动，本实施例通过一种配置方法使FPGA在上电100ms内完成PCIe相关逻辑的配置并成功启动。请参见图1，图1是本发明实施例提供的一种FPGA快速启动PCIe的配置方法的示意图，如图1所示，本实施例的FPGA快速启动PCIe的配置方法包括：
步骤1：确定PCIe区域在FPGA中的位置，获取PCIe区域的地址；
可选地，PCIe区域位于FPGA中靠近PCIe硬核以及高速串并转换接口的位置处。其中，PCIe硬核是集成在FPGA 内部的模块。
由于PCIe是一组高速串行接口，因此在FPGA芯片布局上要靠近高速串并转换接口，并且为了减少延迟，也不能距离FPGA中的配置模块，即configuration模块太远。
可选地，确定PCIe区域的位置后，通过floorplan（芯片的布局规划）获取PCIe区域的地址。
需要说明的是，不同的FPGA芯片其PCIe区域的位置会有所差异，在确定PCIe区域的具体位置时，需要考虑FPGA芯片的不同规格，考虑布线延迟、传输延迟和配置时间。
步骤2：根据PCIe区域的地址生成第一配置文件，第一配置文件包括PCIe区域配置指令和PCIe区域的配置数据；
步骤3：FPGA初始化完成后，根据接收的第一配置文件对PCIe区域进行配置；
可选地，FPGA上电后，首先启动初始化流程，初始化完成后，初始化完成标志信号被拉高，通过选定的FPGA芯片接口接受第一配置文件，其中，第一配置文件是被压缩后的比特流文件。
在接收到第一配置文件后，对其进行解压缩后，configuration模块按照第一配置文件所设定的配置指令与地址信息，配置相应的PCIe区域。
在本实施例中，设置有一个初始化状态机，在FPGA上电后进入初始化过程，然后初始化状态结束后，会判断FPGA配置接口的配置模式，匹配成功后，初始化状态机进入配置状态，然后开始读取第一配置文件，按照设定的指令进行PCIe区域的配置，当初始化状态机进入配置状态后，会有一个比特流配置状态机启动进行配置。
步骤4：PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备。
可选地，当第一配置文件读取完成并配置结束，第一配置文件的最后一个指令会拉高PCIe区域标志信号，此时，比特流配置状态机结束，初始化状态机退出，唤醒状态机启动，成功启动后会释放PCIe区域控制信号。
在本实施例中，PCIe区域控制信号用以独立操作与唤醒PCIe区域。PCIe区域标志信号拉高则表明PCIe区域配置成功，相应地，如果FPGA配置失败，可以根据PCIe区域标志信号判断错误是否发生在PCIe区域配置阶段。
可选地，采用master模式对PCIe区域进行配置。
由于需要在100ms内完成PCIe相关逻辑的配置并成功启动，对于小规模FPGA来说可以选用master模式配置，同时通过外部输入的高速时钟来提高速率，对于大规模FPGA，可以选用更高位宽的配置模式。
需要说明的是，对于FPGA的规模并没有一个确切的标准，对于小规模器件由于规模体积小，无法设计很多的I/O引脚，因此，选用master 模式通过外部输入的高速时钟提高配置速度更易实现，对于大规模器件由于时钟频率的增长到一定程度后再往上会影响到FPGA内部的时序，因此，需要选用更高位宽的配置模式。
进一步地，在PCIe区域配置完成，启动PCIe设备之后， FPGA快速启动PCIe的配置方法还包括，步骤5：根据接收的第二配置文件对FPGA的剩余区域进行配置。
可选地，第二配置文件包括清除PCIe区域配置完成标志指令、设置PCIe区域保护指令和剩余区域的配置指令与数据。
在本实施例中，根据接收的第二配置文件对FPGA的剩余区域进行配置，具体包括以下步骤：
步骤①：根据清除PCIe区域配置完成标志指令拉低PCIe区域标志信号；
在本实施例中，在PCIe区域配置完成后，由于FPGA已经被唤醒，因此，需要在第二配置文件设置中PCIe区域第一指令以拉低PCIe区域标志信号。
步骤②：根据设置PCIe区域保护指令将预设的PCIe区域保护信号拉高，以防止PCIe区域数据被改写；
在本实施例中，由于PCIe区域已经配置完成，为了防止其数据被改写，因此，设置PCIe区域保护信号以用来保护PCIe区域不被改写。
可选地，在PCIe区域配置完成后，可以通过配置控制寄存器的一位作为PCIe区域保护信号，将其拉高后PCIe区域的地址将无法打开，以实现保护PCIe区域已写数据。
步骤③：根据剩余区域的配置指令与数据按照用户设计对FPGA的剩余区域进行配置。
可选地，第二配置文件可以通过两种接口输入至FPGA内部。
在一个可选地实施例中，第一配置文件与第二配置文件组成一个组合比特流文件，该组合比特流文件通过选定的FPGA芯片接口输入至FPGA内部，以实现依次对PCIe区域和FPGA的剩余区域进行配置。
在另一个可选地实施例中，第一配置文件作为第一比特流文件，通过选定的FPGA芯片接口输入至FPGA内部，以实现对PCIe区域进行配置，在PCIe设备启动后，第二配置文件作为第二比特流文件，通过PCIe接口输入至FPGA内部，再通过内部接口输入至configuration模块中按照用户设计对FPGA的剩余区域进行配置。
需要说明的是，在PCIe区域配置完成后，如果有剩余时间也可以配置FPGA的剩余区域，只需要计算好时间在比特流文件中添加相应内容即可。
在本实施例中，如果FPGA配置失败，且PCIe区域已经配置完成，可以通过全局初始化信号与全局配置完成标志信号判断FPGA的剩余区域的配置完成情况。
本发明实施例的FPGA快速启动PCIe的配置方法，将FPGA配置过程分为两个阶段，第一阶段使用第一配置文件配置PCIe区域，确保PCIe能够正常启动，该第一配置文件用于配置PCIe区域，其内容较少且还要经过压缩，所以易达到100ms的PCIe启动时间要求，第二阶段再根据第二配置文件按照用户设定配置FPGA的剩余区域。本发明方法解决了由于FPGA集成的资源增多而导致难以满足PCIe启动时间的问题，且配置灵活度高。
第二方面，本实施例还提供了一种电子设备，包括：处理器以及存储器，电子设备可以对应于具有各种处理功能的计算设备，处理器控制电子设备的所有功能，存储器中存储有计算机程序。处理器通过执行存储器中存储的计算机程序，来控制电子设备实现上述所述的FPGA快速启动PCIe的配置方法。
第三方面，本实施例还提供了一种计算机可读存储介质，该计算机可读存储介质内存储有计算机程序，当计算机程序被处理器执行时，实现上述所述的FPGA快速启动PCIe的配置方法。
对于电子设备/存储介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
需要说明的是，本发明实施例的电子设备及存储介质分别是应用上述FPGA快速启动PCIe的配置方法的电子设备及存储介质，则上述FPGA快速启动PCIe的配置方法的所有实施例均适用于该电子设备及存储介质，且均能达到相同或相似的有益效果。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (7)
1.一种FPGA快速启动PCIe的配置方法，其特征在于，包括：
确定PCIe区域在FPGA中的位置，获取PCIe区域的地址，所述PCIe区域位于FPGA中靠近PCIe硬核以及高速串并转换接口的位置处，其中，PCIe硬核是集成在FPGA内部的模块；
根据所述PCIe区域的地址生成第一配置文件，所述第一配置文件包括PCIe区域配置指令和PCIe区域的配置数据；
FPGA初始化完成后，根据接收的所述第一配置文件对PCIe区域进行配置，包括，设置有一个初始化状态机，在FPGA上电后进入初始化过程，初始化状态结束后，判断FPGA配置接口的配置模式，匹配成功后，初始化状态机进入配置状态，开始读取所述第一配置文件，按照设定的指令进行PCIe区域的配置，当初始化状态机进入配置状态后，比特流配置状态机启动进行配置；
PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备，包括，当第一配置文件读取完成并配置结束，第一配置文件的最后一个指令拉高PCIe区域标志信号，此时，比特流配置状态机结束，初始化状态机退出，唤醒状态机启动，成功启动后释放PCIe区域控制信号；
在启动PCIe设备之后，根据接收的第二配置文件对FPGA的剩余区域进行配置，包括：
根据清除PCIe区域配置完成标志指令拉低PCIe区域标志信号；
根据设置PCIe区域保护指令将预设的PCIe区域保护信号拉高，以防止PCIe区域数据被改写，包括：通过配置控制寄存器的一位作为PCIe区域保护信号，将其拉高后PCIe区域的地址将无法打开，以实现保护PCIe区域已写数据；
根据剩余区域的配置指令与数据按照用户设计对FPGA的剩余区域进行配置。
2.根据权利要求1所述的FPGA快速启动PCIe的配置方法，其特征在于，采用master模式对PCIe区域进行配置。
3.根据权利要求1所述的FPGA快速启动PCIe的配置方法，其特征在于，所述第二配置文件包括清除PCIe区域配置完成标志指令、设置PCIe区域保护指令和剩余区域的配置指令与数据。
4.根据权利要求1所述的FPGA快速启动PCIe的配置方法，其特征在于，所述第一配置文件与所述第二配置文件组成一个组合比特流文件，该组合比特流文件通过选定的FPGA芯片接口输入至FPGA内部，以实现依次对PCIe区域和FPGA的剩余区域进行配置。
5.根据权利要求1所述的FPGA快速启动PCIe的配置方法，其特征在于，所述第一配置文件作为第一比特流文件，通过选定的FPGA芯片接口输入至FPGA内部，以实现对PCIe区域进行配置，在PCIe设备启动后，所述第二配置文件作为第二比特流文件，通过PCIe接口输入至FPGA内部，以实现对FPGA的剩余区域进行配置。
6.一种电子设备，其特征在于，包括：
处理器；以及
存储器，其上存储有计算机程序，当所述计算机程序被所述处理器执行时，使所述处理器执行如权利要求1-5任一项所述的方法。
7.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质内存储有计算机程序，当所述计算机程序被处理器执行时，实现如权利要求1-5任一项所述的方法。
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|---|---|
| CN (1) | CN116893858B (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102455973A (zh) * | 2010-10-19 | 2012-05-16 | 厦门华侨电子股份有限公司 | 一种利用Flash芯片剩余空间设置数据区擦写数据的方法 |
| CN103777972A (zh) * | 2012-10-24 | 2014-05-07 | 上海联影医疗科技有限公司 | 基于现场可编程门阵列的系统、配置方法以及升级方法 |
| CN105718208A (zh) * | 2014-12-04 | 2016-06-29 | 中国科学院微电子研究所 | Flash程序存储器保护设计方法与硬件实现装置 |
| CN106843982A (zh) * | 2017-02-08 | 2017-06-13 | 广州致远电子股份有限公司 | 一种基于fpga的数据处理方法及装置 |
| EP3193252A1 (en) * | 2016-01-15 | 2017-07-19 | Canon Kabushiki Kaisha | Information processing apparatus and resource management method |
| CN112131172A (zh) * | 2020-08-28 | 2020-12-25 | 中国船舶重工集团公司第七0九研究所 | 一种减少延时的PCIe设备芯片初始化方法 |
| WO2021212948A1 (zh) * | 2020-04-23 | 2021-10-28 | 苏州浪潮智能科技有限公司 | 存储系统启动方法、装置及计算机可读存储介质 |
| CN114035853A (zh) * | 2021-11-17 | 2022-02-11 | 珠海一微半导体股份有限公司 | 具备spi接口的mcu引导系统及芯片 |
| CN114328342A (zh) * | 2020-09-29 | 2022-04-12 | 中国船舶重工集团公司第七二四研究所 | 一种用于PCIe异构加速卡的新型程控配置方法 |
| CN114443175A (zh) * | 2022-04-11 | 2022-05-06 | 天津讯联科技有限公司 | 一种用于弹载fpga在线升级的启动配置方法 |
| KR102420238B1 (ko) * | 2021-09-01 | 2022-07-14 | 브이엠이텍 주식회사 | 통제 처리를 수행하기 위한 fpga |
| CN115543456A (zh) * | 2022-09-02 | 2022-12-30 | 中金金融认证中心有限公司 | Fpga芯片加载速率提升方法、电子设备及存储介质 |
-
2023
- 2023-09-11 CN CN202311163166.0A patent/CN116893858B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102455973A (zh) * | 2010-10-19 | 2012-05-16 | 厦门华侨电子股份有限公司 | 一种利用Flash芯片剩余空间设置数据区擦写数据的方法 |
| CN103777972A (zh) * | 2012-10-24 | 2014-05-07 | 上海联影医疗科技有限公司 | 基于现场可编程门阵列的系统、配置方法以及升级方法 |
| CN105718208A (zh) * | 2014-12-04 | 2016-06-29 | 中国科学院微电子研究所 | Flash程序存储器保护设计方法与硬件实现装置 |
| EP3193252A1 (en) * | 2016-01-15 | 2017-07-19 | Canon Kabushiki Kaisha | Information processing apparatus and resource management method |
| CN106843982A (zh) * | 2017-02-08 | 2017-06-13 | 广州致远电子股份有限公司 | 一种基于fpga的数据处理方法及装置 |
| WO2021212948A1 (zh) * | 2020-04-23 | 2021-10-28 | 苏州浪潮智能科技有限公司 | 存储系统启动方法、装置及计算机可读存储介质 |
| CN112131172A (zh) * | 2020-08-28 | 2020-12-25 | 中国船舶重工集团公司第七0九研究所 | 一种减少延时的PCIe设备芯片初始化方法 |
| CN114328342A (zh) * | 2020-09-29 | 2022-04-12 | 中国船舶重工集团公司第七二四研究所 | 一种用于PCIe异构加速卡的新型程控配置方法 |
| KR102420238B1 (ko) * | 2021-09-01 | 2022-07-14 | 브이엠이텍 주식회사 | 통제 처리를 수행하기 위한 fpga |
| CN114035853A (zh) * | 2021-11-17 | 2022-02-11 | 珠海一微半导体股份有限公司 | 具备spi接口的mcu引导系统及芯片 |
| CN114443175A (zh) * | 2022-04-11 | 2022-05-06 | 天津讯联科技有限公司 | 一种用于弹载fpga在线升级的启动配置方法 |
| CN115543456A (zh) * | 2022-09-02 | 2022-12-30 | 中金金融认证中心有限公司 | Fpga芯片加载速率提升方法、电子设备及存储介质 |
Non-Patent Citations (4)
| Title |
|---|
| A high-performance FPGA-based LDPC decoder for solid-state drives;Yanhuan Liu et al.;《2017 IEEE 60th International Midwest Symposium on Circuits and Systems (MWSCAS)》;全文 * |
| Using Tandem Configuration for PCIe in the Kintex-7 Connectivity TRD;Sunita Jain et al.;《http://www.xilinx.com/support/documentation/application_notes/xapp1179-tandem-config-pcie.pdf》;第1-8页 * |
| 一种FPGA配置文件压缩算法;邢虹;童家榕;王伶俐;;计算机工程(11);全文 * |
| 基于PCIe的无线电数据传输接口实现;刘鹏等;《西安邮电大学学报》;23(6);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116893858A (zh) | 2023-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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