CN116879720A - 基于不平衡电路的单元内开路缺陷测试电路及其测试方法 - Google Patents

Abstract

本发明公开了一种基于不平衡电路的单元内开路缺陷测缺陷测试电路及其测试方法，该电路包括：RO环，其与待测电路的输入端相连接，用于提供测试信号；对待测电路进行分析并进行配置；不平衡电路由并联的两条电路支路组成，其中一条电路支路包括高阈值电平反相器，另一电路支路包括低阈值电平反相器；脉冲检测电路，由普通反相器和施密特触发器反相器并联组成，都连接到异或门的另一个输入端，分别与高阈值电平反相器和低阈值电平反相器的输出端相连接，分别产生不同的响应；脉冲下降沿检测电路，对脉冲下降沿进行检测并计数，确定单元内是否存在开路缺陷。本发明能够有效地识别难以检测出的弱阻性开路缺陷，从而能提高测试精度和效率。

Description

基于不平衡电路的单元内开路缺陷测试电路及其测试方法

技术领域

本发明涉及集成电路测试技术领域，具体涉及一种集成电路中单元内开路缺陷的测试电路及方法。

背景技术

由于极小的特征尺寸和复杂的制造工艺，制造缺陷的相对可能性显著增加。可能会出现短路、开路、晶体管缺陷等物理缺陷。因此减少每百万个缺陷部件(DPPM)成为任何设计的一个重大挑战。此外，这样的缺陷可能会给电路的路径带来少量的额外延迟，但它的额外延迟大小不足以被传统的测试方法检测到。为了保证芯片的质量和可靠性，应该针对缺陷带来少量的额外延迟缺陷进行检测。

在这些缺陷中，电阻性开路缺陷可能会导致电路违反时序要求，同时也可能由于金属迁移效应导致完全开路并迅速损坏电路。Y.Shao提出了一种面向路径的测试生成方法，以敏化经过目标故障点的长路径。通过敏化具有较小定时间隔的较长路径，使用上述AT-ATPG方法之一，小延迟缺陷(SDDS)可以有很大的概率被检测到。由于测试生成过程的复杂性，这些方法都非常耗时。检测小延迟缺陷的另一种方法是通过增加测试时钟频率来减少电路路径的余量，采用这种方法的最大障碍是使用外部自动测试设备(ATE)难以提供如此高频率的测试时钟。即使有高速ATE，测试时钟频率也可能受到寄生电容、探针电阻和测试仪偏斜等因素的影响。

发明内容

本发明为了解决上述现有技术存在的不足之处，提出了一种基于不平衡电路的单元内开路缺陷测试电路及其测试方法，以期能够有效地识别难以检测出的弱阻性开路缺陷，从而能提高测试精度和效率。

本发明为达到上述目的所采用的技术方案是：

本发明一种基于不平衡电路的单元内开路缺陷测试电路的特点在于，包括：

RO环，用于产生测试信号，并包括：多路选择器MUX、奇数个反相器INVN；其中，所述多路选择器MUX的一个输入端接入原始输入Input信号，另一个输入端与由奇数个反相器INVN串联后的输出端相连，第三个输入端接入使能信号En；所述多路选择器MUX的输出端分别与待测电路的输入端以及由奇数个反相器INVN串联后的输入端相连；

待测电路，其输入端与RO环的输出端相连；

不平衡电路，其输入端与待测电路的输出端相连，并由并联的两条支路组成，一条支路是高阈值电平反相器INV_hth，一条支路是低阈值电平反相器INV_lth；

第一脉冲检测电路，其输入端分别与不平衡电路中高阈值电平反相器INV_hth的输出端相连，并由并联的第一普通反相器与第一施密特反相器、第一异或门组成；其中，第一普通反相器与第一施密特反相器的输出端分别接入第一异或门的两个输入端；

第二脉冲检测电路，其输入端分别与不平衡电路中低阈值电平反相器INV_lth的输出端相连，并由并联的第二普通反相器与第二施密特反相器、第二异或门组成；其中，第二普通反相器与第二施密特反相器的输出端分别接入第二异或门的两个输入端；

第一脉冲下降沿检测电路，包括：两个D触发器、第一非门、第一或非门和第一计数器；其中，第一个D触发器的输入端与第一脉冲检测电路中的第一异或门的输出端相连，第一个D触发器的输出端同时连接到第二个D触发器的输入端以及第一或非门的一个输入端，第二个D触发器输出端经过第一非门后连接到第一或非门的另一个输入端，第一或非门的输出端连接到第一计数器的输入端，所述第一计数器的输出端作为第一脉冲下降沿检测电路的输出端；

第二脉冲下降沿检测电路，包括：两个D触发器、第二非门、第二或非门和第二计数器；其中，第三个D触发器的输入端与第二脉冲检测电路中的第二异或门的输出端相连，第三个D触发器的输出端同时连接到第四个D触发器的输入端以及第二或非门的一个输入端，第四个D触发器输出端经过第二非门后连接到第二或非门的另一个输入端，第二或非门的输出端连接到第二计数器的输入端，所述第二计数器的输出端作为第二脉冲下降沿检测电路的输出端。

本发明一种基于不平衡电路的单元内开路缺陷测试方法的特点是，利用所述的单元内开路缺陷测试电路对待测电路按如下步骤进行测试：

步骤1、所述多路选择器MUX接收到原始输入信号Input、所述RO环输出的脉冲信号以及使能信号En时，若En＝1时，则表示所述多路选择器MUX的处于功能模式，并将所述原始输入信号Input传输给待测电路；

若En＝0时，表示所述多路选择器MUX的处于测试模式，RO环开始振荡，并产生周期为T，占空比为50％的信号源Vin后传输给待测电路；

步骤2、对所述待测电路中的代表性关键路径上的“逻辑门”进行分析，以确定代表性关键路径中“逻辑非门”的数量以及每个“逻辑门”的非控制引脚值，并对相应的代表性关键性路径进行配置，使得所述待测电路中相应的代表性关键性路径输出一个与信号源Vin在逻辑上相同的输出信号Vout并发送给不平衡电路；

步骤2.1、令所述代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；其中；所述“逻辑非门”包括：“非门”、“与非门”和“或非门”；所述“可屏蔽逻辑门”包括：“与门”和“或门”；所述“不定型逻辑门”包括：“异或门”和“同或门”；

步骤2.2、确定代表关键路径中每个门的非控制引脚的逻辑值，从而通过配置非控制引脚的逻辑值，将“逻辑非门”转化为反相器，即输入状态与输出状态相反；将“可屏蔽逻辑门”转化为传输门，即输入状态与输出状态相同；

步骤2.3、所述“不定型逻辑门”为“异或门”时，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为传输门；

所述“不定型逻辑门”为“同或门”时，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为传输门；

根据代表性关键路径中“逻辑非门”的数量，将“不定型逻辑门”配置为反相器或传输门，从而使得待测电路的输出信号Vout在逻辑上与信号源Vin相同：

当代表性关键路径中“逻辑非门”的数量为奇数时，配置一个“不定型逻辑门”为反相器，其余“不定型逻辑门”均配置为传输门；

当代表性关键路径中“逻辑非门”的数量为偶数时，所有“不定型逻辑门”均配置为传输门；

步骤3、所述不平衡电路中一条支路的高阈值电平反相器INV_hth接收所述待测电路的输出信号Vout并进行反相后，得到占空比高于50％的高阈值数字信号V₁并发送给所述第一脉冲检测电路；

所述不平衡电路中另一条支路的低阈值电平反相器INV_lth接收所述待测电路的输出信号Vout并进行反相后，得到占空比低于50％的低阈值数字信号V₂并发送给所述第二脉冲检测电路；

步骤4、所述第一脉冲检测电路将所接收到的高阈值数字信号V₁分别传输给并联的第一普通反相器与第一施密特反相器，并由所述第一施密特反相器对高阈值数字信号V₁的转换时间进行线性延长，得到的延长反相信号S₁并传输到第一异或门，由所述第一普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₂并传输到第一异或门，从而由第一异或门输出高阈值脉冲信号V₃；

所述第二脉冲检测电路将所接收到的低阈值数字信号V₂分别传输给并联的第二普通反相器与第二施密特反相器，并由所述第二施密特反相器对低阈值数字信号V₂的转换时间进行线性延长，得到的延长反相信号S₃并传输到第二异或门，由所述第二普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₄并传输到第二异或门，从而由第二异或门输出低阈值脉冲信号V₄；

步骤5、所述第一脉冲下降沿检测电路的第一D触发器接收所述高阈值脉冲信号V₃，并在高阈值脉冲信号V₃的下降沿到来后的第一个时钟周期内，所述第一D触发器的锁存结果为0；第二D触发器锁存结果为1；所述第一或非门输出一个持续一个时钟周期的计数脉冲信号V₅给第一计数器进行计数，所述第一计数器输出的第二计数值DATA₁；

所述第二脉冲下降沿检测电路的第三D触发器接收所述低阈值脉冲信号V₄，并在低阈值脉冲信号V₄的下降沿到来后的第一个时钟周期内，第三D触发器的锁存结果为0；第四D触发器的锁存结果为1，所述第二或非门输出一个持续一个时钟周期的计数脉冲信号V₆给第二计数器进行计数，所述第二计数器输出的第二计数值DATA₂；

如果第一计数值DATA₁与第二计数值DATA₂相同，则表示未检测出所述待测电路的开路缺陷，所述待测电路的工作正常；

如果第一计数值DATA₁与第二计数值DATA₂不同，则表示所述待测电路存在开路缺陷。

与已有技术相比，本发明的有益结果体现在：

1、本发明提出的不平衡电路由高阈值电平反相器和低阈值电平反相器并联，非平衡逻辑门将待测路径输出端的上升和下降时间拉长，从而引起传输信号脉冲宽度的变化；通过这种方式，克服了直接测量由缺陷增加的额外延迟难度大，复杂性高的问题，提高了测试中对缺陷的检测和分辨能力；

2、本发明提出的脉冲检测电路由施密特反相器与普通反相器并联后接入异或门，施密特反相器的迟滞作用导致其传播延迟随着输入信号的过渡时间的线性增加而几乎不变，这个特性使得脉冲检测电路可以产生脉宽密切跟踪输入转换时间的信号，克服了弱阻性开路缺陷引起的延时误差小、难以测量的问题，提高了对弱阻性开路缺陷的检测能力；

3、本发明提出的RO环结构通过使能信号控制振荡环振荡模式和功能模式的切换，克服了普通RO环无法停止工作的缺陷，降低了硬件开销和功耗开销。

附图说明

图1为本发明的测试结构模块图；

图2为本发明中RO环测试结构；

图3为本发明中关键路径上逻辑门的非控制引脚值；

图4为本发明中脉冲检测电路模块实现不平衡电路；

图5为本发明中第一脉冲检测电路示意图；

图6为发明中第一脉冲下降沿检测电路示意图。

具体实施方式

本实施例中，一种基于不平衡电路的单元内开路缺陷测试电路，如图1所示，包括：RO环，待测电路，不平衡电路，脉冲检测电路，下降沿检测电路；

如图2所示的RO环，用于产生测试信号，并包括：多路选择器MUX、奇数个反相器INVN；其中，多路选择器MUX的一个输入端接入原始输入Input信号，另一个输入端与由奇数个反相器INVN串联后的输出端相连，第三个输入端接入使能信号En；多路选择器MUX的输出端分别与待测电路的输入端以及由奇数个反相器INVN串联后的输入端相连；

如图3所示的待测电路，其输入端与RO环的输出端相连，选择了ISCAS'89基准电路S27中代表性关键路径上的“逻辑门”进行分析；

如图4所示，待测电路输出接入不平衡电路，其输入端与待测电路的输出端相连，并由并联的两条支路组成，一条支路是高阈值电平反相器INV_hth，一条支路是低阈值电平反相器INV_lth；

如图5所示，第一脉冲检测电路，其输入端分别与不平衡电路中高阈值电平反相器INV_hth的输出端相连，并由并联的第一普通反相器与第一施密特反相器、第一异或门组成；其中，第一普通反相器与第一施密特反相器的输出端分别接入第一异或门的两个输入端；

第二脉冲检测电路，其输入端分别与不平衡电路中低阈值电平反相器INV_lth的输出端相连，并由并联的第二普通反相器与第二施密特反相器、第二异或门组成；其中，第二普通反相器与第二施密特反相器的输出端分别接入第二异或门的两个输入端；

如图6所示，第一脉冲下降沿检测电路，包括：两个D触发器、第一非门、第一或非门和第一计数器；其中，第一个D触发器的输入端与第一脉冲检测电路中的第一异或门的输出端相连，第一个D触发器的输出端同时连接到第二个D触发器的输入端以及第一或非门的一个输入端，第二个D触发器输出端经过第一非门后连接到第一或非门的另一个输入端，第一或非门的输出端连接到第一计数器的输入端，第一计数器的输出端作为第一脉冲下降沿检测电路的输出端；

第二脉冲下降沿检测电路，包括：两个D触发器、第二非门、第二或非门和第二计数器；其中，第三个D触发器的输入端与第二脉冲检测电路中的第二异或门的输出端相连，第三个D触发器的输出端同时连接到第四个D触发器的输入端以及第二或非门的一个输入端，第四个D触发器输出端经过第二非门后连接到第二或非门的另一个输入端，第二或非门的输出端连接到第二计数器的输入端，第二计数器的输出端作为第二脉冲下降沿检测电路的输出端。

本电路设计的工作原理是：首先采用RO环生成测试信号，配置待测电路至能够产生逻辑上相同的输出信号，使用不平衡电路对输出信号进行处理得到占空比不同的两种脉冲信号，再经由脉冲检测电路进一步展宽延迟，脉冲下降沿检测电路通过对固定时间内下降沿计数判断待测电路内是否有弱开路故障。

本实施例中，一种基于不平衡电路的单元内开路缺陷测试方法，是利用上述的单元内开路缺陷测试电路对待测电路按如下步骤进行测试：

步骤1、多路选择器MUX接收到原始输入信号Input、RO环输出的脉冲信号以及使能信号En时，若En＝1时，则表示多路选择器MUX的处于功能模式，并将原始输入信号Input传输给待测电路；

若En＝0时，表示多路选择器MUX的处于测试模式，RO环开始振荡，并产生周期为T，占空比为50％的信号源Vin后传输给待测电路；

步骤2、如图3所示，选择ISCAS'89基准电路S27中代表性关键路径上的“逻辑门”进行分析，在该路径中定义逻辑深度大于4的路径为关键路径。在本次分析中选择了一条逻辑深度为6的关键路径，确定代表性关键路径中“逻辑非门”的数量以及每个“逻辑门”的非控制引脚值，并对相应的代表性关键性路径进行配置，使得待测电路中相应的代表性关键性路径输出一个与信号源Vin在逻辑上相同的输出信号Vout并发送给不平衡电路；

步骤2.1、令代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；其中；“逻辑非门”包括：“非门”、“与非门”和“或非门”；“可屏蔽逻辑门”包括：“与门”和“或门”；“不定型逻辑门”包括：“异或门”和“同或门”；

步骤2.2、确定代表关键路径中每个门的非控制引脚的逻辑值，从而通过配置非控制引脚的逻辑值，将“逻辑非门”转化为反相器，即输入状态与输出状态相反；将“可屏蔽逻辑门”转化为传输门，即输入状态与输出状态相同；

步骤2.3、“不定型逻辑门”为“异或门”时，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为传输门；

“不定型逻辑门”为“同或门”时，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为传输门；

根据代表性关键路径中“逻辑非门”的数量，将“不定型逻辑门”配置为反相器或传输门，从而使得待测电路的输出信号Vout在逻辑上与信号源Vin相同：

当代表性关键路径中“逻辑非门”的数量为奇数时，配置一个“不定型逻辑门”为反相器，其余“不定型逻辑门”均配置为传输门；

当代表性关键路径中“逻辑非门”的数量为偶数时，所有“不定型逻辑门”均配置为传输门；

步骤3、放大PMOS晶体管的宽度，使其比NMOS晶体管更宽(例如在本例中Wp＝17Wn)，这种设计方式可以产生一个具有较高阈值电压的反相器，使得下降沿比上升沿更加敏感，不平衡电路中一条支路的高阈值电平反相器接收待测电路的输出信号Vout并进行反相后，得到占空比高于50％的高阈值数字信号V₁并发送给第一脉冲检测电路，；

放大NMOS晶体管的宽度，使其比PMOS晶体管更宽(例如在本例中Wn＝10Wp)，这种设计方式可以产生一个具有较低阈值电压的反相器，使得上升沿比下降沿更加敏感，不平衡电路中另一条支路的低阈值电平反相器接收待测电路的输出信号Vout并进行反相后，得到占空比低于50％的低阈值数字信号V₂并发送给第二脉冲检测电路；

采用不平衡电路进行测试时，输出信号Vout的周期与输入信号Vin的周期相同。在此过程中，输出信号Vout的频率与输入信号的频率相同，但脉冲宽度则会发生变化，由于并联不平衡反相器的影响，输出信号的脉冲宽度将受到其比例放大的影响而发生改变。平衡反相器的输出信号脉冲宽度与电阻无关，而非平衡反相器的输出脉冲宽度则会随着电阻的变化而成比例地减小或增大。随着电阻的变化，两个反相器输出的脉冲宽度也会相应地改变。非平衡反相器的输出信号脉冲宽度会受到电阻的影响；电阻性缺陷会产生延迟，其大小取决于电路中电阻和电容的乘积。这种延迟会影响高电平时间相对于信号低电平时间的占比，从而对输出信号的脉冲宽度产生影响；

本方法是通过采用不平衡电路拉长待测电路输出端信号的上升和下降时间的设计思想；通过增加电路的上升和下降时间，更加准确地测量待测电路的输出信号，并识别潜在的开路缺陷；可以显著提高待测电路测试的准确性和稳定性。

步骤4、第一脉冲检测电路将所接收到的高阈值数字信号V₁分别传输给并联的第一普通反相器与第一施密特反相器中，并由第一施密特反相器对高阈值数字信号V₁的转换时间进行线性延长，得到的延长反相信号S₁并传输到第一异或门，由第一普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₂并传输到第一异或门，从而由第一异或门输出高阈值脉冲信号V₃；

第二脉冲检测电路将所接收到的低阈值数字信号V₂分别传输给并联的第二普通反相器与第二施密特反相器中，并由第二施密特反相器对低阈值数字信号V₂的转换时间进行线性延长，得到的延长反相信号S₃并传输到第二异或门，由第二普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₄并传输到第二异或门，从而由第二异或门输出低阈值脉冲信号V₄。

施密特触发器在该电路中的重要性在于其具有迟滞效应，使得其传播延迟随着输入信号的过渡时间的线性增加而几乎不变。这使得施密特触发器可以产生脉宽密切跟踪输入转换时间的信号，相比使用普通反相器，在使用施密特触发器使得线性度明显提高；

该电路输出端的脉冲宽度由正常反相器和施密特触发器反相器的输出延迟差决定。具体而言，当输入信号经过正常反相器和施密特触发器时，会产生不同的输出延迟。如果正常反相器输出信号的传播延迟比施密特触发器反相器输出信号的传播延迟时间短，则异或门输出端的脉冲宽度也会相应地缩短。

步骤5、第一脉冲下降沿检测电路的第一D触发器接收高阈值脉冲信号V₃，并在高阈值脉冲信号V₃的下降沿到来后的第一个时钟周期内，第一D触发器的锁存结果为0；第二D触发器锁存结果为1；第一或非门输出一个持续一个时钟周期的计数脉冲信号V₅给第一计数器进行计数，第一计数器输出的第二计数值DATA₁；

第二脉冲下降沿检测电路的第三D触发器接收低阈值脉冲信号V₄，并在低阈值脉冲信号V₄的下降沿到来后的第一个时钟周期内，第三D触发器的锁存结果为0；第四D触发器的锁存结果为1，第二或非门输出一个持续一个时钟周期的计数脉冲信号V₆给第二计数器进行计数，第二计数器输出的第二计数值DATA₂；

由于待测电路内缺陷的存在，在第一脉冲检测电路与第二脉冲检测器中得到的高阈值脉冲信号V₃与低阈值脉冲信号V₄的脉冲宽度不同，在固定时间内对这些脉冲的下降沿进行计数所得到的结果就有差异。

如果第一计数值DATA₁与第二计数值DATA₂相同，则表示未检测出待测电路的开路缺陷，待测电路的工作正常；

如果第一计数值DATA₁与第二计数值DATA₂不同，则表示待测电路存在开路缺陷。

Claims (2)

1.一种基于不平衡电路的单元内开路缺陷测试电路，其特征在于，包括：

RO环，用于产生测试信号，并包括：多路选择器MUX、奇数个反相器INVN；其中，所述多路选择器MUX的一个输入端接入原始输入Input信号，另一个输入端与由奇数个反相器INVN串联后的输出端相连，第三个输入端接入使能信号En；所述多路选择器MUX的输出端分别与待测电路的输入端以及由奇数个反相器INVN串联后的输入端相连；

待测电路，其输入端与RO环的输出端相连；

不平衡电路，其输入端与待测电路的输出端相连，并由并联的两条支路组成，一条支路是高阈值电平反相器INV_hth，一条支路是低阈值电平反相器INV_lth；

第一脉冲检测电路，其输入端分别与不平衡电路中高阈值电平反相器INV_hth的输出端相连，并由并联的第一普通反相器与第一施密特反相器、第一异或门组成；其中，第一普通反相器与第一施密特反相器的输出端分别接入第一异或门的两个输入端；

第二脉冲检测电路，其输入端分别与不平衡电路中低阈值电平反相器INV_lth的输出端相连，并由并联的第二普通反相器与第二施密特反相器、第二异或门组成；其中，第二普通反相器与第二施密特反相器的输出端分别接入第二异或门的两个输入端；

第一脉冲下降沿检测电路，包括：两个D触发器、第一非门、第一或非门和第一计数器；其中，第一个D触发器的输入端与第一脉冲检测电路中的第一异或门的输出端相连，第一个D触发器的输出端同时连接到第二个D触发器的输入端以及第一或非门的一个输入端，第二个D触发器输出端经过第一非门后连接到第一或非门的另一个输入端，第一或非门的输出端连接到第一计数器的输入端，所述第一计数器的输出端作为第一脉冲下降沿检测电路的输出端；

第二脉冲下降沿检测电路，包括：两个D触发器、第二非门、第二或非门和第二计数器；其中，第三个D触发器的输入端与第二脉冲检测电路中的第二异或门的输出端相连，第三个D触发器的输出端同时连接到第四个D触发器的输入端以及第二或非门的一个输入端，第四个D触发器输出端经过第二非门后连接到第二或非门的另一个输入端，第二或非门的输出端连接到第二计数器的输入端，所述第二计数器的输出端作为第二脉冲下降沿检测电路的输出端。

2.一种基于不平衡电路的单元内开路缺陷测试方法，其特征是，利用权利要求1所述的单元内开路缺陷测试电路对待测电路按如下步骤进行测试：

步骤1、所述多路选择器MUX接收到原始输入信号Input、所述RO环输出的脉冲信号以及使能信号En时，若En＝1时，则表示所述多路选择器MUX的处于功能模式，并将所述原始输入信号Input传输给待测电路；

若En＝0时，表示所述多路选择器MUX的处于测试模式，RO环开始振荡，并产生周期为T，占空比为50％的信号源Vin后传输给待测电路；

步骤2、对所述待测电路中的代表性关键路径上的“逻辑门”进行分析，以确定代表性关键路径中“逻辑非门”的数量以及每个“逻辑门”的非控制引脚值，并对相应的代表性关键性路径进行配置，使得所述待测电路中相应的代表性关键性路径输出一个与信号源Vin在逻辑上相同的输出信号Vout并发送给不平衡电路；

步骤2.1、令所述代表性关键路径中的“逻辑门”分为三类，包括：“逻辑非门”，“可屏蔽逻辑门”以及“不定型逻辑门”；其中；所述“逻辑非门”包括：“非门”、“与非门”和“或非门”；所述“可屏蔽逻辑门”包括：“与门”和“或门”；所述“不定型逻辑门”包括：“异或门”和“同或门”；

步骤2.2、确定代表关键路径中每个门的非控制引脚的逻辑值，从而通过配置非控制引脚的逻辑值，将“逻辑非门”转化为反相器，即输入状态与输出状态相反；将“可屏蔽逻辑门”转化为传输门，即输入状态与输出状态相同；

步骤2.3、所述“不定型逻辑门”为“异或门”时，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为传输门；

所述“不定型逻辑门”为“同或门”时，令“不定型逻辑门”的一个输入引脚固定为0，从而将“不定型逻辑门”配置为反相器，令“不定型逻辑门”的一个输入引脚固定为1，从而将“不定型逻辑门”配置为传输门；

根据代表性关键路径中“逻辑非门”的数量，将“不定型逻辑门”配置为反相器或传输门，从而使得待测电路的输出信号Vout在逻辑上与信号源Vin相同：

当代表性关键路径中“逻辑非门”的数量为奇数时，配置一个“不定型逻辑门”为反相器，其余“不定型逻辑门”均配置为传输门；

当代表性关键路径中“逻辑非门”的数量为偶数时，所有“不定型逻辑门”均配置为传输门；

步骤3、所述不平衡电路中一条支路的高阈值电平反相器INV_hth接收所述待测电路的输出信号Vout并进行反相后，得到占空比高于50％的高阈值数字信号V₁并发送给所述第一脉冲检测电路；

所述不平衡电路中另一条支路的低阈值电平反相器INV_lth接收所述待测电路的输出信号Vout并进行反相后，得到占空比低于50％的低阈值数字信号V₂并发送给所述第二脉冲检测电路；

步骤4、所述第一脉冲检测电路将所接收到的高阈值数字信号V₁分别传输给并联的第一普通反相器与第一施密特反相器，并由所述第一施密特反相器对高阈值数字信号V₁的转换时间进行线性延长，得到的延长反相信号S₁并传输到第一异或门，由所述第一普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₂并传输到第一异或门，从而由第一异或门输出高阈值脉冲信号V₃；

所述第二脉冲检测电路将所接收到的低阈值数字信号V₂分别传输给并联的第二普通反相器与第二施密特反相器，并由所述第二施密特反相器对低阈值数字信号V₂的转换时间进行线性延长，得到的延长反相信号S₃并传输到第二异或门，由所述第二普通反相器对高阈值数字信号V₁进行反相处理，得到普通反相信号S₄并传输到第二异或门，从而由第二异或门输出低阈值脉冲信号V₄；

步骤5、所述第一脉冲下降沿检测电路的第一D触发器接收所述高阈值脉冲信号V₃，并在高阈值脉冲信号V₃的下降沿到来后的第一个时钟周期内，所述第一D触发器的锁存结果为0；第二D触发器锁存结果为1；所述第一或非门输出一个持续一个时钟周期的计数脉冲信号V₅给第一计数器进行计数，所述第一计数器输出的第二计数值DATA₁；

所述第二脉冲下降沿检测电路的第三D触发器接收所述低阈值脉冲信号V₄，并在低阈值脉冲信号V₄的下降沿到来后的第一个时钟周期内，第三D触发器的锁存结果为0；第四D触发器的锁存结果为1，所述第二或非门输出一个持续一个时钟周期的计数脉冲信号V₆给第二计数器进行计数，所述第二计数器输出的第二计数值DATA₂；

如果第一计数值DATA₁与第二计数值DATA₂相同，则表示未检测出所述待测电路的开路缺陷，所述待测电路的工作正常；

如果第一计数值DATA₁与第二计数值DATA₂不同，则表示所述待测电路存在开路缺陷。