CN116864392A - 半导体装置的制造方法及半导体装置 - Google Patents

半导体装置的制造方法及半导体装置 Download PDF

Info

Publication number
CN116864392A
CN116864392A CN202210816846.7A CN202210816846A CN116864392A CN 116864392 A CN116864392 A CN 116864392A CN 202210816846 A CN202210816846 A CN 202210816846A CN 116864392 A CN116864392 A CN 116864392A
Authority
CN
China
Prior art keywords
layer
type
semiconductor device
region
annealing temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210816846.7A
Other languages
English (en)
Inventor
李承哲
唐树澍
庄智强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PanJit International Inc
Original Assignee
PanJit International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PanJit International Inc filed Critical PanJit International Inc
Publication of CN116864392A publication Critical patent/CN116864392A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

本申请属于半导体技术领域，提供一种半导体装置的制造方法及半导体装置，其中，半导体装置的制造方法包括：提供半导体基板，半导体基板具有前侧及背侧；在背侧内形成收集层；对背侧执行第一氢离子植入制程以形成N型区，且以第一退火温度烘烤N型区以形成场截止缓冲层；对背侧执行第二氢离子植入制程以形成寿命控制区域，且以第二退火温度烘烤寿命控制区域以形成缺陷层，其中，第二退火温度低于第一退火温度；以及在背侧形成金属层。该方案不仅可以增加半导体装置切换性能的可控性，还可以使半导体装置具有更快的切换速度，并且可以降低半导体装置的制造成本及制程的变异性。

Description

半导体装置的制造方法及半导体装置
技术领域
本申请属于半导体技术领域，尤其涉及一种半导体装置的制造方法及半导体装置。
背景技术
绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)是一种用于电源转换的半导体功率装置，IGBT可以包括穿透(punch-through，PT)型IGBT(即PT-IGBT)、非穿透型IGBT(即NPT-IGBT)或场截止(field-stop，FS)型IGBT(即FS-IGBT)等。对于FS-IGBT，其中的场截止层用于截止空乏层，进而降低导通电压。
采用用于控制IGBT切换特性的技术可以实现IGBT功能的多样性，从而使IGBT可以应用于多种场景。在制造IGBT时，现有技术广泛采用的制程包括电子照射及铂(Pt)扩散的寿命限制制程。然而，寿命限制制程的成本高且制程复杂，从而增加了IGBT的制造成本。
发明内容
有鉴于此，本申请实施例提供一种半导体装置的制造方法及半导体装置，能够通过简单且低成本的制程来形成局部寿命控制区域。
第一方面，本申请实施例提供一种半导体装置的制造方法，包括：
提供半导体基板，半导体基板包括N型低掺杂飘移层，N型低掺杂飘移层包括前侧及背侧；
由P型离子植入制程在背侧内形成收集层，且对收集层执行退火制程；
对背侧执行第一氢离子植入制程以形成N型区，且以第一退火温度烘烤N型区以形成场截止缓冲层；
对背侧执行第二氢离子植入制程以形成寿命控制区域，且以第二退火温度烘烤寿命控制区域以形成缺陷层，第二退火温度低于第一退火温度；以及
由背侧金属化制程在背侧形成金属层。
优选地，第一退火温度高于300℃且第二退火温度大约为100～250℃。
优选地，缺陷层形成于场截止缓冲层内。
优选地，缺陷层形成于场截止缓冲层与N型低掺杂飘移层之间。
优选地，第一氢离子植入制程植入氢离子三次以形成第一N型区、第二N型区及第三N型区。
优选地，缺陷层形成于第一N型区与第二N型区之间。
优选地，缺陷层形成于第一N型区与N型低掺杂飘移层之间。
优选地，半导体装置的制造方法还包括：
蚀刻前侧以形成沟槽；
在前侧上形成闸极氧化层，且闸极氧化层覆盖沟槽的表面；
在沟槽空间内执行多晶硅沉积并回蚀以形成多晶硅层；
对前侧植入离子以在两个沟槽之间形成P型井区；
对P型井区植入离子以在P型井区内形成N型重掺杂层；
沉积层间介电层以覆盖N型重掺杂层及多晶硅层；
蚀刻层间介电层以形成开口，开口穿透N型重掺杂层以露出P型井区；
通过开口对P型井区植入离子以形成P型重掺杂层；
形成金属接触层以覆盖开口及层间介电层。
优选地，在植入制程后可执行退火制程。
第二方面，本申请实施例还提供一种半导体装置，包括半导体基板、收集层、场截止缓冲层、缺陷层以及金属层；其中：
半导体基板包括N型低掺杂飘移层，N型低掺杂飘移层包括前侧及背侧；
收集层设置于背侧，且收集层包括P型区；
场截止缓冲层形成于N型低掺杂飘移层与收集层之间，场截止缓冲层包括N型区；
缺陷层形成于场截止缓冲层的边界周围；
金属层设置于收集层；
其中，场截止缓冲层是由第一氢离子植入制程及以第一退火温度的烘烤制程形成，缺陷层是由第二氢离子植入制程及以第二退火温度的烘烤制程形成，第二退火温度低于第一退火温度。
优选地，第一退火温度可高于300℃，且第二退火温度可大约为100～250℃。
优选地，缺陷层可设置于场截止缓冲层内。
优选地，缺陷层可设置于场截止缓冲层与N型低掺杂飘移层之间。
优选地，场截止缓冲层可包括第一N型区、第二N型区及第三N型区。
优选地，缺陷层可设置于第一N型区与第二N型区之间。
优选地，缺陷层可设置于第一N型区与N型低掺杂飘移层之间。
优选地，半导体装置还包括闸极氧化层、多晶硅层、P型井区、P型重掺杂层、N型重掺杂层、层间介电层以及金属接触层；其中：
闸极氧化层设置于前侧的沟槽
多晶硅层设置在闸极氧化层上，多晶硅层填入沟槽空间当中；
P型井区设置在两个沟槽之间；
P型重掺杂层及N型重掺杂层设置在P型井区内，N型重掺杂层设置于P型重掺杂层上；
层间介电层设置在多晶硅层及N型重掺杂层上；
金属接触层设置在层间介电层上，且金属接触层通过层间介电层的开口接触P型重掺杂层及N型重掺杂层。
本申请实施例提供的半导体装置的制造方法及半导体装置具有以下优点：
由于采用在场截止层附近形成的局部寿命控制区域，因此不仅可以增加半导体装置切换性能的可控性，而且可以使半导体装置具有更快的切换速度；由于通过不同的退火温度来形成局部寿命控制区域，因此可降低半导体装置的制造成本及制程的变异性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A及图1B为本申请实施例提供的半导体装置的结构示意图；
图2A至图2E为本申请实施例提供的半导体装置的制造流程示意图；
图3A至图3H为本申请实施例提供的半导体装置的前侧的制造流程示意图；
图4A至图4E为本申请另一实施例提供的半导体装置的制造流程示意图。
附图标记说明：
11,21,31,41：半导体基板
12,22,42：收集层
13,23,43：场截止缓冲层
13a,23a,43a：第一N型区
13b,23b,43b：第二N型区
13c,23c,43c：第三N型区
13d：第四N型区
14,24,44：缺陷层
15,25,45：金属层
32,52：闸极氧化层
33,53：多晶硅层
34,54：P型井区
35,55：N型重掺杂层
36,56：层间介电层
37,57：P型重掺杂层
38,58：金属接触层
100,200,400：半导体装置
111,211,311,411：前侧
112,212,412：背侧
313：沟槽
361：开口
具体实施方式
为了解本申请的技术特征、内容及有益效果，以下将结合附图，以具体实施例的形式来对本申请进行详细说明，其中所使用的附图，仅用于示意及辅助理解说明书，未必为本申请实施后的真实比例和精准配置，故不应就附图的比例与配置关系来限制本申请。
所属领域的技术人员应当理解的是，以下描述的实施例可以采用其他不同方式，本申请实施例仅用来解释及理解。附图及说明在本质上是用来说明而非作为限制。相同或相似的标号在说明书指代相同或相似的元件。
在整个说明书中，应当理解的是，尽管术语“第一”、“第二”及“第三”等在本文中可以用于描述各种元件，这些元件不应被这些术语所限制，这些术语的目的是用来表示一个元件与另一个元件的区别，因此，在不改变本申请实施例的描述的情况下，文中所描述的第一元件可被称为第二元件。在本文中，术语“或”包括所有所列项目的任一及所有组合。
应当理解的是，当一个元件被描述为“在另一个元件或层上”，或者是“连接于”或“耦接于”另一个元件或层，它可直接在另一元件或层上，或者直接连接于或耦接于另一元件或层，或者当中可存在中间元件或层。对应的，当一个元件被描述为“直接在另一个元件或层上”，或者是“直接连接于”或“直接耦接于”另一个元件或层，则不存在中间元件或层。
请参阅图1A及图1B，其为本申请实施例提供的半导体装置的结构示意图。其中，图1A示出了半导体装置100的截面视图，图1B示出了沿着图1A的虚线AB的掺杂浓度的示意图。
如图1A所示，半导体装置100包括半导体基板11、收集层12、场截止缓冲层13、缺陷层14以及金属层15，半导体装置100为绝缘栅双极型晶体管(insulated gate bipolartransistor，IGBT)。半导体基板11为N型低掺杂飘移(N-drift)层，N型低掺杂飘移层具有前侧111及背侧112，收集层12设置于N型低掺杂飘移层的背侧112。收集层12是由P型离子植入制程形成的P型区，在植入制程后执行退火制程，在形成收集层12后，对背侧112执行第一氢离子植入制程以形成场截止缓冲层13，在第一氢离子植入制程后执行退火制程。场截止缓冲层13设置在半导体基板11的N型低掺杂飘移层与收集层12之间，场截止缓冲层13是N型区且为具有不同掺杂浓度的多层结构。在本申请实施例中，场截止缓冲层13包括四个N型区域，即第一N型区13a、第二N型区13b、第三N型区13c及第四N型区13d，N型区域的数量可根据离子植入的数量来改变。
在第一次氢离子植入后，第一N型区13a形成在N型低掺杂飘移层最深的位置，在第二、第三及第四次氢离子植入后，第二N型区13b、第三N型区13c及第四N型区13d依序形成在N型低掺杂飘移层。
如图1A所示，第四N型区13d最靠近背侧112而第一N型区13a最远离背侧112。各个区域的深度及离子浓度不同，且由在植入制程中所使用的植入能量、剂量及植入制程后所使用的烘烤温度来控制。
请参阅图1B，虚线AB示出半导体结构中深度位置的截面视图，第四N型区13d最靠近收集层12而第一N型区13a最远离收集层12，第四N型区13d具有最高的离子掺杂浓度而第一N型区13a具有最低的离子掺杂浓度。
第一N型区13a、第二N型区13b、第三N型区13c及第四N型区13d形成了IGBT的场截止缓冲层13，IGBT需要依据应用来支持不同的切换特性，因此，IGBT切换性能的良好可控性是半导体装置100的必要特征。由于在场截止缓冲层13附近的空穴载子的重组主要决定了切换的特性，因此，缺陷层14形成在场截止缓冲层13的周围能够提供在切换性能上除了场截止层设计上的良好弹性，由于通过局部寿命控制区域在切换操作期间加速注入空穴的重组，缺陷层14有效提升了IGBT的切换速度，因此IGBT能够具有更快的切换速度。
在本申请实施例中，执行第二氢离子植入制程以形成寿命控制区域，且对寿命控制区域执行烘烤制程以形成缺陷层14，缺陷层14设置在场截止缓冲层13的周围。如图1A及图1B所示，缺陷层14设置在第一N型区13a与第二N型区13b之间，然而，本申请实施例对此做特别限定。在其他实施例中，缺陷层14形成在场截止缓冲层13与N型低掺杂飘移层之间。场截止缓冲层13是由第一氢离子植入制程及在第一氢离子植入制程后以第一退火温度的烘烤制程形成，缺陷层14是由第二氢离子植入制程及以第二退火温度的烘烤制程形成，第二退火温度低于第一退火温度。在本申请实施例中，第一退火温度高于300℃，且第二退火温度大约为100～250℃。在形成缺陷层14后，由背侧金属化制程在背侧形成金属层15。
在本申请实施例中，局部寿命控制区域及缓冲层由相似的氢离子植入制程来制成，相似的氢离子植入制程之间的差异是退火温度。因此，场截止缓冲层13及缺陷层14可由相同制程来形成，仅有退火温度不同，这样可以简化制造程序，从而降低生产制造成本。上述说明示出半导体装置100的背侧结构，对于上述结构的详细制造过程将在一下实施例中示出。
请参阅图2A至图2E，其为本申请实施例提供的半导体装置的制造流程示意图。
在图2A中，制造流程包括：提供半导体基板21，半导体基板21可以包括N型低掺杂飘移层且N型低掺杂飘移层具有前侧211及背侧212。制造流程还包括：提供半导体层，且半导体层具有第一导电类型，例如N型低掺杂层。
在图2B中，制造流程还包括：由P型离子植入制程在背侧212内形成收集层22且对收集层22执行退火制程。预定剂量的硼离子以预定能量朝向背侧212植入，接着执行退火制程于预定温度烘烤背侧212。在此步骤中，退火温度不侷限于特定范围，退火温度足以激活硼离子。因此，收集层22，例如P型重掺杂(P-plus)层，形成于半导体基板21的背侧212。
在图2C中，制造流程还包括：对背侧212执行第一氢离子植入制程以形成N型区，且以第一退火温度烘烤N型区以形成场截止缓冲层23。在形成收集层22后，预定剂量的氢离子以预定能量朝向背侧212植入，因为有较小的原子半径，氢离子能穿过收集层22，在靠近收集层22的位置形成N型区。接着执行退火制程，以第一退火温度烘烤背侧212，使得场截止缓冲层23，例如N型重掺杂(N-plus)层，形成于半导体基板21内。
在本申请实施例中，第一氢离子植入制程植入氢离子三次以形成第一N型区23a、第二N型区23b及第三N型区23c，第三N型区23c最靠近收集层22。这三个区域在第一退火温度烘烤下形成场截止缓冲层23。与前述实施例类似，本申请实施例对N型区的数量不做特别限定，各个区域的深度及离子浓度有所不同，且由在植入制程中所使用的植入能量、剂量及植入制程后所使用的烘烤温度来控制。第三N型区23c具有最高的离子掺杂浓度而第一N型区23a具有最低的离子掺杂浓度。
在图2D中，制造流程还包括：对背侧212执行第二氢离子植入制程以形成寿命控制区域，且以第二退火温度烘烤寿命控制区域以形成缺陷层24。在形成场截止缓冲层23后，预定剂量的氢离子以预定能量朝向背侧212植入以形成寿命控制区域，接着执行退火制程以第二退火温度烘烤背侧212。与先前步骤不同的是，第二退火温度低于第一退火温度，例如第一退火温度高于300℃，而第二退火温度大约为100～250℃。
缺陷层24形成在场截止缓冲层23的周围，在本申请实施例中，缺陷层24设置在场截止缓冲层23内，即在第一N型区23a与第二N型区23b之间。然而，本申请实施例对此不做特别限定，在其他实施例中，缺陷层24形成在第一N型区23a与半导体基板21的N型低掺杂飘移层之间。由缺陷层24的设置，可达到对于半导体装置切换性能的可控性，因此，切换性能可被控制且可具有良好的灵活性。另外，场截止缓冲层23及缺陷层24可由相同的氢离子植入制程来形成，仅退火温度不同，这样可以简化制造流程，从而降低制造成本。
在图2E中，制造流程还包括：由背侧金属化制程在背侧212形成金属层25。金属层25设置在收集层22以形成收集层电极，金属层25包括如铝(Al)、铬(Cr)、铜(Cu)、镍(Ni)、金(Au)等导电材料，背侧金属化制程包括金属沉积、溅镀或其他金属薄膜形成的制程。
如图2E所示，本申请提供一种半导体装置200，半导体装置200包括半导体基板21、收集层22、场截止缓冲层23、缺陷层24以及金属层25。半导体基板21包括N型低掺杂飘移层，N型低掺杂飘移层具有前侧211及背侧212。收集层22设置于背侧212且收集层22包括P型区。场截止缓冲层23形成于半导体基板21的N型低掺杂飘移层与收集层22之间，场截止缓冲层23包括N型区。缺陷层24形成于场截止缓冲层23的边界周围，金属层25设置于收集层22。场截止缓冲层23是由第一氢离子植入制程及以第一退火温度的烘烤制程形成，在本申请实施例中，场截止缓冲层23包括第一N型区23a、第二N型区23b及第三N型区23c。
缺陷层24是由第二氢离子植入制程及以第二退火温度的烘烤制程形成，第二退火温度低于第一退火温度。第一退火温度高于300℃，且第二退火温度大约为100～250℃。
在本申请实施例中，缺陷层24设置在场截止缓冲层23内，即在第一N型区23a与第二N型区23b之间。然而，本申请实施例对缺陷层24设置的位置不做特别限定，在其他实施例中，缺陷层24设置在第一N型区23a与半导体基板21的N型低掺杂飘移层之间。
上述实施例示出半导体装置200的背侧212的制造流程，以下实施例将进一步示出半导体装置200的前侧211的制造流程。
请参阅图3A至图3H，其为本申请实施例提供的半导体装置的前侧的制造流程示意图。
在图3A中，制造流程包括：提供半导体基板31，且蚀刻前侧311以形成沟槽313。半导体基板31与前述实施例相同，半导体基板31为N型低掺杂飘移层且N型低掺杂飘移层具有前侧311。制造流程具体可以包括：提供具有第一导电类型的半导体基板31，例如N型低掺杂层。在此步骤中，可以使用硬膜屏蔽来界定沟槽位置，且执行蚀刻制程来形成沟槽313，沟槽313的数量多于一个，且多个沟槽313是由半导体装置的类型来决定。
在图3B中，制造流程还包括：在前侧311上形成闸极氧化层32且闸极氧化层32覆盖沟槽313的表面。在此步骤中，闸极氧化层32沉积于前侧311的表面及沟槽313的表面，闸极氧化层32包括硅氧化物或其他介电材料。氧化制程及退火制程可以用来在半导体基板31的表面上形成闸极氧化层32。
在图3C中，制造流程还包括：在沟槽空间内执行多晶硅沉积并回蚀以形成多晶硅层33。在此步骤中，多晶硅材料被沉积且填入沟槽313中，部分的多晶硅材料经回蚀而界定出多晶硅层33。
在图3D中，制造流程还包括：对前侧311植入离子以在两个沟槽之间形成P型井区34。在此步骤中，多晶硅层33作为P型井区屏蔽，而半导体基板31的N型低掺杂飘移层植入掺杂物以形成P型井区34，P型井区由退火制程进行烘烤，P型井区34设置在两个沟槽313之间的位置。
在图3E中，制造流程还包括：对P型井区34植入离子以在P型井区34内形成N型重掺杂层35。在此步骤中，P型井区34由N型离子植入来形成N型重掺杂区，N型重掺杂区由退火制程烘烤以形成N型重掺杂层35。N型重掺杂层35设置在P型井区34内且邻近于P型井区34的上侧。
在图3F中，制造流程还包括：沉积层间介电层36以覆盖N型重掺杂层35及多晶硅层33。在此步骤中，由介电材料沉积来形成层间介电层36，介电材料包括氧化物介电材料或氮化物介电材料，例如硅氧化物或氮氧化物。层间介电层36覆盖前侧311，即N型重掺杂层35与多晶硅层33被层间介电层36完全覆盖。
在图3G中，制造流程还包括：蚀刻层间介电层36以形成开口361，开口361穿透N型重掺杂层35以露出P型井区34。制造流程进一步包括：通过开口361对P型井区34植入离子以形成P型重掺杂层37。为了形成P型重掺杂区域，蚀刻层间介电层36以形成开口361，开口361的位置对应于N型重掺杂层35的位置，开口361的深度足以穿过N型重掺杂层35，而P型井区34通过开口361露出。由于P型井区34露出，P型井区34由P型离子植入以形成P型重掺杂区。P型重掺杂区由退火制程烘烤以形成P型重掺杂层37，P型重掺杂层37设置在P型井区34内且邻近于P型井区34的上侧。
在图3H中，制造流程还包括：形成金属接触层38以覆盖开口361及层间介电层36。根据上述步骤，开口361能使N型重掺杂层35及P型重掺杂层37都露出，金属接触层38设置于前侧311以形成接触电极。金属接触层38填入开口361并覆盖层间介电层36，金属接触层38同时接触到N型重掺杂层35及P型重掺杂层37。金属接触层38包括如铝(Al)、铬(Cr)、铜(Cu)、镍(Ni)、金(Au)等导电材料，金属接触层38由金属沉积、溅镀或其他金属薄膜形成的制程来形成。
如图3H所示，半导体装置的前侧311包括闸极氧化层32、多晶硅层33、P型井区34、P型重掺杂层37、N型重掺杂层35、层间介电层36以及金属接触层38。闸极氧化层32设置于前侧311的沟槽313，多晶硅层33设置在闸极氧化层32上，多晶硅层33填入沟槽空间当中。P型井区34设置在两个沟槽313之间，P型重掺杂层37及N型重掺杂层35设置在P型井区34内，N型重掺杂层35设置于P型重掺杂层37上。层间介电层36设置在多晶硅层33及N型重掺杂层35上，金属接触层38设置在层间介电层36上且金属接触层38通过层间介电层36的开口361接触P型重掺杂层37及N型重掺杂层35。
请参阅图4A至图4E，其为本申请另一实施例提供的半导体装置的制造流程示意图。此制造流程也包括如图3A至图3H所述的流程，相似的符号指代相似的元件，相同内容在此不重复描述。
在图4A中，制造流程包括：提供半导体基板41，半导体基板41为包括N型低掺杂飘移层且N型低掺杂飘移层具有前侧411及背侧412。制造流程进一步包括：提供半导体层，且半导体层具有第一导电类型，例如N型低掺杂层。
在本申请的一个实施例中，对于前侧411的制造流程可在对背侧412的制造流程前执行，然而，在其他实施例中，对于前侧411的制造流程可在对背侧412的制造流程之后执行。
对于前侧411的预先处理步骤可参阅前述实施例，即制造流程可包括：提供半导体基板41且蚀刻前侧411以形成沟槽，在前侧411上形成闸极氧化层52且闸极氧化层52覆盖沟槽的表面，在沟槽空间内执行多晶硅沉积并回蚀以形成多晶硅层53，对前侧411植入离子以在两个沟槽之间形成P型井区54，对P型井区54植入离子以在P型井区54内形成N型重掺杂层55，沉积层间介电层56以覆盖N型重掺杂层55及多晶硅层53，蚀刻层间介电层56以形成开口，开口穿透N型重掺杂层55以露出P型井区54，通过开口对P型井区54植入离子以形成P型重掺杂层57，形成金属接触层58以覆盖开口及层间介电层56。
在图4B中，制造流程还包括：由P型离子植入制程在背侧412内形成收集42且对收集层42执行退火制程。预定剂量的硼离子以预定能量朝向背侧412植入，接着执行退火制程于预定温度烘烤背侧412。在此步骤中，退火温度不侷限于特定范围，退火温度足以激活硼离子。因此，收集层42，例如P型重掺杂层，形成于半导体基板41的背侧412。
在图4C中，制造流程还包括：对背侧412执行第一氢离子植入制程以形成N型区且以第一退火温度烘烤N型区以形成场截止缓冲层43。在形成收集层42后，预定剂量的氢离子以预定能量朝向背侧412植入，因为有较小的原子半径，氢离子能穿过收集层42，在靠近收集层42的位置形成N型区。接着执行退火制程以第一退火温度烘烤背侧412，使得场截止缓冲层43，例如N型重掺杂层，形成于半导体基板41内。
在本申请实施例中，第一氢离子植入制程植入氢离子三次以形成第一N型区43a、第二N型区43b及第三N型区43c，第三N型区43c最靠近收集层42。这三个区域在第一退火温度烘烤下形成场截止缓冲层43。与前述实施例类似，本申请实施例对N型区的数量不做特别限定，各个区域的深度及离子浓度有所不同，且由在植入制程中所使用的植入能量、剂量及植入制程后所使用的烘烤温度来控制。第三N型区43c具有最高的离子掺杂浓度而第一N型区43a具有最低的离子掺杂浓度。
在图4D中，制造流程还包括：对背侧412执行第二氢离子植入制程以形成寿命控制区域，且以第二退火温度烘烤寿命控制区域以形成缺陷层44。在形成场截止缓冲层43后，预定剂量的氢离子以预定能量朝向背侧412植入以形成寿命控制区域，接着执行退火制程，以第二退火温度烘烤背侧412。与先前步骤不同的是，第二退火温度低于第一退火温度，例如第一退火温度高于300℃，而第二退火温度大约为100～250℃。
缺陷层44形成在场截止缓冲层43的周围，在本申请实施例中，缺陷层44设置在场截止缓冲层43内，即在第一N型区43a与第二N型区43b之间。然而，本申请实施例对此不做特别限定，在其他实施例中，缺陷层44形成在第一N型区43a与半导体基板41的N型低掺杂飘移层之间。由缺陷层44的设置，可达到对于半导体装置切换性能的可控性，因此，切换性能可被控制且可具有良好的灵活性。另外，场截止缓冲层43及缺陷层44可由相同的氢离子植入制程来形成，仅退火温度不同，制造流程可被简化以降低制造成本。
在图4E中，制造流程还包括：由背侧金属化制程在背侧412形成金属层45。金属层45设置在收集层42以形成收集层电极，金属层45包括如铝(Al)、铬(Cr)、铜(Cu)、镍(Ni)、金(Au)等导电材料，背侧金属化制程包括金属沉积、溅镀或其他金属薄膜形成的制程。
第一N型区43a、第二N型区43b及第三N型区43c形成了IGBT的场截止缓冲层43，IGBT需要依据应用来支持不同的切换特性，因此，IGBT切换性能的良好可控性是半导体装置400的必要特征。由于在场截止缓冲层43附近的空穴载子的重组主要决定了切换的特性，因此，缺陷层44形成在场截止缓冲层43的周围能够提供在切换性能上除了场截止层设计上的良好弹性，由于通过局部寿命控制区域在切换操作期间加速注入空穴的重组，缺陷层44有效的提升IGBT的切换速度，因此，IGBT能够具有更快的切换速度。
局部寿命控制区域及缓冲层由相似的氢离子植入制程来制成，相似的氢离子植入制程之间的差异是退火温度。因此，场截止缓冲层43及缺陷层44可由相同制程来形成，仅有退火温度不同，这样可以简化制造程序，从而降低生产制造成本。上述说明示出半导体装置400的背侧结构，对于上述结构的详细制造过程于上述实施例中示出。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包括在本申请的保护范围之内。

Claims (17)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体基板，所述半导体基板包括N型低掺杂飘移层，所述N型低掺杂飘移层包括前侧及背侧；
由P型离子植入制程在所述背侧内形成收集层，且对所述收集层执行退火制程；
对所述背侧执行第一氢离子植入制程以形成N型区，且以第一退火温度烘烤所述N型区以形成场截止缓冲层；
对所述背侧执行第二氢离子植入制程以形成寿命控制区域，且以第二退火温度烘烤所述寿命控制区域以形成缺陷层，所述第二退火温度低于所述第一退火温度；
由背侧金属化制程在所述背侧形成金属层。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一退火温度高于300℃，且所述第二退火温度为100～250℃。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述缺陷层形成于所述场截止缓冲层内。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述缺陷层形成于所述场截止缓冲层与所述N型低掺杂飘移层之间。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一氢离子植入制程植入氢离子三次以形成第一N型区、第二N型区及第三N型区。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，所述缺陷层形成于所述第一N型区与所述第二N型区之间。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，所述缺陷层形成于所述第一N型区与所述N型低掺杂飘移层之间。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述制造方法还包括：
蚀刻所述前侧以形成沟槽；
在所述前侧上形成闸极氧化层，且所述闸极氧化层覆盖所述沟槽的表面；
在沟槽空间内执行多晶硅沉积并回蚀以形成多晶硅层；
对所述前侧植入离子以在两个沟槽之间形成P型井区；
对所述P型井区植入离子以在所述P型井区内形成N型重掺杂层；
沉积层间介电层以覆盖所述N型重掺杂层及所述多晶硅层；
蚀刻所述层间介电层以形成开口，所述开口穿透所述N型重掺杂层以露出所述P型井区；
通过所述开口对所述P型井区植入离子以形成P型重掺杂层；
形成金属接触层以覆盖所述开口及所述层间介电层。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，在植入制程后执行所述退火制程。
10.一种半导体装置，其特征在于，包括：
半导体基板，包括N型低掺杂飘移层，所述N型低掺杂飘移层包括前侧及背侧；
收集层，设置于所述背侧，且所述收集层包括P型区；
场截止缓冲层，形成于所述N型低掺杂飘移层与所述收集层之间，所述场截止缓冲层包括N型区；
缺陷层，形成于所述场截止缓冲层的边界周围；以及
金属层，设置于所述收集层；
其中，所述场截止缓冲层由第一氢离子植入制程及以第一退火温度的烘烤制程形成，所述缺陷层由第二氢离子植入制程及以第二退火温度的烘烤制程形成，所述第二退火温度低于所述第一退火温度。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一退火温度高于300℃，且所述第二退火温度为100～250℃。
12.根据权利要求10所述的半导体装置，其特征在于，所述缺陷层设置于所述场截止缓冲层内。
13.根据权利要求10所述的半导体装置，其特征在于，所述缺陷层设置于所述场截止缓冲层与所述N型低掺杂飘移层之间。
14.根据权利要求10所述的半导体装置，其特征在于，所述场截止缓冲层包括第一N型区、第二N型区及第三N型区。
15.根据权利要求14所述的半导体装置，其特征在于，所述缺陷层设置于所述第一N型区与所述第二N型区之间。
16.根据权利要求14所述的半导体装置，其特征在于，所述缺陷层设置于所述第一N型区与所述N型低掺杂飘移层之间。
17.根据权利要求10所述的半导体装置，其特征在于，所述半导体装置还包括：
闸极氧化层，设置于所述前侧的沟槽；
多晶硅层，设置在所述闸极氧化层上，所述多晶硅层填入沟槽空间当中；
P型井区，设置在两个沟槽之间；
P型重掺杂层及N型重掺杂层，设置在所述P型井区内，所述N型重掺杂层设置于所述P型重掺杂层上；
层间介电层，设置在所述多晶硅层及所述N型重掺杂层上；
金属接触层，设置在所述层间介电层上，且所述金属接触层通过所述层间介电层的开口接触所述P型重掺杂层及所述N型重掺杂层。
CN202210816846.7A 2022-03-28 2022-07-12 半导体装置的制造方法及半导体装置 Pending CN116864392A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/705,527 US20230307528A1 (en) 2022-03-28 2022-03-28 Manufacturing method of forming semiconductor device and semiconductor device
US17/705,527 2022-03-28

Publications (1)

Publication Number Publication Date
CN116864392A true CN116864392A (zh) 2023-10-10

Family

ID=88096490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210816846.7A Pending CN116864392A (zh) 2022-03-28 2022-07-12 半导体装置的制造方法及半导体装置

Country Status (3)

Country Link
US (1) US20230307528A1 (zh)
CN (1) CN116864392A (zh)
TW (1) TW202338999A (zh)

Also Published As

Publication number Publication date
US20230307528A1 (en) 2023-09-28
TW202338999A (zh) 2023-10-01

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
US11824090B2 (en) Back side dopant activation in field stop IGBT
CN109742148B (zh) 碳化硅umosfet器件及其制备方法
US11456376B2 (en) Semiconductor device
EP2637210A1 (en) Power semiconductor device and method for manufacturing thereof
CN213340375U (zh) 功率器件
JP2022114292A (ja) 半導体装置および半導体装置の製造方法
JP2023080193A (ja) トレンチ型半導体装置の製造方法
US20210134989A1 (en) Semiconductor device and method of manufacturing thereof
CN117316992A (zh) 一种双栅结构的碳化硅mosfet器件及其制备方法
JP2022056498A (ja) 半導体装置
US11777021B2 (en) Semiconductor device
CN116864392A (zh) 半导体装置的制造方法及半导体装置
CN116313787A (zh) 带有超结结构的绝缘栅双极型晶体管及其制备方法
CN209766429U (zh) 碳化硅mosfet器件
JP2013077615A (ja) ダイオードの製造方法
JP7528628B2 (ja) 半導体装置および半導体装置の製造方法
CN216389378U (zh) 一种沟槽型功率器件
US20240113208A1 (en) Semiconductor device and method for manufacturing semiconductor device
CN116632052B (zh) 一种沟槽栅igbt器件及其制备方法
CN115332263A (zh) 半导体器件的制造方法
CN117457491A (zh) 一种绝缘栅双极型晶体管及其制备方法
CN118263282A (zh) 半导体器件及其制备方法
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
CN118692910A (zh) 一种快恢复二极管的制备方法及快恢复二极管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination