CN116848770A - 收发机和电子设备 - Google Patents

Abstract

本申请提供一种收发机和电子设备。该收发机包括：供电电路和负载电路，负载电路包括发射通道和接收通道中的至少一个；其中，发射通道包括数模转换器、混频器、滤波器和功率放大器中的至少一个负载器件，接收通道包括低噪声放大器、混频器、滤波器和模数转换器中的至少一个负载器件，发射通道和接收通道用于在时分双工模式下工作；供电电路包括偏置电路、滤波电路、电源线和偏置电压线；负载电路分别与电源线和偏置电压线耦合；偏置电路耦合至偏置电压线，用于向偏置电压线输出偏置电压；滤波电路耦合在偏置电路和负载电路之间，用于对偏置电压和电源线提供的电源电压滤波，将滤波后的电源电压和偏置电压提供至负载电路。本申请可以提升供电电路工作性能。

Description

收发机和电子设备 技术领域

本申请涉及通信技术，尤其涉及一种收发机和电子设备。

背景技术

在通信电路中，电路模块的启动和关闭是重要的设计性能。为了节省功耗，在不工作的时隙可以将对应链路的电路休眠，在工作的时隙再启动其电路。但在启动电路工作的性能有待提升。

发明内容

本申请提供一种收发机、供电电路和电子设备，用于提升供电的工作性能。

第一方面，本申请提供一种收发机，包括：供电电路和负载电路，所述负载电路包括发射通道和接收通道中的至少一个；其中，所述发射通道包括数模转换器、混频器、滤波器和功率放大器中的至少一个负载器件，所述接收通道包括低噪声放大器、混频器、滤波器和模数转换器中的至少一个负载器件，所述发射通道和所述接收通道用于在时分双工模式下工作；所述供电电路包括偏置电路、滤波电路、电源线和偏置电压线；所述负载电路分别与所述电源线和所述偏置电压线耦合；所述偏置电路耦合至所述偏置电压线，用于向所述偏置电压线输出偏置电压；所述滤波电路耦合在所述偏置电路和所述负载电路之间，用于对所述偏置电压和所述电源线提供的电源电压滤波，将滤波后的电源电压和偏置电压提供至所述负载电路。

本申请实施例通过设置滤波电路，利用滤波电路对偏置电路提供的偏置电压和电源线提供的电源电压进行滤波，以滤除偏置电压的噪声和电源电压的噪声，从而提高输入至负载电路的各电压信号的可靠性，有利于提高收发机的信号传输质量。

在一种可能的实现方式中，所述负载电路包括至少一个第一晶体管；所述至少一个第一晶体管的源极与所述电源线耦合，所述至少一个第一晶体管漏极与所述负载电路中的至少一个负载器件的供电端对应耦合；所述至少一个第一晶体管的栅极与所述偏置电压线耦合。

通过设置第一晶体管，可以实现供电电路向负载器件供电或者停止供电，通过控制晶体管导通或者关断即可实现各负载器件与电源连接或者断开与电源的连接。第一晶体管的源极耦合电源线，即连接高电位，栅极耦合偏置电压线，当栅极的电位变低(偏置电压线的电压低于电源线的电压)时，第一晶体管导通，源极的高电位通过源极和漏极之间的跨导流向漏极，这样与第一晶体管耦合的负载器件便会启动工作；当栅极的电位变高(偏置电压线的电压高于电源线的电压)时，第一晶体管截止，这样与第一晶体管耦合的负载器件便会停止工作。

在一种可能的实现方式中，所述偏置电路包括第二晶体管；所述第二晶体管的源极与所述电源线耦合，所述第二晶体管的漏极耦合至所述偏置电压线。

第二晶体管的源极耦合电源线，即连接高电位，以通过第二晶体管提供偏置电压。

在一种可能的实现方式中，偏置电路还包括电流源，所述电流源串联耦合在所述第二 晶体管的漏极和公共地之间。

本申请实施例中，电流源用于向第二晶体管提供电流。

在一种可能的实现方式中，所述偏置电路还包括第三晶体管；所述第三晶体管的源极与所述第二晶体管的漏极耦合；所述第三晶体管的漏极通过所述电流源耦合至公共地；所述第三晶体管的栅极与所述第三晶体管的漏极耦合。

在一种可能的实现方式中，所述偏置电路还包括第一电阻；所述第一电阻的第一端与所述第二晶体管的漏极耦合；所述第一电阻的第二端通过所述电流源耦合至公共地；所述第二晶体管的栅极与所述第一电阻的第二端耦合。

在一种可能的实现方式中，供电电路还包括驱动电路，所述驱动电路与所述偏置电路和所述偏置电压线耦合；所述驱动电路用于从所述偏置电路获取所述偏置电压，将所述偏置电压提供至所述偏置电压线。

本申请实施例通过设置驱动电路，可以实现偏置电路与第一晶体管之间的隔离，避免由于第一晶体管的栅极释放的电荷导致第二晶体管的栅极电位的改变，可以提高偏置电路的稳定性；此外，驱动电路还用于在第一晶体管由截止状态转为导通状态时，从第一晶体管的栅极抽取电荷以提高电荷释放速度，降低负载器件由下电状态转为稳定工作状态的时长。

本申请实施例提供的驱动电路可以包括多种实现方式。

方式一：在所述偏置电路包括所述第二晶体管和所述第三晶体管的情况下，所述驱动电路包括第四晶体管和第五晶体管；所述第四晶体管的源极与所述电源线耦合；所述第四晶体管的漏极与所述第五晶体管的源极耦合；所述第五晶体管的漏极耦合至公共地；所述第四晶体管的漏极和所述第五晶体管的源极耦合至所述偏置电压线；所述第四晶体管的栅极与所述第二晶体管的栅极耦合；所述第五晶体管的栅极和所述第三晶体管的栅极耦合。

基于方式一，在一种可能的实现方式中，所述驱动电路还包括第一开关；所述所述第五晶体管的漏极通过所述第一开关耦合至公共地。

方式二：在所述偏置电路包括所述第二晶体管和所述第一电阻的情况下，所述驱动电路包括运算放大器；所述运算放大器的反相输入端与所述运算放大器的输出端耦合；所述运算放大器的输出端耦合至所述偏置电压线；所述运算放大器的同相输入端与所述第二晶体管的栅极耦合。

在一种可能的实现方式中，所述滤波电路包括电容和第二电阻；其中，所述电容的第一端与所述第一晶体管的栅极耦合，所述电容的第二端与所述电源线耦合；所述第二电阻的第一端和所述电容的第一端耦合；所述第二电阻的第二端耦合至所述第二晶体管的栅极。

在一种可能的实现方式中，当供电电路包括所述滤波电路时，所述供电电路还包括短路电路；所述短路电路包括第二开关；所述第二开关和所述第二电阻并联。

通过设置短路电路，可以在第一晶体管由截止状态转为导通状态的初始阶段，将滤波电路短路，从而可以使得第一晶体管栅极的电荷可以快速通过偏置电路或者驱动电路释放至公共地，加快第一晶体管栅极电荷的释放速度，有利于缩短第一晶体管由截止状态转为导通状态的转换时长，进而缩短收发机由休眠状态转为稳定工作状态的时间，提高收发机的性能。

在一种可能的实现方式中，所述供电电路还包括控制电路；所述控制电路用于控制所述第二开关导通或者关断。

本申请实施例提供的控制电路可以包括多种实现方式。

方式一：所述控制电路包括延迟器、第一反相器、第二反相器、与门和异或门；其中，

所述延迟器的输入端用于输入第一信号，所述延迟器的输出端和所述与门的第一输入端耦合；所述与门的第二输入端用于输入所述第一信号；所述与门的输出端和所述异或门的第一输入端耦合；所述第一反相器的输入端用于输入所述第一信号；所述第二反相器的输入端与所述第一反相器的输出端耦合；所述第二反相器的输出端与所述异或门的第二输入端耦合；所述异或门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。

方式二：所述控制电路包括比较器和与门；其中，所述比较器的第一输入端用于输入第一电压；所述比较器的第二输入端耦合至所述第一晶体管的栅极；所述比较器的输出端与所述与门的第一输入端耦合；所述与门的第二输入端用于输入第一信号；所述与门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。

在一种可能的实现方式中，所述供电电路还包括第三开关；所述第三开关的一端与所述电源线耦合，所述第三开关的另一端与所述第一晶体管的栅极耦合。

通过设置第三开关，当需要向负载器件供电时，第三开关关断，第一晶体管的栅极耦合至偏置电压线，第二晶体管通过偏置电压线向第一晶体管提供偏置电压；当停止向负载器件供电时，第三开关导通，第一晶体管的栅极与源极均耦合至电源线，第一晶体管截止。

在一种可能的实现方式中，所述供电电路还包括第四开关；所述第四开关的一端与所述电源线耦合，所述第四开关的另一端与所述第二晶管的栅极耦合。

通过设置第四开关，当与偏置电路耦合的各负载器件均处于空闲状态时，第四开关导通，偏置电路下电；当与偏置电路耦合的各负载器件均处于工作状态时，第四开关关断，偏置电路上电向偏置电压线提供偏置电压。

在一种可能的实现方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管为P沟道金属氧化物半导体。

在一种可能的实现方式中，运算放大器为单极运算放大器或多级运算放大器；其中，单极运算放大器包括五管结构放大器、对称式跨导放大器、套筒式或者折叠共源共栅。

第二方面，本申请提供一种收发机，包括：供电电路和负载电路，所述负载电路包括发射通道和接收通道中的至少一个；其中，所述发射通道包括数模转换器、混频器、滤波器和功率放大器中的至少一个负载器件，所述接收通道包括低噪声放大器、混频器、滤波器和模数转换器中的至少一个负载器件，所述发射通道和所述接收通道用于在时分双工模式下工作；所述供电电路包括偏置电路、驱动电路、电源线和偏置电压线；所述负载电路分别与所述电源线和所述偏置电压线耦合；所述电源线用于向所述供电电路提供电源电压；所述驱动电路与所述偏置电路和所述偏置电压线耦合；所述驱动电路用于从所述偏置电路获取镜像的偏置电压，将所述偏置电压通过所述偏置电压线提供至所述负载电路。

本申请实施例通过设置驱动电路，可以实现偏置电路与第一晶体管之间的隔离，避免由于第一晶体管的栅极释放的电荷导致第二晶体管的栅极电位的改变，可以提高偏置电路的稳定性；此外，驱动电路还用于在第一晶体管由截止状态转为导通状态时，从第一晶体管的栅极抽取电荷以提高电荷释放速度，降低负载器件由下电状态转为稳定工作状态的时 长。

在一种可能的实现方式中，所述负载电路包括至少一个第一晶体管；所述至少一个第一晶体管的源极与所述电源线耦合，所述至少一个第一晶体管漏极与所述负载电路中的至少一个负载器件的供电端对应耦合；所述至少一个第一晶体管的栅极与所述偏置电压线耦合。

通过设置第一晶体管，可以实现供电电路向负载器件供电或者停止供电，通过控制晶体管导通或者关断即可实现各负载器件与电源连接或者断开与电源的连接。第一晶体管的源极耦合电源线，即连接高电位，栅极耦合偏置电压线，当栅极的电位变低(偏置电压线的电压低于电源线的电压)时，第一晶体管导通，源极的高电位通过源极和漏极之间的跨导流向漏极，这样与第一晶体管耦合的负载器件便会启动工作；当栅极的电位变高(偏置电压线的电压高于电源线的电压)时，第一晶体管截止，这样与第一晶体管耦合的负载器件便会停止工作。

在一种可能的实现方式中，所述偏置电路包括第二晶体管；所述第二晶体管的源极与所述电源线耦合，所述第二晶体管的漏极耦合至所述偏置电压线。

第二晶体管的源极耦合电源线，即连接高电位，以通过第二晶体管提供偏置电压。

在一种可能的实现方式中，偏置电路还包括电流源，所述电流源串联耦合在所述第二晶体管的漏极和公共地之间。

本申请实施例中，电流源用于向第二晶体管提供电流。

在一种可能的实现方式中，所述偏置电路还包括第三晶体管；所述第三晶体管的源极与所述第二晶体管的漏极耦合；所述第三晶体管的漏极通过所述电流源耦合至公共地；所述第三晶体管的栅极与所述第三晶体管的漏极耦合。

在一种可能的实现方式中，所述偏置电路还包括第一电阻；所述第一电阻的第一端与所述第二晶体管的漏极耦合；所述第一电阻的第二端通过所述电流源耦合至公共地；所述第二晶体管的栅极与所述第一电阻的第二端耦合。

本申请实施例提供的驱动电路可以包括多种实现方式。

方式一：在所述偏置电路包括所述第二晶体管和所述第三晶体管的情况下，所述驱动电路包括第四晶体管和第五晶体管；所述第四晶体管的源极与所述电源线耦合；所述第四晶体管的漏极与所述第五晶体管的源极耦合；所述第五晶体管的漏极耦合至公共地；所述第四晶体管的漏极和所述第五晶体管的源极耦合至所述偏置电压线；所述第四晶体管的栅极与所述第二晶体管的栅极耦合；所述第五晶体管的栅极和所述第三晶体管的栅极耦合。

基于方式一，在一种可能的实现方式中，所述驱动电路还包括第一开关；所述所述第五晶体管的漏极通过所述第一开关耦合至公共地。

方式二：在所述偏置电路包括所述第二晶体管和所述第一电阻的情况下，所述驱动电路包括运算放大器；所述运算放大器的反相输入端与所述运算放大器的输出端耦合；所述运算放大器的输出端耦合至所述偏置电压线；所述运算放大器的同相输入端与所述第二晶体管的栅极耦合。

在一种可能的实现方式中，所述供电电路还包括滤波电路，所述滤波电路耦合在所述驱动电路和所述负载电路之间，用于对所述偏置电压和所述电源线提供的电源电压滤波，将滤波后的电源电压和偏置电压提供至所述负载电路。

本申请实施例通过设置滤波电路，利用滤波电路对偏置电路提供的偏置电压和电源线提供的电源电压进行滤波，以滤除偏置电压的噪声和电源电压的噪声，从而提高输入至负载电路的各电压信号的可靠性，有利于提高收发机的信号传输质量。

在一种可能的实现方式中，所述滤波电路包括电容和第二电阻；其中，所述电容的第一端与所述第一晶体管的栅极耦合，所述电容的第二端与所述电源线耦合；所述第二电阻的第一端和所述电容的第一端耦合；所述第二电阻的第二端耦合至所述第二晶体管的栅极。

在一种可能的实现方式中，当供电电路包括所述滤波电路时，所述供电电路还包括短路电路；所述短路电路包括第二开关；所述第二开关和所述第二电阻并联。

通过设置短路电路，可以在第一晶体管由截止状态转为导通状态的初始阶段，将滤波电路短路，从而可以使得第一晶体管栅极的电荷可以快速通过偏置电路或者驱动电路释放至公共地，加快第一晶体管栅极电荷的释放速度，有利于缩短第一晶体管由截止状态转为导通状态的转换时长，进而缩短收发机由休眠状态转为稳定工作状态的时间，提高收发机的性能。

在一种可能的实现方式中，所述供电电路还包括控制电路；所述控制电路用于控制所述第二开关导通或者关断。

本申请实施例提供的控制电路可以包括多种实现方式。

方式一：所述控制电路包括延迟器、第一反相器、第二反相器、与门和异或门；其中，

所述延迟器的输入端用于输入第一信号，所述延迟器的输出端和所述与门的第一输入端耦合；所述与门的第二输入端用于输入所述第一信号；所述与门的输出端和所述异或门的第一输入端耦合；所述第一反相器的输入端用于输入所述第一信号；所述第二反相器的输入端与所述第一反相器的输出端耦合；所述第二反相器的输出端与所述异或门的第二输入端耦合；所述异或门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。

方式二：所述控制电路包括比较器和与门；其中，所述比较器的第一输入端用于输入第一电压；所述比较器的第二输入端耦合至所述第一晶体管的栅极；所述比较器的输出端与所述与门的第一输入端耦合；所述与门的第二输入端用于输入第一信号；所述与门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。

在一种可能的实现方式中，所述供电电路还包括第三开关；所述第三开关的一端与所述电源线耦合，所述第三开关的另一端与所述第一晶体管的栅极耦合。

通过设置第三开关，当需要向负载器件供电时，第三开关关断，第一晶体管的栅极耦合至偏置电压线，第二晶体管通过偏置电压线向第一晶体管提供偏置电压；当停止向负载器件供电时，第三开关导通，第一晶体管的栅极与源极均耦合至电源线，第一晶体管截止。

在一种可能的实现方式中，所述供电电路还包括第四开关；所述第四开关的一端与所述电源线耦合，所述第四开关的另一端与所述第二晶管的栅极耦合。

通过设置第四开关，当与偏置电路耦合的各负载器件均处于空闲状态时，第四开关导通，偏置电路下电；当与偏置电路耦合的各负载器件均处于工作状态时，第四开关关断，偏置电路上电向偏置电压线提供偏置电压。

在一种可能的实现方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管为P沟道金属氧化物半导体。

在一种可能的实现方式中，运算放大器为单极运算放大器或多级运算放大器；其中，单极运算放大器包括五管结构放大器、对称式跨导放大器、套筒式或者折叠共源共栅。

第三方面，本申请实施例提供一种供电电路，所述供电电路包括如第一方面和第二方面中的任意方面所述的供电电路。

第四方面，本申请提供一种电子设备，包括存储器、处理器以及如上述第一至三方面中任一项所述的收发机。

应当理解的是，本申请的第二至四方面与本申请的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。

附图说明

图1是本申请实施例提供的收发机的一个结构示意图；

图2是本申请实施例提供的如图1所示的收发机的工作时序图；

图3是本申请实施例提供的收发机的又一个结构示意图；

图4是本申请实施例提供的供电电路的一个结构示意图；

图5是本申请实施例提供的供电电路的又一个结构示意图；

图6是本申请实施例提供的供电电路的又一个结构示意图；

图7是本申请实施例提供的供电电路的又一个结构示意图；

图8是本申请实施例提供的供电电路的又一个结构示意图；

图9是本申请实施例提供的如图8所示的供电电路的控制时序示意图；

图10是本申请实施例提供的供电电路的又一个结构示意图；

图11是本申请实施例提供的控制电路的一个结构示意图；

图12是本申请实施例提供的控制电路的又一个结构示意图；

图13是本申请实施例提供的供电电路的又一个结构示意图；

图14是本申请实施例提供的电子设备的一个结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)” 或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

本申请实施例中所示的收发机100可以应用于多种通信场景中。该多种场景可以包括但不限于5G通信场景或者调频连续波(Frequency Modulated Continuous Wave)雷达探测场景。

请参考图1，图1是本申请实施例提供的收发机的一个结构示意图。在图1中，收发机100包括供电电路10、发射通道TS和接收通道RS。其中，发射通道TS的信号输出端与发射天线TX耦合，发射通道TS用于通过发射天线TX发射射频信号。接收通道RS的信号输入端与接收天线RX耦合，接收通道RS用于从接收天线RX接收射频信号。发射通道TS包括数模转换器、混频器、滤波器和功率放大器等负载器件；接收通道RS包括低噪声放大器、混频器、滤波器和模数转换器等负载器件。供电电路10用于向负载电路供电，该负载电路包括发射通道TS和接收通道RS中的至少一个负载器件。这里的供电可以理解为，当发射通道TS和接收通道RS中的负载器件处于工作状态时，向负载器件供电；当负载器件处于空闲状态时，停止向负载器件供电。

基于图1所示的发射机100，本申请实施例中，发射机100可以采用时分双工模式工作。此时，发射机可以采用同一频带在不同的时隙进行信号的收发。例如，发射机100在时隙T1发射信号，发射机100在时隙T2既不发射信号也不接收信号，发射机100在时隙T3接收信号…，如图2所示。基于图2所示的示例，发射通道TS中的各负载器件在时隙T1处于工作状态，在时隙T2和时隙T3处于空闲状态；接收通道RS中的各负载器件在时隙T1和时隙T2处于空闲状态，在时隙T3处于工作状态。由此，供电电路10可以在时隙T1向发射通道TS中的各负载器件供电，在时隙T2和时隙T3停止向发射通道TS中的各负载器件供电，在时隙T1和时隙T2停止向接收通道RS中的各负载器件供电，在时隙T3向接收通道RS中的各负载器件供电。由于发射通道TS和接收通道RS中的各负载器件通常为大负载器件，具有较大的功耗；当负载器件空闲时停止向负载器件供电，可以使得各负载器件进入休眠状态或者下电状态，从而节省收发机的功耗。

此外，发射机100还可以采用频分双工模式工作。此时，发射机可以采用不同频带在相同的时隙进行信号的收发。本申请实施例对该工作模式不再赘述。

本申请实施例所述的收发机100可以为同相正交(IQ，In-phase Quadrature)收发机，包括多种类型的收发机，例如包括但不限于超外差收发机、直接变频收发机或者低中频收收发机等。下面以直接变频收发机为例，结合图3，对本身申请示例中的收发机100进行进一步说明。在图3中，发射通道TS包括两支路，每一支路包括数模转换器、滤波器和混频器，此外，发射通道TS还包括功率放大器。其中一个支路用于接收I1信号，对I1信号进行数模转换、滤波后，与本振信号进行混频处理生成第一射频信号；另外一个支路用接收Q1信号，对Q1信号进行数模转换、滤波后，与本振信号进行混频处理生成第二射频信号，第一射频信号和第二射频信号叠加后输入至功率放大器，经功率放大器进行功率放大后通过天线TX发射。其中，I1信号和Q1信号为同相正交信号，I1信号和Q1信号可以为基频信号或者中频信号。接收通道RS包括两支路，每一支路包括混频器、滤波器和模数转换器。此外，接收通路RS还包括低噪声放大器。接收天线RX将接收到的信 号经低噪声放大器放大后经过分离处理生成第三射频信号和第四射频信号分别提供至两支路。其中一个支路通过本振信号对第三射频信号下变频处理后经过滤波器滤波、模数转换后得到I2信号，另外一个支路通过本振信号对第四射频信号下变频处理后经过滤波器滤波、模数转换后得到Q2信号。其中I2信号和Q2信号为同相正交信号，I2信号和Q2号可以为基频信号或者中频信号。需要说明的是，收发机100的各发射通道TS和接收通道RS还可以包括更多或更少的器件。例如，还可以包括诸如移相器、可变增益放大器等器件。另外，发射通道TS所包括的各器件之间的前后位置以及接收通道RS所包括的各器件之间的前后位置可以互换，本申请实施例对此不做具体限定。在图3所示的收发机100中，还包括本机振荡器，该本机振荡器用于向发射通道TS和接收通道RS中的混频器输入本振信号。输入至发射通道TS中的本振信号和输入至接收通道RS中的本振信号可以由同一个本机振荡器提供，输入至发射通道TS中的本振信号和输入至接收通道RS中的本振信号也可以由不同的本机振荡器提供，图3中示意性的示出了由同一个本机振荡器提供的情况。

本申请实施例中，供电电路10向负载器件供电或者停止供电，是通过控制与各负载器件耦合的晶体管的导通或者截止来实现的。发射通道RS和接收通道TS分别包括多个晶体管M0，其中晶体管M0的数目与所要供电的负载器件的数目相同。下面以发射通道TS以及发射通道TS中包括数模转换器、混频器和功率放大器该三个负载器件为例，结合图4进行描述。在图4中，发射通道TS包括三个晶体管M0，该三个晶体管M0的第一极均耦合至电源线Vcc，该三个晶体管M0的第二极分别耦合至数模转换器、混频器和功率放大器的供电端。从图4中可以看出，通过控制晶体管M0导通或者关断即可实现各负载器件与电源连接或者断开与电源的连接。具体的，本申请实施例中，供电电路10包括电源线Vcc、偏置电压线Vb和偏置电路101，偏置电路101的输出端和晶体管M0的栅极均耦合至偏置电压线Vb，偏置电路101的输出端通过偏置电压线Vb，向各晶体管M0的栅极输入偏置电压。通常，偏置电路101输出的偏置电压以及电源线Vcc提供的电源电压均具有噪声，为了滤除偏置电路101所输出的偏置电压的噪声以及电源电压的噪声，在偏置电路101与晶体管M0之间还设置有滤波电路102，该滤波电路102用于滤除偏置电路101输出的偏置电压的噪声以及电源线Vcc提供的电源电压的噪声。本申请实施例中，晶体管M0可以为P型金属-氧化物-半导体(P type metal-oxide-semiconductor，PMOS)场效应晶体管，也可以为N型金属-氧化物-半导体(N type metal-oxide-semiconductor，NMOS)场效应晶体管，还可以为双极结型晶体管(Bipolar Junction Transistor，BJT)。图中示意性的示出了晶体管M0为PMOS晶体管的情形。此时，晶体管M0的第一极为源极、第二极为漏极。其余各晶体管不再详细描述。

基于图4所示的电路结构以及向发射通道TS和接收通道RS中的负载器件供电或停止供电的原理，下面通过图5-图11所示的实施例，对本申请实施例提供的供电电路10的结构以及工作原理进行更为详细描述。

请参考图5，图5为本申请实施例提供的供电电路10的一个结构示意图。在图5中，供电电路10包括偏置电路101和滤波电路102。偏置电路101包括晶体管M1，晶体管M1的第一极耦合至电源线Vcc，晶体管M1的第二极以及栅极耦合至公共地Gnd，晶体管M0的栅极和晶体管M1的栅极均耦合至偏置电压线Vb。晶体管M1的栅极与第二极耦 合在一起形成电流镜。通常，电源线Vcc输出的电压为固定值，为了向各负载器件提供适合于负载器件使用功率，供电电路10还可以通过调节晶体管M0第二极输出的电流以实现输出功率的调节。通过设置晶体管M1的物理尺寸和晶体管M0的物理尺寸之间的比值，即可输出合适的电流。这里的物理尺寸可以是指晶体管导电沟道宽度和长度的比值。此外，偏置电路101中还可以设置有电流源I，该电流源I用于向晶体管M1提供电流。晶体管M1可以为NMOS晶体管、PMOS晶体管和BJT的一种。图5中示意性的示出了晶体管M1为PMOS晶体管的情况，此时晶体管M1的第一极为源极，晶体管M1的第二极为漏极。滤波电路102可以为低通滤波电路、高通滤波电路和带通滤波电路的一种。优选的，本申请实施例提供滤波电路102可以为低通滤波电路。图5中示意性的示出了滤波电路102为低通滤波电路的结构示意图。滤波电路102可以包括电阻R1和电容C1，电阻R1串联在偏置电压线Vb上，也即串联耦合在晶体管M0的栅极和晶体管M1的栅极之间，电容C1耦合在晶体管M0的栅极和电源线Vcc之间。

基于图5所示的供电电路10的结构，为了实现如图4所述的通过控制晶体管M0的导通或者关断实现向负载器件供电或者停止供电，在一种可能的实现方式中，供电电路10还设置有开关K1，开关K1耦合在电源线Vcc和晶体管M0的栅极之间。当需要向负载器件供电时，开关K1关断，晶体管M0的栅极耦合至晶体管M1的栅极，晶体管M1向晶体管M0提供偏置电压；当停止向负载器件供电时，开关K1导通，晶体管M0的栅极与源极均耦合至电源线Vcc，晶体管M0截止。

为了进一步降低如图1和图3所示的发射机100的功耗，与偏置电路101耦合的各负载器件均处于空闲状态时，偏置电路101还可以进入休眠状态或者下电状态。基于此，一种可能的实现方式中，供电电路10还包括开关K2，开关K2耦合在电源线Vcc和晶体管M1的漏极之间。当偏置电路101进入休眠状态时，开关K2导通，晶体管M1的栅极和源极均耦合至电源线Vcc，晶体管M1截止。

在图4和图5所示的供电电路10中，晶体管M0在截止状态时，栅极是耦合至电源线Vcc的，也即晶体管M0的栅极电位与源极电位相等，当晶体管M0由截止状态转换为导通状态时，晶体管M0的栅极需要释放部分电荷以和源极之间形成电压差，从而使得晶体管M0导通。通常，由于滤波电路102的存在，晶体管M0的栅极由公共电源电压恢复至偏置电压需要一定的时间，其取决于滤波电路中电阻与电容的乘积。为了加快晶体管M0的栅极电荷释放的速度，降低晶体管M0由截止状态转为导通状态的转换时长，在一种可能的实现方式中，当供电电路10包括滤波电路102时，供电电路10还包括短路电路103。短路电路103用于在晶体管M0由截止状态转为导通状态的初始阶段，将滤波电路短路，从而可以使得晶体管M0栅极的电荷可以快速通过偏置电路101释放至公共地，加快晶体管M0栅极电荷的释放速度，有利于缩短晶体管M0由截止状态转为导通状态的时间，进而缩短收发机100由休眠状态转为稳定工作状态的时间，提高收发机100的性能。一种可能的实现方式中，短路电路103可以包括开关K3。当滤波电路10为图5所示的低通滤波电路时，开关K3并联在电阻R1的两端，如图6所示。晶体管M0由截止状态转为导通状态的初始阶段，开关K3导通，晶体管M0栅极的电荷通过偏置电路101释放至公共地Gnd；经过一定的时长后，晶体管M0的栅极电位逐渐降至晶体管M1的栅极电位，开关K3关断，偏置电路101通过滤波电路102向晶体管M0提供稳定的信号。

在图5和图6所示的供电电路10中，由于晶体管M0的栅极与晶体管M1的栅极通过电阻R1耦合或者直接耦合，在晶体管M0由截止状态转为导通状态的初始阶段，晶体管M0的栅极释放的电荷会影响晶体管M1的栅极电位，导致晶体管M1的栅极电位改变。而偏置电路101恢复至稳定状态同样需要一定的时长，从而增加了负载部件由下电状态转为稳定工作状态的时长。为了提高偏置电路101的稳定性，进一步降低晶体管M0由截止状态转为导通状态的转换时长，在一种可能的实现方式中，供电电路10还可以包括驱动电路104，驱动电路104耦合在偏置电路101和晶体管M0之间，如图7所示。驱动电路104用于从偏置电路101获取镜像电压，实现偏置电路101与晶体管M0之间的隔离。此外，驱动电路104还用于在晶体管M0由截止状态转为导通状态时，从晶体管M0的栅极抽取电荷以提高电荷释放速度。如图7所示的驱动电路104包括多种实现方式，同样，针对不同结构的驱动电路104，偏置电路101也可以包括多种实现方式。下面通过图8-图10所示的实施例，对如图7所示的供电电路10中的偏置电路101和驱动电路104进行详细说明。

在第一种可能的实现方式中，驱动电路104可以包括源极跟随器；在第二种可能的实现方式中，驱动电路104可以包括运算放大器F1，其中第二种可能的实现方式的具体描述参考图10所示的实施例。下面对第一种可能的实现方式进行详细描述。源极跟随器包括晶体管M3和晶体管M4，如图8所示。晶体管M3的第一极耦合至电源线Vcc，晶体管M3的第二极和晶体管M4的第一极均耦合至偏置电压线Vb，晶体管M4的第二极耦合至公共地Gnd。晶体管M3的栅极耦合至晶体管M1的栅极。晶体管M4的第一极(或者晶体管M3的第二极)通过偏置电压线Vb向晶体管M0的栅极提供偏置电压。偏置电路101还包括晶体管M2，晶体管M4的栅极耦合至晶体管M2的栅极。晶体管M2的栅极和第二极耦合在一起形成电流镜。晶体管M2的第一极耦合至晶体管M1的第二极，晶体管M2的栅极和第二极通过电流源I耦合至公共地Gnd。此外，在图8中，驱动电路104还包括开关K4，开关K4用于控制晶体管M4的第二极与公共地Gnd连接或者断开该连接。如图8所示的晶体管M2、晶体管M3和晶体管M4，可以为PMOS晶体管、NMOS晶体管或者BJT。图中示意性的示出了晶体管M2、晶体管M3和晶体管M4为PMOS晶体管的情况，此时，晶体管M2、晶体管M3和晶体管M4第一极为源极、第二极为漏极。在图8中，晶体管M1向晶体管M3提供镜像电流，晶体管M2向晶体管M4提供镜像电流。本申请实施例中，晶体管M1导电沟道的尺寸与晶体管M3导电沟道的尺寸具有第一比例关系，同样，晶体管M2导电沟道的尺寸与晶体管M4导电沟道的尺寸具有第二比例关系，上述第一比例关系与第二比例关系相同。上述导电沟道的尺寸可以为导电沟道的长度和宽度，也可以为长度与宽度的比值。以晶体管M1和晶体管M3为例，晶体管M1导电沟道的长度与晶体管M3导通沟道的长度、以及晶体管M1导电沟道的宽度与晶体管M3导通沟道的宽度均具有上述第一比例关系。上述第一比例关系和第二比例关系具体的数值，是由晶体管M0导通时的栅极电压决定的。当晶体管M0导通时的栅极电压较高时，也即晶体管M4的第一极输出的电压较高，此时可以提高上述第一比例关系和第二比例关系；当当晶体管M0导通时的栅极电压较低时，也即晶体管M4的第一极输出的电压较低，此时可以降低上述第一比例关系和第二比例关系。如图8所示的实施例中，通过设置驱动电路104，可以使得偏置电路101与晶体管M0之间解耦，避免晶体管M0由截止状态转为导 通状态时由于栅极电压的改变导致偏置电路101中电压的改变，提高电路的稳定性。此外，晶体管M0的栅极电压由公共电源电压恢复至工作电压的过程中，晶体管M0的栅极多余的电荷可以通过晶体管M4释放至公共地Gnd，加快电荷释放速度，降低晶体管M0由截止状态转换为稳定工作状态的转换时间。

下面以晶体管M0、晶体管M1、晶体管M2、晶体管M3和晶体管M4为PMOS晶体管为例，上述第一比例关系和第二比例关系为1为例，开关K1、开关K2、开关K3和开关K4为NMOS晶体管为例，结合图9所示的时序，对图8所示的供电电路10的工作原理进行描述。图9中，C1代表开关K1和开关K2的控制时序，C2代表开关K4的控制时序，C3代表开关K3的控制时序。

在周期T1，开关K1和开关K2的控制端为高电平信号，开关K3和开关K4的控制端为低电平信号，此时开关K1和开关K2导通，开关K3和开关K4关断，晶体管M0的栅极耦合至电源线Vcc，晶体管M0的栅极与源极电位相等，晶体管M0截止；晶体管M3的源极和漏极电位相等，晶体管M3截止；晶体管M4的漏极堆积的电荷无法流至公共地Gnd，晶体管M4截止。也即此时停止向负载器件供电，负载器件和驱动电路均下电，如图1所示的收发机100进入低功耗状态。

在周期T2的第一子时段t1，也即在周期T2的初始时段，向开关K1和开关K2的控制端提供低电平信号，向开关K3和开关K4的控制端提供高电平信号，开关K1和开关K2截止，开关K3和开关K4导通。晶体管M3的栅极电位与晶体管M1的栅极电位相同，晶体管M1的源极电位与晶体管M3的源极电位相同，晶体管M4的栅极电位与晶体管M2的栅极电位相同，晶体管M4的漏极电位与晶体管M2的漏极电位相同，晶体管M4的源极电位与晶体管M0的栅极电位相同，为电源线Vcc的电位。由于晶体管M3的漏极电位高于栅极电位，晶体管M3的漏极高出的电荷经过晶体管M4释放至公共地Gnd，当晶体管M3的漏极电位达到与栅极电位相等时，供电电路10进入周期T2的第二子时段。在周期T2的第二子时段t2，晶体管M0的栅极电位、晶体管M4的源极电位和晶体管M1的栅极电位均相等，供电电路10和晶体管M0进入稳定工作状态。此时，保持开关K1、开关K2和开关K4的状态不变，向开关K3提供低电平信号，开关K3关断。偏置电路101通过滤波电路102向晶体管M0提供稳定的偏置电压。如图8所示的电路中，晶体管M0栅极的电位由电源线Vcc的电位降为晶体管M1的栅极电位的时长，是由晶体管M4的栅极和源极之间的电压差决定，与图4所示的由电流源I决定该时长相比，可以加快晶体管M0栅极电荷的释放速度，缩短收发机由低功耗状态进入稳定工作状态的时长。

基于图7所示的供电电路10，在第二种可能的实现方式中，驱动电路104可以包括运算放大器F，如图10所示。运算放大器F可以为单极运算放大器或多级运算放大器。其中，当运算放大器F是单极运算放大器时，可以包括五管结构放大器、对称式(symmetrical)跨导放大器(operational transconductance amplifier，OTA)、套筒式(telescopic)OTA或者折叠共源共栅(folded-cascode)OTA。本申请实施例对运算放大器F不做具体限定。运算放大器F的同相输入端“+”耦合至晶体管M1的栅极，运算放大器F的反相输入端“-”耦合至运算放大器F的输出端，运算放大器F的输出端耦合至偏置电压线Vb，用于通过偏置电压线Vb向晶体管M0的栅极提供偏置电压。在图10中，偏置电路101包括晶体管M1和电流源I，晶体管M1和电流源I1之间的连接关系以及与 其他部件的连接关系与图6所示的晶体管M1和电流源I1相同，具体参考图6中的相关描述，在此不再赘述。本申请实施例中所示的运算放大器F由于反相输入端与输出端耦合，其构成了单位缓冲器，基于单位缓冲器的工作原理，运算放大器F输出的电压与运算放大器同相输入端输入的电压相同，也即与晶体管M1的栅极电压相同。

基于图10所示的偏置电路101的结构以及驱动电路104的结构，当开关K1和开关K2由导通转为关断的初始阶段，运算放大器F输出端的电位与晶体管M0的栅极电位相同，为电源线Vcc的电位。此时，运算放大器F输出端的电位高于同相输入端的电位，同相输入端的电位与晶体管M1的电位相同，运算放大器F输出端高出的电荷经过晶体管M1释放至公共地Gnd，当运算放大器F输出端电位达到与晶体管M1的栅极电位相等时，供电电路10以及晶体管M0进入稳定工作状态。其中，图10所示的开关K1和开关K2的控制时序可以参考图9所示的控制时序C1的相关描述，开关K3的控制时序可以参考图9所示的控制时序C3的相关描述，在此不再赘述。

需要说明的是，如图7、图8和图10所示的供电电路10，可以包括更多或者更少的器件。例如，在某些实施例中，可以不设置滤波电路102和开关K2，此时，开关K1可以同时控制晶体管M0和晶体管M1的导通和截止，也即同时控制偏置电路101和负载器件进入休眠状态或者进入工作状态。在本申请实施例中，当供电电路10包括滤波电路102和短路电路103时，也即供电电路10为图4-图8、图10所示的结构时，在一种可能的实现方式中，在图6、图8和图10任意所示的供电电路10的基础上，本申请实施例所述的供电电路10还包括控制电路105。控制电路105用于输出控制信号，以控制图6、图8和图10任意实施例中所示的开关K3的导通或者关断。其中，控制电路105的输出端Vo1耦合至开关K3的控制端。本申请实施例所述的控制电路105可以包括但不限于可编程逻辑控制器(PLC，Programmable Logic Controller)、数字信号处理器(DSP，digital signal processor)、信号发生器等，控制电路105还可以包括分立器件。下面通过图11-图12所示的实施例，对控制电路105进行详细描述。

请参考图11，图11示出了本申请实施例提供的控制电路105的一个结构示意图。在图11中，控制电路105包括延迟器51、反相器52、反相器53、与门54和异或门55。其中，延迟器51的输入端用于从外部输入信号S1，反相器52的输入端和与门54的第二输入端均耦合至延迟器51的输入端，延迟器51的输出端耦合至与门54的第一输入端，与门54的输出端耦合至异或门55的第一输入端，反相器52的输出端与反相器53的输入端耦合，反相器53的输出端耦合至异或门55的第二输入端，异或门55的输出端作为控制电路105的输出端Vo1输出控制信号S2。在图11所示的控制电路105的结构中，信号S1可以为控制如图8所示的开关K4导通或关断的信号。控制信号S2用于控制图6、图8和图10任意实施例中所示的开关K3导通或者关断。其中，信号S1的时序与图9中所示的控制时序C2相同，控制信号S2的时序与图9中所示的控制时序C3相同，具体参考相关描述，在此不再赘述。

基于图11所示的控制电路105，在一种可能的实现方式中，控制电路105还包括输出端Vo2，其中反相器52的输出端为控制电路105的输出端Vo2，输出端Vo2可以分别耦合至如图5、图6、图8和图10所示的开关K1和开关K2的控制端，反相器52的输出端用于输出信号S3，以控制开关K1和开关K2的导通或者关断。信号S3的时序与图9 中所示的控制时序C1相同，具体参考相关描述，在此不再赘述。

请参考图12，图12示出了本申请实施例提供的控制电路105的又一个结构示意图。在图12中，控制电路105包括比较器56和与门57。比较器56的第一输入端用于输入信号S4，比较器56的第二输入端耦合至如上各实施例中所述的晶体管M0的栅极g，比较器56的控制端用于输入信号S1，比较器56的输出端耦合至与门57的第一输入端，与门57的第二输入端用于输入信号S1，与门57的输出端作为控制电路105的输出端Vo1输出控制时序。本申请实施例中，信号S1的时序可以与图9所示的控制时序C3相同，也即与控制开关K1和开关K2的控制时序反相；信号S4为一个固定电压信号，该固定电压信号高于如上各实施例中所示的晶体管M1的栅极电压。以开关K3为NMOS晶体管为例，对图12所示的控制电路105的工作原理进行描述。比较器56由信号S1控制来触发比较，当信号S4的电压低于晶体管M0的栅极电压时，比较器56输出高电平，此时信号S1为高电平，与门57输出高电平，开关K3导通；当信号S4的电压高于晶体管M0的栅极电压时，比较器56输出低电平，此时信号S1无论为何种状态，与门57输出高低平，开关K3关断。

基于图12所示的控制电路105的结构，在一种可能的实现方式中，偏置电路101在如图10所示的实施例的基础上，还包括电阻R2，电阻R2串联连接在晶体管M1的第二极和电流源I之间，如图13所示。其中，晶体管M1的第二极引出输出端Vs4，该输出端Vs4耦合至如图12所示的控制电路105中的比较器56的第一输入端，以向比较器56输入信号S4。此外，在图13中，电阻R2与电流源I耦合处形成结点b，晶体管M1的栅极耦合至结点b，也即结点b为用于向运算放大器F的同相输入端输入信号。

本申请实施例还提供一个电子设备，如图14所示。图14为本申请实施例提供的电子设备的一个结构示意图，如图14所示。该电子设备1400包括存储器1401、处理器1402以及如上述图1所示的收发机100，该收发机包含图4～图8、图10和图13任意一个实施例所示的供电电路10。存储器1401和处理器1402耦合，处理器1402和收发机100耦合。

应当理解，此处的电子设备可以具体为智能手机、电脑、智能手表等终端设备。将终端设备以智能手机示例，其具体可以包括处理器、存储器、收发机以及输入输出装置。处理器主要用于对通信协议以及通信数据进行处理，以及对整个智能手机进行控制，执行软件程序，处理软件程序的数据，例如用于支持智能手机实现各种通信功能(例如打电话、发送消息或者即时聊天等)。存储器主要用于存储软件程序和数据。收发机主要用于基带信号与射频信号的转换以及对射频信号的处理。收发机主要用于收发电磁波形式的射频信号。输入输出装置，例如触摸屏、显示屏，键盘等主要用于接收用户输入的数据以及对用户输出数据。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1. 一种收发机，其特征在于，包括：供电电路和负载电路，所述负载电路包括发射通道和接收通道中的至少一个；其中，

   所述发射通道包括数模转换器、混频器、滤波器和功率放大器中的至少一个负载器件，所述接收通道包括低噪声放大器、混频器、滤波器和模数转换器中的至少一个负载器件，所述发射通道和所述接收通道用于在时分双工模式下工作；

   所述供电电路包括偏置电路、滤波电路、电源线和偏置电压线；

   所述负载电路分别与所述电源线和所述偏置电压线耦合；

   所述偏置电路耦合至所述偏置电压线，用于向所述偏置电压线输出偏置电压；

   所述滤波电路耦合在所述偏置电路和所述负载电路之间，用于对所述偏置电压和所述电源线提供的电源电压滤波，将滤波后的电源电压和偏置电压提供至所述负载电路。
2. 根据权利要求1所述的收发机，其特征在于，所述负载电路包括至少一个第一晶体管；所述至少一个第一晶体管的源极与所述电源线耦合，所述至少一个第一晶体管的漏极与所述负载电路中的至少一个负载器件的供电端对应耦合，所述至少一个第一晶体管的栅极与所述偏置电压线耦合。
3. 根据权利要求1或2所述的收发机，其特征在于，所述偏置电路包括第二晶体管；所述第二晶体管的源极与所述电源线耦合，所述第二晶体管的栅极和漏极耦合至所述偏置电压线。
4. 根据权利要求3所述的收发机，其特征在于，所述偏置电路还包括电流源，所述电流源串联耦合在所述第二晶体管的漏极和公共地之间。
5. 根据权利要求4所述的收发机，其特征在于，所述偏置电路还包括第三晶体管；所述第三晶体管的源极与所述第二晶体管的漏极耦合，所述第三晶体管的漏极通过所述电流源耦合至公共地，所述第三晶体管的栅极与所述第三晶体管的漏极耦合。
6. 根据权利要求4所述的收发机，其特征在于，所述偏置电路还包括第一电阻；所述第一电阻的第一端与所述第二晶体管的漏极耦合，所述第一电阻的第二端通过所述电流源耦合至公共地，所述第二晶体管的栅极与所述第一电阻的第二端耦合。
7. 根据权利要求2-6中任一项所述的收发机，其特征在于，所述滤波电路包括电容和第二电阻；其中，所述电容的第一端与所述第一晶体管的栅极耦合，所述电容的第二端与所述电源线耦合；所述第二电阻的第一端和所述电容的第一端耦合，所述第二电阻的第二端耦合至所述第二晶体管的栅极。
8. 根据权利要求5或6所述的收发机，其特征在于，所述供电电路还包括驱动电路，所述驱动电路包括第四晶体管和第五晶体管；

   所述第四晶体管的源极与所述电源线耦合，所述第四晶体管的漏极与所述第五晶体管的源极耦合，所述第五晶体管的漏极耦合至公共地，所述第四晶体管的漏极和所述第五晶体管的源极耦合至所述偏置电压线，所述第四晶体管的栅极与所述第二晶体管的栅极耦合，所述第五晶体管的栅极和所述第三晶体管的栅极耦合。
9. 根据权利要求8所述的收发机，其特征在于，所述驱动电路还包括第一开关；所述第五晶体管的漏极通过所述第一开关耦合至公共地。
10. 根据权利要求2-4任一项所述的收发机，其特征在于，所述供电电路还包括驱动电路，所述驱动电路包括运算放大器；

    所述运算放大器的反相输入端与所述运算放大器的输出端耦合；所述运算放大器的输出端耦合至所述偏置电压线；所述运算放大器的同相输入端与所述第二晶体管的栅极耦合。
11. 根据权利要求7所述的收发机，其特征在于，所述供电电路还包括短路电路，所述短路电路包括第二开关；所述第二开关并联在所述第二电阻两端。
12. 根据权利要求11所述的收发机，其特征在于，所述供电电路还包括控制电路；所述控制电路用于控制所述第二开关导通或者关断。
13. 根据权利要求12所述的收发机，其特征在于，所述控制电路包括延迟器、第一反相器、第二反相器、与门和异或门；其中，

    所述延迟器的输入端用于输入第一信号，所述延迟器的输出端和所述与门的第一输入端耦合；所述与门的第二输入端用于输入所述第一信号；所述与门的输出端和所述异或门的第一输入端耦合；所述第一反相器的输入端用于输入所述第一信号；所述第二反相器的输入端与所述第一反相器的输出端耦合；所述第二反相器的输出端与所述异或门的第二输入端耦合；所述异或门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。
14. 根据权利要求12所述的收发机，其特征在于，所述控制电路包括比较器和与门；其中，

    所述比较器的第一输入端用于输入第一电压；所述比较器的第二输入端耦合至所述第一晶体管的栅极；所述比较器的输出端与所述与门的第一输入端耦合；所述与门的第二输入端用于输入第一信号；所述与门的输出端用于输出控制信号，以控制所述第二开关导通或者关断。
15. 根据权利要求3-14中任一项所述的收发机，其特征在于，所述供电电路还包括第三开关和第四开关；所述第三开关的一端与所述电源线耦合，所述第三开关的另一端与所述第一晶体管的栅极耦合；所述第四开关的一端与所述电源线耦合，所述第四开关的另一端与所述第二晶管的栅极耦合。
16. 一种电子设备，其特征在于，包括存储器、处理器以及如权利要求1～15中任一项所述的收发机。