CN116827125A - 用于固定频率dc/dc转换器的省电模式 - Google Patents

Abstract

本申请案涉及用于固定频率DC/DC转换器的省电模式。在用于DC/DC电压转换器的电路中，放大器(104)具有分别耦合到参考电压端子(102)及输出电压端子(VOUT)的第一及第二输入。比较器(106)具有分别耦合到放大器输出及开关端子(122)的第一及第二输入。逻辑电路(344)具有耦合到所述比较器输出及时钟端子(342)的输入。驱动器电路(112)具有分别耦合到第一及第二逻辑输出的第一及第二输入。具有耦合到第一驱动器输出的第一控制端子的第一晶体管(116)耦合于供应电压端子(VIN)与所述开关端子(SW)之间。第二晶体管(118)耦合于所述开关端子与接地端子之间，且具有耦合到第二驱动器输出的第二控制端子。阈值检测电路(114)经配置以响应于穿过所述第二晶体管的电流越过电流阈值而提供阈值信号。

Description

用于固定频率DC/DC转换器的省电模式

相关申请案的交叉参考

本申请案主张2022年3月28日提出申请的第63/324,428号美国临时专利申请案的优先权，所述美国临时专利申请案以引用方式并入本文中。

技术领域

本申请案涉及电路，且更具体地说涉及用于固定频率DC/DC转换器的省电模式。

背景技术

本说明涉及DC/DC降压电压转换器，例如在汽车信息娱乐与群集系统、高级驾驶员辅助系统(ADAS)、光学网络、存储装置及数字核心电压供应器中使用的电压转换器。汽车市场中对电压转换器的要求可包含以固定开关频率操作、处置大负载电流瞬态及严格的输出电压调节(例如，+/-2％ AC误差)。

降压电压转换器是具有比输入电压低的输出电压的DC/DC电压转换器。开关降压电压转换器通常提供比线性降压电压转换器更佳的功率效率。线性降压电压调节器通过将过剩功率作为热量来耗散而减小输入与输出之间的电压，这会减小功率效率。以固定频率操作并在轻电流负载下维持最小功率效率是常见的对降压电压转换器的要求。

发明内容

在第一实例中，一种供在DC/DC电压转换器中使用的电路包含放大器，所述放大器具有放大器输出以及第一及第二放大器输入。所述第一放大器输入耦合到参考电压端子，且所述第二放大器输入耦合到输出电压端子。比较器具有比较器输出以及第一及第二比较器输入。所述第一比较器输入耦合到所述放大器输出，且所述第二比较器输入耦合到开关端子。

逻辑电路具有第一、第二及第三逻辑输入以及第一及第二逻辑输出。所述第一逻辑输入耦合到所述比较器输出，且所述第二逻辑输入耦合到时钟端子。驱动器电路具有第一及第二驱动器输入以及第一及第二驱动器输出。所述第一驱动器输入耦合到所述第一逻辑输出，且所述第二驱动器输入耦合到所述第二逻辑输出。

第一晶体管具有耦合到所述第一驱动器输出的第一控制端子。所述第一晶体管耦合于供应电压端子与所述开关端子之间。第二晶体管具有耦合到所述第二驱动器输出的第二控制端子。所述第二晶体管耦合于所述开关端子与接地端子之间。阈值检测电路具有阈值检测输入及阈值检测输出。所述阈值检测输入耦合到所述第二晶体管。所述阈值检测输出耦合到所述第三逻辑输入。所述阈值检测电路经配置以响应于穿过所述第二晶体管的电流越过电流阈值而在所述阈值检测输出处提供阈值信号。

在第二实例中，一种电压调节器电路包含放大器，所述放大器具有放大器输出以及第一及第二放大器输入。所述第一放大器输入耦合到参考电压端子，且所述第二放大器输入耦合到输出电压端子。比较器具有比较器输出以及第一及第二比较器输入。所述第一比较器输入耦合到所述放大器输出，且所述第二比较器输入耦合到开关端子。

状态机具有第一、第二及第三状态输入以及第一及第二状态输出。所述第一状态输入耦合到所述比较器输出，且所述第二状态输入耦合到时钟端子。驱动器电路具有第一及第二驱动器输入以及第一及第二驱动器输出。所述第一驱动器输入耦合到所述第一状态输出，且所述第二驱动器输入耦合到所述第二状态输出。第一晶体管具有耦合到所述第一驱动器输出的第一控制端子。所述第一晶体管耦合于供应电压端子与所述开关端子之间。第二晶体管具有耦合到所述第二驱动器输出的第二控制端子。所述第二晶体管耦合于所述开关端子与接地端子之间。

附图说明

图1展示支持脉冲频率调制(PFM)的实例基于迟滞的降压转换器的示意图。

图2展示在PFM模式中操作的迟滞降压电压转换器中的信号的实例时序图。

图3展示支持固定频率操作的不连续导通模式(DCM)及低电流下的PFM模式的实例基于迟滞的降压电压转换器的示意图。

图4展示基于迟滞的降压电压转换器中的状态机的状态图。

图5展示在CCM-DCM边界状态中操作的降压电压转换器中的信号的实例时序图。

图6展示在PFM模式中操作的降压电压转换器中的信号的实例时序图。

具体实施方式

在本说明中，相同参考编号描绘(功能及/或结构上)相同或类似的特征。图式未必按比例绘制。

针对DC/DC开关转换器经常规定最小功率效率。在例如汽车等一些应用中，固定频率操作可为一要求，包含在轻电流负载下操作。基于迟滞的降压转换器使用具有迟滞的比较器维持电压调节，所述比较器将输出电压与参考电压进行比较且在其输出处提供差信号。

基于迟滞的降压转换器能够在正常操作期间使用数种方法中的任一种以固定开关频率操作。基于迟滞的降压转换器中一种用于在轻负载下提高功率效率的方法使用脉冲频率调制(PFM)模式。然而，使基于迟滞的降压转换器在PFM模式中操作可能导致在电感器谷值电流达到零的情况下随着负载电流降低频率会线性地降低。如果电压转换器的要求之一是以固定频率操作，那么减小开关频率会违反所述要求。

图1展示支持使用PFM的实例基于迟滞的降压转换器100的示意图。降压转换器100的输入电压是VIN 120，且输出电压是VOUT 130。跨导放大器104具有耦合到VREF 102的第一输入及耦合到VOUT 130的第二输入。跨导放大器104的输出VREF_INT耦合到比较器106的第一输入。在至少一种情形中，比较器106是迟滞比较器。然而，比较器106可替代地为不具有迟滞的比较器。

比较器106的第二输入接收来自开关端子SW 122的信号，所述开关端子耦合到晶体管116的源极及晶体管118的漏极。来自开关端子SW 122的信号可使用电阻器126及电容器128进行低通滤波以将所述信号从方波变换为三角波FB_INT。电阻器126耦合于开关端子SW 122与比较器106的第二输入之间。电容器128耦合于比较器106的第二输入与VOUT 130之间。

比较器106的输出耦合到“与”门108的第一输入且耦合到锁存器110的第一输入。在至少一个实例中，锁存器110是SR触发器且所述第一输入是设定输入。“与”门108的第二输入耦合到IZERO电路114的输出。IZERO电路114检测穿过电感器124的电流何时越过处于零安培的阈值。“与”门108的输出耦合到锁存器110的第二输入，所述第二输入在至少一个实例中是SR触发器的复位输入。

比较器106的输出FB_COMP耦合到栅极驱动器电路112的第一输入。锁存器110的输出EN_DRV耦合到栅极驱动器电路112的第二输入。栅极驱动器电路112的第一输出耦合到晶体管116的栅极。栅极驱动器电路112的第二输出耦合到晶体管118的栅极。晶体管116耦合于VIN 120与开关端子SW 122之间。晶体管118耦合于开关端子SW 122与接地端子之间。电感器124耦合于开关端子SW 122与VOUT 130之间。电容器132及电阻器134并联耦合于VOUT130与接地端子之间。

跨导放大器104将VOUT 130处的电压与参考电压VREF 102进行比较，且在其输出处提供误差信号VREF_INT，所述误差信号提供输出电压调节。IZERO电路114具有与穿过晶体管118的电流成比例的输入信号。此电流信号可与参考电流信号进行比较。在至少一个实例中，参考电流信号是零，这使IZERO电路114通过检测穿过电感器124的电流何时反转极性而成为零电流检测电路。

在降压转换器100中使用IZERO电路114、锁存器110及“与”门108实施省电模式。IZERO电路114是电感器零电流检测器。当穿过电感器124的电流反转极性时，IZERO电路114的输出致使锁存器110复位。使锁存器110复位会停用栅极驱动器电路112，从而关断晶体管116及晶体管118。降压转换器100因此在脉冲频率调制(PFM)模式中操作，这通过减小开关损耗而增大降压转换器100在轻负载下的效率。然而，此在轻负载下的效率增大可因减小开关频率而以违反调节器规范为代价。

VREF_INT是迟滞比较器的参考电压。通过使用电阻器126及电容器128对开关端子SW 122处的信号进行低通滤波而产生穿过电感器124的电流的复制电流。此复制电流被叠覆在VOUT 130信号上且作为反馈信息提供到迟滞比较器。随着电感器电流(IL)下降，在所述电流达到零时，IZERO输出信号发生脉冲。状态机接着进入暂停状态，且栅极驱动器电路112被停用。通过电容器132放电，电流接着被供应到负载。随着电容器132放电，VOUT 130处的电压下降。当VOUT 130达到VREF_INT的电压时，比较器106的输出变高，从而起始新的高侧驱动相位。进入暂停状态会导致操作频率降低，这是不合意的。

图2展示在PFM模式中操作的基于迟滞的降压转换器100中的信号的实例时序图200。信号210是穿过电感器124的电流IL。信号212是IZERO电路114的输出。信号214是锁存器110的输出EN_DRV。信号216是开关端子SW 122处的信号。信号218是输出电压VOUT 130。信号220是比较器106的第二输入处的信号FB_INT。信号222是参考电压VREF 102。信号224是比较器106的输出处的信号FB_COMP。

只要VOUT 218处的电压保持高于参考电压VREF且栅极驱动器电路112的输出保持处于高阻抗模式，转换器便将不进行开关。在242处，VOUT 218处的电压下降到低于参考电压VREF，这致使电压FB_INT 220下降到低于电压VREF_INT 222。在244处，此情况被比较器106检测到，且FB_COMP 224转变为高。FB_COMP 224转变为高会致使锁存器110的输出EN_DRV 214变高，这使得栅极驱动器电路112能够接通晶体管116。在晶体管116接通的情况下，电流IL及其复制信号FB_INT增大。

在246处，FB_INT达到比较器106的迟滞窗的阈值上限，这使FB_COMP变低。晶体管116被关断且晶体管118被接通。在248处，IZERO电路114检测到穿过电感器124的零电流，这致使IZERO 212脉冲变高，从而使锁存器110复位。使锁存器110复位会停用栅极驱动器电路112，从而关断晶体管116及118且将功率级置于高阻抗模式。晶体管116及118将保持关断直到VOUT 218下降到低于参考电压。

如果随着负载电流减小，穿过电感器的谷值电流下降到零，那么基于迟滞的降压转换器100减小每循环产生的能量的唯一方式是增加T_pause 250，因此减小转换器操作频率。然而，这对于规定要维持恒定操作频率的系统是不可接受的解决方案。

图3展示支持固定频率操作的不连续导通模式(DCM)及低负载电流的PFM模式的实例基于迟滞的降压转换器300的示意图。基于迟滞的降压转换器300的输入电压是VIN 120，且输出电压是VOUT 130。跨导放大器104具有耦合到VREF 102的第一输入及耦合到VOUT130的第二输入。跨导放大器104的输出COMP耦合到比较器106的第一输入。在至少一种情形中，比较器106是迟滞比较器，但比较器106可替代地为不具有迟滞的比较器。

比较器106的第二输入接收来自开关端子SW 122的信号，所述开关端子耦合到晶体管116的源极及晶体管118的漏极。来自开关端子SW 122的信号可通过电阻器126及电容器128进行低通滤波以将所述信号从方波变换为三角波。电阻器126耦合于开关端子SW 122与比较器106的第二输入之间。电容器128耦合于比较器106的第二输入与VOUT 130之间。

比较器106的输出FB_COMP耦合到逻辑电路344的第一输入。逻辑电路344的第二输入耦合到IZERO电路114的输出。IZERO电路114检测穿过电感器124的电流何时越过阈值。在至少一个实例中，所述阈值处于零安培。逻辑电路344的第三输入耦合到时钟端子342。

逻辑电路344包含状态机346及边沿检测电路348。边沿检测电路348的输入耦合到时钟端子342，且边沿检测电路348的输出耦合到状态机346的第一输入。在至少一个实例中，边沿检测电路348被省略，且状态机346的第一输入直接耦合到时钟端子342。

逻辑电路344的第一输出ON耦合到栅极驱动器电路112的第一输入。逻辑电路344的第二输出EN_DRV耦合到栅极驱动器电路112的第二输入。栅极驱动器电路112的第一输出耦合到晶体管116的栅极。栅极驱动器电路112的第二输出耦合到晶体管118的栅极。晶体管116耦合于VIN 120与开关端子SW 122之间。晶体管118耦合于开关端子SW 122与接地端子之间。电感器124耦合于开关端子SW 122与VOUT 130之间。电容器132及电阻器134并联耦合于VOUT 130与接地端子之间。

在至少一个实例中，基于迟滞的降压转换器300包含斜率补偿电路350。斜率补偿电路350包含电容器352、电阻器356及晶体管354。电容器352耦合于比较器106的第二输入与端子SLOPE_COMP之间。电阻器356耦合于SLOPE_COMP端子与VOUT 130之间。晶体管354耦合于电阻器356与接地端子之间。

跨导放大器104将VOUT 130处的电压与参考电压VREF 102进行比较，且在其输出处提供误差信号VREF_INT，从而提供输出电压调节。跨导放大器104中的高DC增益允许改进对输出电压VOUT 130的调节。补偿电容器C_C提高外调节环路的稳定性。IZERO电路114具有与穿过晶体管118的电流成比例的信号作为其输入。此电流信号可与参考电流信号进行比较。在至少一个实例中，参考电流信号是零，这使IZERO电路114通过检测穿过电感器124的电流何时反转极性而成为零电流检测电路。

图4展示状态机346的状态图400。状态机346配置有三个状态。第一状态是暂停状态410。在暂停状态中，晶体管116及118是关断的。第二状态是接通状态420。在接通状态中，晶体管116接通且晶体管118关断。第三状态是关断状态430。在关断状态中，晶体管116关断且晶体管118接通。向状态机346的输入是CLK_PULSE、FB_COMP及IZERO。状态机346的输出是EN_DRV及ON。EN_DRV是启用栅极驱动器的信号。ON是报告是否晶体管116接通且晶体管118关断或是否晶体管116关断且晶体管118接通的信号。

状态机以暂停状态410开始。当CLK_PULSE脉冲变高且FB_COMP为低时，发生设定命令。当接收到设定命令时，VOUT 130处的电压低于参考电压VREF 102。设定命令致使状态机346从暂停状态410转变到接通状态420。接通状态420以时钟的上升沿开始，且以电感器电流达到峰值电流结束。如果在状态机346处于接通状态420时FB_COMP变高，那么发生复位命令。复位命令致使状态机346从接通状态420转变到关断状态430。

在关断状态期间，如果在IZERO信号变高之前发生CLK信号，那么状态机346将从接通状态420转变到关断状态430。从关断状态430，状态机346可转变回到接通状态420(CCM)或转变到暂停状态410(DCM或PFM)。IZERO变高将会触发从关断状态430向暂停状态410的转变。如果在关断状态期间电感器电流在CLK的上升沿之前下降到低于零安培，那么状态机346将从关断状态转变到暂停状态410。

如果T_PAUSE小于T_SW-T_ON，那么基于迟滞的降压转换器300处于DCM，其中T_SW是一个开关循环的周期，且T_ON是接通相位持续时间。如果T_PAUSE大于T_SW-T_ON，那么基于迟滞的降压转换器300处于PFM。

如果比较器106的输出未复位到零，那么输出电压VOUT 130高于其所规定电压。只要VOUT 130高于参考电压，状态机便将保持于暂停状态，且晶体管116及118将保持关断。在此情形中，负载电流是由电容器132供应。当FB_COMP变为零时，在时钟的下一上升沿发生设定命令，且状态机346从暂停状态410转变到接通状态420，从而接通晶体管116。

当晶体管116及118两者均关断时，电感器124不传导电流。因此，开关端子SW 122处的电压等于VOUT 130处的电压。如果VOUT 130处的电压高于参考电压VREF 102，那么比较器106的输出将为高。当VOUT 130处的电压降低到参考电压VREF 102的电压时，FB_COMP变为零。在FB_COMP处于零的情况下，CLK脉冲使状态机346转变成接通状态420，从而启用栅极驱动器电路112且接通晶体管116。

晶体管116被接通会增大穿过电感器124的电流。当复制电流达到由VREF_INT确定的峰值时，FB_COMP变高，从而产生复位信号。复位信号致使状态机346从接通状态420转变到关断状态430，这会关断晶体管116且接通晶体管118。穿过电感器124的电流IL将接着降低。如果负载电流ILOAD是相对低的，那么穿过电感器124的电流IL可在下一CLK上升沿发生之前达到零。当穿过电感器124的电流达到零时，IZERO将脉冲变高。如果IZERO在CLK的上升沿发生之前脉冲变高，那么状态机346将从关断状态430转变到暂停状态410。所述状态机从CCM转变到DCM。

在DCM中，电压控制环路减小电感器电流。当电感器谷值电流达到零时，IZERO电路114检测到电流反转，从而通过设定栅极驱动器电路112处于高阻抗模式而中断电感器电流的斜降。

图5展示在CCM-DCM边界状态中操作的基于迟滞的降压转换器300中的信号的实例时序图500。信号510是穿过电感器124的电流IL。信号512是从CLK输入到状态机的时钟。信号514是IZERO电路114的输出。信号516是输出电压VOUT 130。信号518是比较器106的第一输入处的VREF_INT信号。信号520是比较器106的第二输入处的信号FB。信号522是比较器106的输出处的信号FB_COMP。

在546处，电感器电流IL 510下降到低于零，这导致IZERO 514上发生高脉冲。响应于IZERO 514上的高脉冲，状态机进入暂停状态410，这导致EN_DRV 360变低。EN_DRV 360变低会将栅极驱动器电路112的输出置于高阻抗模式且关断晶体管116及118。在548处，发生CLK_PULSE 512的下一循环。由于VOUT 130在规范内，因此FB_COMP为低且CLK脉冲传播，从而导致状态机346转变到接通状态420。在转变到接通状态420的情况下，EN_DRV 360变高，从而使得栅极驱动器电路112能够接通晶体管116。

此序列消除了对使电容器132不必要地放电以防止基于迟滞的降压转换器300中发生输出电压失控的需要。消除电容器132的不必要放电会提供基于迟滞的降压转换器300的效率提高。降压电压转换器以CLK_PULSE 512的下一循环重新开始周期性开关活动，从而允许基于迟滞的降压转换器300维持固定频率操作。

图6展示在PFM模式中操作的基于迟滞的降压转换器300中的信号的实例时序图600。由于耦合到比较器106的第二输入的开关端子SW 122处的振铃，FB_COMP 522在高与低间双态切换。在626处，随着FB_COMP变高，CLK_PULSE脉冲变高。然而，可屏蔽时钟并跳过脉冲。开关频率由于进入此模式而降低。然而，差异在于频率减小是发生在比降压转换器100的情形低至少一个数量级的负载电流下。

状态机经配置以在每一时钟开关循环期间仅允许一个接通相位，且所述接通相位与系统时钟同步。这使最大转换器开关频率保持与由系统时钟设定的频率相同。在轻负载下可发生其中噪声引起多个开关循环的情况，这可增加输出电压纹波。然而，如果发生此情况，那么尽管有多个脉冲，但输出电压纹波将保持相对低，这是因为在CCM中峰值输出电流显著低于电感器电流纹波。

降压电压调节器中对栅极驱动器操作的需要可限制最小电感器峰值电流，从而导致在每一时钟脉冲期间产生最少量的能量。如果此最少量的能量越过所需要的负载电流，那么输出电压VOUT 130将上升到高于所规定输出电压。此电压上升将随着FB处的电压上升而被比较器106感测到，且FB_COMP将变高。如果发生此状况，那么通过在FB_COMP为高时屏蔽传入时钟，转换器将跳过脉冲以防止输出电压VOUT 130发生失控问题并维持VOUT 130上的电压调节。

在本说明中，“端子”、“节点”、“互连”、“引线”及“引脚”可互换地使用。除非具体陈述为相反，否则这些术语通常意指装置元件、电路元件、集成电路、装置或者其它电子器件或半导体组件之间的互连或其终端。

在本说明中，“接地”包含底板接地、地面接地、浮动接地、虚拟接地、数字接地、共用接地及/或适用于或适合于本说明的教示的任何其它形式的接地连接。

在本说明中，术语“耦合”可覆盖实现与本说明一致的功能关系的连接、通信或信号路径。举例来说，如果装置A产生信号来控制装置B执行动作，那么：(a)在第一实例中，装置A通过直接连接耦合到装置B；或(b)在第二实例中，在介入组件C不更改装置A与装置B之间的功能关系的情况下，装置A通过介入组件C耦合到装置B，因此装置B经由装置A产生的控制信号来由装置A控制。

在本说明中，即使以特定次序描述操作，一些操作仍可为任选的，且所述操作未必需要以所述特定次序执行以达成所规定结果。在一些实例中，多任务及并行处理可为有利的。此外，上文所描述的实施例中的各种系统组件的分离未必在所有实施例中均需要此分离。

修改在所描述实施例中为可能的，且其它实施例在权利要求书的范围内为可能的。

Claims (20)

1.一种电路，其包括：

放大器，其具有放大器输出以及第一及第二放大器输入，其中所述第一放大器输入耦合到参考电压端子，且所述第二放大器输入耦合到输出电压端子；

比较器，其具有比较器输出以及第一及第二比较器输入，其中所述第一比较器输入耦合到所述放大器输出，且所述第二比较器输入耦合到开关端子；

逻辑电路，其具有第一、第二及第三逻辑输入以及第一及第二逻辑输出，其中所述第一逻辑输入耦合到所述比较器输出，且所述第二逻辑输入耦合到时钟端子；

驱动器电路，其具有第一及第二驱动器输入以及第一及第二驱动器输出，其中所述第一驱动器输入耦合到所述第一逻辑输出，且所述第二驱动器输入耦合到所述第二逻辑输出；

第一晶体管，其具有第一控制端子，其中所述第一晶体管耦合于供应电压端子与所述开关端子之间，且所述第一控制端子耦合到所述第一驱动器输出；

第二晶体管，其具有第二控制端子，其中所述第二晶体管耦合于所述开关端子与接地端子之间，且所述第二控制端子耦合到所述第二驱动器输出；及

阈值检测电路，其具有阈值检测输入及阈值检测输出，其中所述阈值检测输入耦合到所述第二晶体管，所述阈值检测输出耦合到所述第三逻辑输入，且所述阈值检测电路经配置以响应于穿过所述第二晶体管的电流越过电流阈值而在所述阈值检测输出处提供阈值信号。

2.根据权利要求1所述的电路，其进一步包括：

电容器，其耦合于所述第二比较器输入与所述输出电压端子之间；及

电阻器，其耦合于所述开关端子与所述第二比较器输入之间。

3.根据权利要求2所述的电路，其中所述电容器是第一电容器，且所述电路进一步包括耦合于所述第一比较器输入与所述接地端子之间的第二电容器。

4.根据权利要求1所述的电路，其进一步包括耦合于所述开关端子与所述输出电压端子之间的电感器。

5.根据权利要求4所述的电路，其进一步包括：

电容器，其耦合于所述输出电压端子与所述接地端子之间；及

电阻器，其耦合于所述输出电压端子与所述接地端子之间。

6.根据权利要求1所述的电路，其进一步包括耦合于所述第二比较器输入与所述输出电压端子之间的斜率补偿电路。

7.根据权利要求6所述的电路，其中所述斜率补偿电路包含：

电容器，其耦合于所述第二比较器输入与补偿端子之间；

电阻器，其耦合于所述补偿端子与所述输出电压端子之间；及

第三晶体管，其具有第三控制端子，其中所述第三晶体管耦合于所述补偿端子与所述接地端子之间，且所述第三控制端子耦合到所述第二驱动器输出。

8.根据权利要求1所述的电路，其中所述电流阈值是零。

9.根据权利要求1所述的电路，其中所述逻辑电路包含状态机，所述状态机经配置以控制所述第一晶体管的接通或关断及所述第二晶体管的接通或关断。

10.根据权利要求9所述的电路，其中所述逻辑电路包含边沿检测电路，所述边沿检测电路具有边沿检测输入及边沿检测输出，其中所述边沿检测输入耦合到所述时钟端子，且所述边沿检测输出耦合到所述状态机。

11.根据权利要求9所述的电路，其中所述状态机具有三个状态。

12.根据权利要求9所述的电路，其中所述状态机经配置以响应于所述阈值信号而关断所述第一及第二晶体管。

13.一种电压调节器电路，其包括：

放大器，其具有放大器输出以及第一及第二放大器输入，其中所述第一放大器输入耦合到参考电压端子，且所述第二放大器输入耦合到输出电压端子；

比较器，其具有比较器输出以及第一及第二比较器输入，其中所述第一比较器输入耦合到所述放大器输出，且所述第二比较器输入耦合到开关端子；

状态机，其具有第一、第二及第三状态输入以及第一及第二状态输出，其中所述第一状态输入耦合到所述比较器输出，且所述第二状态输入耦合到时钟端子；

驱动器电路，其具有第一及第二驱动器输入以及第一及第二驱动器输出，其中所述第一驱动器输入耦合到所述第一状态输出，且所述第二驱动器输入耦合到所述第二状态输出；

第一晶体管，其具有第一控制端子，其中所述第一晶体管耦合于供应电压端子与所述开关端子之间，且所述第一控制端子耦合到所述第一驱动器输出；及

第二晶体管，其具有第二控制端子，其中所述第二晶体管耦合于所述开关端子与接地端子之间，且所述第二控制端子耦合到所述第二驱动器输出。

14.根据权利要求13所述的电压调节器电路，其进一步包括阈值检测电路，所述阈值检测电路具有阈值检测输入及阈值检测输出，其中所述阈值检测输入耦合到所述第二晶体管，所述阈值检测输出耦合到所述第三状态输入，且所述阈值检测电路经配置以响应于穿过所述第二晶体管的电流越过电流阈值而在所述阈值检测输出处提供阈值信号。

15.根据权利要求14所述的电压调节器电路，其进一步包括耦合于所述开关端子与所述输出电压端子之间的电感器。

16.根据权利要求13所述的电压调节器电路，其中所述状态机具有三个状态。

17.根据权利要求14所述的电压调节器电路，其中所述状态机经配置以响应于所述阈值信号而关断所述第一及第二晶体管。

18.根据权利要求13所述的电压调节器电路，其中所述状态机包含边沿检测电路，所述边沿检测电路具有边沿检测输入及边沿检测输出，其中所述边沿检测输入耦合到所述时钟端子，且所述边沿检测输出耦合到所述状态机。

19.根据权利要求14所述的电压调节器电路，其进一步包括：

电容器，其耦合于所述输出电压端子与所述接地端子之间；及

电阻器，其耦合于所述输出电压端子与所述接地端子之间。

20.根据权利要求13所述的电压调节器电路，其进一步包括耦合于所述第二比较器输入与所述输出电压端子之间的斜率补偿电路。