CN116822450A

CN116822450A - 在验证训练流程时制造线上延迟的方法

Info

Publication number: CN116822450A
Application number: CN202310769948.2A
Authority: CN
Inventors: 秦宗显; 王晓阳
Original assignee: Shanghai Kuixin Integrated Circuit Design Co ltd
Current assignee: Shanghai Kuixin Integrated Circuit Design Co ltd
Priority date: 2023-06-27
Filing date: 2023-06-27
Publication date: 2023-09-29

Abstract

本申请涉及一种在验证训练流程时制造线上延迟的方法，包括：为芯片间的每根引线添加一个延迟器件；根据芯片的封装制程设定一个参数，所述参数表示了基于所述封装制程中的芯片间的线长估算出的线上延迟的延迟值上限；根据传输的信号频率确定约束，所述约束表示了受到比特位宽度速率约束的延迟值上限；从所述参数和所述约束中取最小的值作为设定的延迟值上限；在0‑所述设定的延迟值上限的范围中随机选取一个值作为延迟值，并将其施加到延迟器件上。

Description

在验证训练流程时制造线上延迟的方法

技术领域

本申请涉及芯片制造领域，更具体来说涉及在验证训练流程时，制造芯片间的线上延迟的方案。

背景技术

芯片内部有比较多的信号需要经过较长距离的路径传输以传送给下一芯片。比较常见的长距离的信号有：芯片全局控制信号；单端、差分的芯片全局时钟；多比特(bit)宽度的数据、地址总线信号等。芯片全局控制信号包括模块使能(enable，powerup或powerdown)信号，复位(reset)信号等。

而且，芯片通常传送的是多bit宽度的数据、地址总线信号。当前常见的bit宽度有8bit、16bit、32bit、64bit、128bit宽度等，用于芯片模块间的数据、地址传递。Bit宽度越宽，芯片间的引脚线路就越多。

众所周知，信号在芯片内部间的传输会产生延迟。所述芯片内部信号走线延时跟芯片的制造工艺偏差，信号走线长度，信号走线经过的驱动器、开关等电路个数等因素有关。如果对芯片内部信号走线延时的评估不准确，可能造成同一信号在不同模块之间存在较大的延时差，而导致数字逻辑功能时序异常，使得电路功能不符合期望。

为了克服上述问题，采用了接口芯片的训练(training)技术，该技术是为了解决器件上由于工艺，线长等因素造成的信号延迟问题。举例来说，对于本端通过八个接口传输到对端的数据，由于延迟偏差一定会造成每个接口上的信号到达对端的时间各不相同，而训练的目的就是找到本端每根线需要补多少的延迟以实现所有数据同时到达对端的目的。

而芯片设计工程师在完成上述的设计后，需要去验证这个功能。但现有技术并没有提供一种有效的技术手段来验证所设计的训练流程是否能够真的实现所有数据同时到达对端的目的。

因此，存在一种需求，希望能够真实模拟线上延迟以验证训练流程是否有效。

发明内容

本申请涉及一种在验证训练流程时，通过中间增加器件和门延迟来模拟走线延迟的方案。

根据本申请的第一方面，提供了一种在验证训练流程时制造线上延迟的方法，包括：

为芯片间的每根引线添加一个延迟器件；

根据芯片的封装制程设定一个参数，所述参数表示了基于所述封装制程中的芯片间的线长估算出的线上延迟的延迟值上限；

根据传输的信号频率确定约束，所述约束表示了受到比特位宽度约束的延迟值上限；

从所述参数和所述约束中取最小的值作为设定的延迟值上限；

在0-所述设定的延迟值上限的范围中随机选取一个值作为延迟值，并将其施加到所述延迟器件上。

根据本申请的第二方面，提供了一种存储有计算机可执行指令的计算机存储介质，当计算机执行所述计算机可执行指令时，使得所述计算机执行如第一方面所述的方法。

根据本申请的第三方面，提供了一种计算机系统，包括用于执行如第一方面所述的方法的装置。

提供本概述以便以简化的形式介绍以下在详细描述中进一步描述的一些概念。本概述并不旨在标识所要求保护主题的关键特征或必要特征，也不旨在用于限制所要求保护主题的范围。

附图说明

为了描述可获得本发明的上述和其它优点和特征的方式，将通过参考附图中示出的本发明的具体实施例来呈现以上简要描述的本发明的更具体描述。可以理解，这些附图只描绘了本发明的各典型实施例，并且因此不被认为是对其范围的限制，将通过使用附图并利用附加特征和细节来描述和解释本发明，在附图中：

图1示出了在phy与颗粒之间的传统连接图。

图2示出了根据本申请的一个实施例的phy与颗粒之间的示例引线连接图

图3示出根据本申请的一个实施例的用于在验证训练流程时制造线上延迟的方法的示例流程。

具体实施方式

首先，信号传送会有线上的延迟是芯片间的数据传输共有的问题。为了解决信号延迟，需要对芯片做训练，但是一个完整的训练流程如果在没有模拟延迟的情况下执行的话，那就没法真正的模拟出训练流程的有效性。因此需要先模拟线上的延迟，再验证这个训练流程，从而保证训练流程的正确性和完整性。这种方案除了能覆盖检查训练流程设计的训练硬件部分，也能缩短回片后的测试时间。

因此，为了能够在验证训练流程时真实模拟芯片间的信号走线延迟，本申请提供了一种在验证训练流程时制造线上延迟的方案。在所述方案中，在验证训练流程时，通过中间增加器件和门延迟来模拟走线延迟。

为了便于说明，本申请的实施例是在Uvm(Universal VerificationMethodology，通用验证方法学)的环境下工作的。Uvm已经成为集成电路设计的验证标准。尽管在验证领域中还存在specman、avm、ovm等各种验证环境，但这些验证环境正逐渐被Uvm所淘汰。因此，在此，主要以Uvm的环境来描述本申请的实施例。但应该理解，所述描述说明并不是局限性的，而是出于说明的目的给出。也就是说，本申请的方案并不是只能用于Uvm，而是也可以适用于例如specman、avm、ovm等各种验证环境。

另外，为了方便起见，在本申请的实施例中以接口芯片的物理层(phy)作为接口芯片的示例，并将对端存储介质颗粒简称为颗粒。因此，在本申请的方案中，模仿真实情况制造了phy到颗粒之间以及颗粒到phy之间的线上延迟。

但应该理解，除了诸如phy之类的接口类的芯片之外，本申请的方案也适用于对于走线延迟敏感并需要通过训练作为初始化流程的其他芯片。尤其在先进制程里，频率越高的芯片越需要训练。因此，诸如cpu、gpu等等芯片都可应用本申请的方案来验证训练流程。这都属于本申请的保护范畴。

首先，为了便于比较，在图1中示出了在phy与颗粒之间的传统连接图。如图所示，phy与颗粒被引线直接联通以进行它们之间的信号数据通信。在它们之间可以同时存在多根引线，每根引线传送不同的信号。

如前所述，由于例如信号走线的长度等问题在真实的phy与颗粒的电路中的信号传输会产生延迟。但图1所示的这种Uvm环境下的电路设计图实际上无法体现出这种信号传输延迟。因为，通常连线的情况下并没有考虑引线的长度对信号传输速度的影响。

具体而言，如前所述，训练是用来调整补偿修正来解决线上延迟的问题，但按照正常接线设计在前仿阶段是不考虑延迟的，而不带延迟的话，就算写完完整的训练流程，运行出来的结果在回片后再运行肯定有一堆问题，比如流程逻辑考虑不完全，导致回片后，训练失败，花大量时间debug，甚至重写training流程等。现在，通过本申请的方案可以增加延迟，因此，在前仿阶段就可以贴近真实情况来验证训练流程。这样不仅是验证这个训练流程本身，也能够验证实现这个流程的硬件部分。

为了克服所述问题，即为了更准确的验证训练流程，就需要在图1中引入信号延迟的因素，而这个延迟，可以通过引入一个具有延迟功能的器件来实现。例如，可以采用mos开关(例如nmos(N-Metal-Oxide-Semiconductor，即N型金属-氧化物-半导体)或pmos(P-Metal-Oxide-Semiconductor，即P型金属-氧化物-半导体)器件)或buffer等能实现延迟的器件。

在本实施例中，以nmos器件作为示例来进行说明，但应该理解，所述示例仅仅是出于说明的目的给出，并非局限于此。实际上，任何具有延迟功能的器件都可以在本申请的方案中使用。它们都属于本申请的保护范围。

nmos是具有输入端输出端和控制端的基本器件，利用nmos开关的这个特性，可以直接把延迟通过对nmos开关的控制带入到信号传输中，从而实现线上延迟的模拟。

在图2中示出了根据本申请的一个实施例的phy与颗粒之间的示例引线连接图。

具体而言，由于芯片之间一般同时存在多条引线(如图1所示)，因此，为了清楚起见，在图2中，仅示出了对其中一条引线的改进布置。应该理解，其他引线也可以遵循图2所示的方式来进行改进，但出于简洁和篇幅的考虑，在图2中仅仅示出了其中一条引线的布置。

如图所示，在phy与颗粒之间的各走线连接中增加一个nmos器件。

所述nmos具有三个端口，即输入端、输出端和控制端。每个端口分别针对输入信号、输出信号和控制信号这三种信号。

由于信号传输存在方向性，因此，当从phy端到颗粒方向进行信号传输时，nmos的输入端与phy端相连，输出端与颗粒相连，而控制端信号为phy端的oe(使能)信号；

因为，信号也可以从颗粒方向传输到phy端方向，因此，从颗粒到phy端的信号传输需要另外接线，这时，nmos的输入端为与颗粒相连，输出端与phy端相连，而控制端与颗粒的oe相连。这样，原本使用一根引线的双向信号传输被分成两根引线来分别进行单向信号传输。通过将一根引线分成两根就能分别实现从phy端到颗粒方向的信号延迟模拟和从颗粒传输到phy端的信号延迟模拟。

在其他实施例中，如果芯片间仅需要单向数据通信，则并不需要将一根引线拆成两根，因此，这可以根据芯片设计的要求来执行。

在为每根引线添加了nmos开关之后，可以开始验证训练流程，此时可以为nmos器件加上门控延迟，而这个延迟就是所希望去模拟真实环境下的信号延迟。这个延迟通过先在环境中设定一个参数，随后利用Uvm本身的随机化并加上一个合理的约束来确定，这样子每次验证的时候都有不同的dly(延迟)值。当确定了要施加的延迟之后，在Uvm环境下用verilog语法直接生成带有延迟的器件。也就是说，利用verilog里面的语法和调用语法库里的基本器件(例如，generate和nmos#dly(输入，输出，控制信号))就能在验证训练流程时实现线上延迟的模拟。

具体而言，关于延迟值的选取，可以通过执行下述步骤来实现：

首先，在步骤1，延迟大小与走向长度成正相关，越是先进的制程延迟越小。因此，首先可以根据接口芯片之间的线长来估算出一个参数。例如，根据经验，在先进封装下，500ps的走线延迟已经是一个非常大的值，因此，可以将参数设定为500ps。当然，不同的封装，所述参数也可以是不同，这个参数可以被认为就是对这种封装可接受的线上延迟值上限。该参数可以根据现有封装制程的公认延迟上限来设置。

在设定完参数之后，在步骤2，还需要考虑本设计使用的延迟方法受到的约束。当信号的延迟超过比特位宽度时，会导致采集不到数据，因此，所述约束是受比特位宽度约束的延迟上限值。比特位宽度的计算可以表示为：

1/波特率(Ghz)＝1比特位的宽度(s)：

以信号频率6400MHZ为例，其比特位宽度限制为：1/6.4GHZ＝1.5625x10^-9s＝156.25ps；

以信号频率1600MHZ为例，其比特位宽度限制为：1/1.6GHZ＝6.25x10^-9s＝625ps；

也就是说，对于频率为6400MHZ的信号来说，超过156.25ps的延迟就会导致采集不到数据，因此，如果采用如上所述的参数500ps，则会导致数据采集失败。因此，应该将延迟值上限设定为不超过156.25ps。

而对于频率为1600MHZ的信号来说，超过625ps的延迟才会导致采集不到数据，因此，如果采用如上所述的参数500ps，并不会存在数据丢失的问题。因此，可以将延迟值上限设定为不超过500ps。

由此可见，在这一步中设定的延迟值上限实际上是在参数设定的延迟值上限和受到比特位的宽度约束的延迟值上限中取最小的那个作为设定的延迟值上限，即：

min{约束,参数}；

以参数为500ps，频率6400MHZ为例，1/6.4GHZ＝156.25ps＝156.25ps<500ps，因此，取156.25ps为设定的延迟值上限。

以参数为500ps，频率1600MHZ为例，1/1.6GHZ＝625ps>500ps，因此，取500ps为设定的延迟值上限。

最后，因为在实际使用中，芯片间的信号延迟每次都不一样，存在一定的随机性，因此，在步骤3中，基于在步骤2中设定的延迟值上限，在每次验证时为每根需要训练的线上的信号从0-延迟值上限的范围中随机选择一个值作为延迟值，从而模拟在实际运行时的信号延迟的随机性。

至此，通过上述步骤1-3，最终确定了nmos的延迟值，并可以通过例如上述的verilog语法生成带有该延迟的nmos器件。

然后，通过执行训练流程后，观察经过最终训练后的信号是否能补偿校正这个延迟带来的影响来验证所述训练流程。通过多次重复上述操作，即可检查出整个训练流程的完备性。

应该理解，尽管在上面的实施例中是以nmos作为延迟器件的示例进行了说明，但也可以使用诸如pmos、buffer之类的其他器件来实现本申请的方案。

在对本申请的方案的基本原理进行了说明之后，下面再结合图3来说明根据本申请的一个实施例的用于在验证训练流程时制造线上延迟的方法的示例流程。

如图所示，在步骤302，将芯片间的引线从单根分成两根。但如果芯片间仅需要单向数据通信，则并不需要将一根引线拆成两根，因此，这可以根据芯片设计的要求选择性地执行该步骤。

在步骤304，为每根引线添加一个延迟器件。如前所述，所述延迟器件可以是具有延迟功能的任何器件，例如nmos、pmos、buffer等等。

在步骤306，根据芯片封装制程设定一个参数。该参数表示了基于该种封装制程中的芯片间的线长估算出的线上延迟的延迟值上限。因此，针对不同的封装，所述参数也可以是不同。越是先进的制程延迟越小。

在步骤308，根据传输的信号频率确定。如前所述，除了考虑制程的线长因素导致的延迟之外，还需要考虑本设计使用的延迟方法受到的约束。当信号的延迟超过比特位宽度时，会导致采集不到数据，因此，所述约束是受比特位宽度约束的延迟上限值。比特位宽度的计算可以表示为：

1/波特率(Ghz)＝1比特位的宽度(s)。

在步骤310中，从所述参数和所述约束中取最小的值作为设定的延迟值上限，即：

min{约束,参数}

以参数为500ps，频率1600MHZ为例，1/1.6GHZ＝625ps>500ps，因此，取500ps为设定的延迟值上限。在步骤312中，在0-设定的延迟值上限的范围中随机选取一个值作为延迟值，并例如利用Uvm中的verilog语法直接生成带有延迟的器件以将需要延迟的信号接到该延迟器件上，从而实现线上延迟的模拟。

上述的方法可以被反复多次执行，以检查整个训练流程的完备性。

有益效果：

前端验证在没有线上延迟的情况下，所验证的训练流程并不完全。而通过增加了中转信号的延迟器件(例如nmos)并配合对应的门延迟(步骤1-3的方法)，本申请的方案可以模仿出真实环境传输接口到颗粒端或颗粒端到传输接口的延迟，使得能够验证芯片在不同延迟下，训练不同值时的表现。

另外由于原先的一根引线变成两根引线，可以为phy到颗粒和颗粒到phy分别设置不同的延迟，这个也更符合真实情况。

虽然以上描述了不同的实施例，但应当理解的是它们只是作为示例而非限制。(诸)相关领域的技术人员将领会，在不偏离如所附权利要求书所定义的本发明的精神和范围的情况下，可以在形式和细节方面进行各种修改。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims

1.一种在验证训练流程时制造线上延迟的方法，包括：

为芯片间的每根引线添加一个延迟器件；

2.如权利要求1所述的方法，其特征在于，所述方法还包括：

在执行所述方法之前，将所述芯片间的引线从单根分成两根。

3.如权利要求1所述的方法，其特征在于，所述根据传输的信号频率确定约束的步骤包括：根据下述公式来确定受到比特位宽度约束的延迟值上限：

1/波特率(Ghz)＝1比特位的宽度(s)。

4.如权利要求1所述的方法，其特征在于，所述方法还包括：

反复多次执行所述方法，以检查整个训练流程的完备性。

5.如权利要求1所述的方法，其特征在于，所述延迟器件为能增加延迟的器件。

6.如权利要求5所述的方法，其特征在于，所述延迟器件为nmos、pmos、buffer或其他能延迟的器件。

7.如权利要求1所述的方法，其特征在于，所述验证训练流程在Uvm环境中进行。

8.如权利要求7所述的方法，其特征在于，使用Uvm中的verilog语法直接生成带有延迟的器件并将需要延迟的信号接到所述延迟器件。

9.一种存储有计算机可执行指令的计算机存储介质，当计算机执行所述计算机可执行指令时，使得所述计算机执行如权利要求1所述的方法。

10.一种计算机系统，包括用于执行如权利要求1所述的方法的装置。