CN116801641A - 半导体结构及其形成方法和三维存储结构 - Google Patents
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Abstract
本公开涉及一种半导体结构及其形成方法和三维存储结构，其中，半导体结构包括：存储结构、开关结构、第一电极、第二电极和钝化层；存储结构，通过第一电极连接至开关结构；开关结构，通过第二电极连接至对应的位线或字线；在开关结构导通时，开关结构将对应的位线或字线连接至存储结构；其中，第二电极、开关结构、第一电极和存储结构沿第一方向依次设置；第一电极和/或第二电极的侧壁被钝化层包围。这样，第一电极和第二电极的侧壁上形成了钝化层，从而，能够避免半导体结构的导通区域集中于第一电极和第二电极的侧壁，进一步提高半导体结构的耐久性。
Description
技术领域
本公开涉及半导体领域，尤其涉及一种半导体结构及其形成方法和三维存储结构。
背景技术
目前，基于交叉点阵结构的相变存储器存在许多工艺相关的问题亟待解决。其中，刻蚀等工艺环节带来的结构薄弱点在后期的电性测试和应用中，将严重影响器件的性能和阵列的一致性，从而拉低整个存储器颗粒的可用性。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及其形成方法和三维存储结构，降低漏电流和元素扩散，以提升半导体结构的耐久性。
本发明的技术方案是这样实现的：
本公开实施例提供了一种半导体结构，包括：存储结构、开关结构、第一电极、第二电极和钝化层；存储结构，通过第一电极连接至开关结构；开关结构，通过第二电极连接至对应的位线或字线；在开关结构导通时，开关结构将对应的位线或字线连接至存储结构；其中，第二电极、开关结构、第一电极和存储结构沿第一方向依次设置；第一电极和/或第二电极的侧壁被钝化层包围。
上述方案中，第一电极和第二电极的导电率均大于钝化层的导电率。
上述方案中，存储结构包括：相变层和金属层；其中，相变层，连接至第一电极和第三电极，并通过第三电极连接至对应的字线或位线，被配置为响应于接收的电流在晶态和非晶态之间相互转换；相变层与第一电极和第三电极之间均设置有金属层。
上述方案中，半导体结构还包括保护层；在第一方向上，相变层、金属层和第三电极的侧壁均被保护层包围。
上述方案中，保护层的厚度小于预设值。
上述方案中，开关结构为双向阈值开关、二极管、隧道结、双极结型晶体管、混合离子电子传导器件或金属氧化物半导体晶体管中的任一种。
上述方案中，半导体结构呈沿第一方向延伸的柱状。
本公开实施例还提供了一种三维存储结构，三维存储结构包括上述方案中的半导体结构；多个半导体结构沿第一方向堆叠形成三维存储结构。
本公开实施例还提供了一种半导体结构的形成方法，包括：提供衬底；在衬底上，形成存储结构、第一电极、第二电极、开关结构和钝化层；其中，存储结构通过第一电极连接至开关结构；开关结构通过第二电极连接至对应的位线或字线；第二电极、开关结构、第一电极和存储结构沿第一方向依次设置；所述钝化层包围第一电极和/或第二电极的侧壁。
上述方案中，形成存储结构，包括：沿第一方向，依次沉积第二电极材料层、开关结构材料层、第一电极材料层、存储结构材料层和第三电极材料层；在第三电极材料层上形成图案化的硬掩膜；按照图案化的硬掩膜进行刻蚀，直至第一电极材料层为止，暴露存储结构的侧壁；包围存储结构的侧壁，形成保护层。
上述方案中，形成钝化层，包括：继续进行刻蚀，直至衬底为止，暴露第一电极和第二电极的侧壁；包围第一电极和第二电极的侧壁，形成钝化层。
上述方案中，形成钝化层，还包括：继续进行刻蚀，直至开关结构材料层为止，暴露第一电极的侧壁；包围第一电极的侧壁，形成钝化层；继续进行刻蚀，直至衬底为止，形成开关结构和第二电极。
上述方案中，钝化层的形成方式包括化学前驱体处理、等离子体处理和气氛加热处理。
上述方案中，钝化层包括氧族元素或氮族元素。
本公开实施例提供了一种半导体结构，包括：存储结构、开关结构、第一电极、第二电极和钝化层；存储结构，通过第一电极连接至开关结构；开关结构，通过第二电极连接至对应的位线或字线；在开关结构导通时，开关结构将对应的位线或字线连接至存储结构；其中，第二电极、开关结构、第一电极和存储结构沿第一方向依次设置；第一电极和/或第二电极的侧壁被钝化层包围。这样，第一电极和第二电极的侧壁上形成了钝化层，第一电极和第二电极的导电率均大于钝化层的导电率，从而，能够避免半导体结构的导通区域集中于第一电极和第二电极的侧壁，使得导通的电流能够在第一电极和第二电极内均匀分布，进一步提高半导体结构的耐久性。同时，保护层能够避免开关结构、第一电极和第二电极产生元素扩散，从而，避免影响开关结构、第一电极和第二电极的电学性能，提高半导体结构的良率。
附图说明
图1为本公开实施例提供的半导体结构的结构示意图一；
图2为本公开实施例提供的电极性能的示意图；
图3为本公开实施例提供的半导体结构的结构示意图二；
图4为本公开实施例提供的半导体结构的结构示意图三；
图5为本公开实施例提供的三维存储结构的结构示意图；
图6为本公开实施例提供的半导体形成方法的流程示意图；
图7为本公开实施例提供的半导体形成方法的结构示意图一；
图8A为本公开实施例提供的半导体形成方法的结构示意图二；
图8B为本公开实施例提供的半导体形成方法的结构示意图三；
图9A为本公开实施例提供的半导体形成方法的结构示意图四；
图9B为本公开实施例提供的半导体形成方法的结构示意图五；
图9C为本公开实施例提供的半导体形成方法的结构示意图六；
图9D为本公开实施例提供的半导体形成方法的结构示意图七；
图9E为本公开实施例提供的半导体形成方法的结构示意图八；
图9F为本公开实施例提供的半导体形成方法的结构示意图九；
图9G为本公开实施例提供的半导体形成方法的结构示意图十；
图9H为本公开实施例提供的半导体形成方法的结构示意图十一；
图10A为本公开实施例提供的半导体形成方法的结构示意图十二；
图10B为本公开实施例提供的半导体形成方法的结构示意图十三。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
图1是本公开实施例提供的一种可选的半导体结构80的结构示意图，如图1所示，半导体结构80包括：存储结构10、开关结构20、第一电极30、第二电极40和钝化层50。存储结构10通过第一电极30连接至开关结构20；开关结构20，通过第二电极40连接至对应的位线或字线。在开关结构20导通时，开关结构20将对应的位线或字线连接至存储结构10。其中，第二电极40、开关结构20、第一电极30和存储结构10沿第一方向X依次设置。第一电极30和/或第二电极40的侧壁被钝化层50包围。
本公开实施例中，继续参考图1，半导体结构80可以包括多个存储单元。每个存储单元均包括存储结构10、开关结构20、第一电极30、第二电极40和钝化层50。半导体结构80可以为相变存储器(Phase Change Memory，PCM)，相应地，存储结构10可以包括相变层。相变层可以在非晶相和晶相之间转换，并且，相变层在非晶相和晶相之间的电阻率具有较大差异。从而，存储结构10可以利用相变层的导电性差异来存储数据。
需要说明的是，继续参考图1，半导体结构80还包括多条沿第二方向Y延伸的字线(Word line，WL)710，多条沿第三方向Z延伸的位线(Bit line，BL)720和填充介质730。填充介质730用于填充相邻存储单元之间的间隙。
本公开实施例中，继续参考图1，开关结构20可以为双向阈值开关(OvonicThreshold Switching，OTS)，形成开关结构20的材料可以为ZnxTey、GexTey、NbxOy、SixAsyTez等材料中的任意一种。半导体结构80可以通过控制开关结构20处于打开状态，向开关结构20对应的存储结构10施加电流，以使对应的存储结构10中的相变层在晶相和非晶相之间切换，向存储结构10写入对应的数据；或者，半导体结构80可以通过控制开关结构20处于打开状态，读取存储结构10存储的数据。
还需要说明的是，本公开实施例中，参考图1，形成半导体结构80的过程中，干法刻蚀过程会损伤第一电极30的侧壁和第二电极40的侧壁，从而，第一电极30和第二电极40的侧壁区域均会出现电阻降低或漏电增大的问题，使得存储单元的导通区域由理想均匀分布变为侧壁导通强，中心导通弱，进而，影响了半导体结构的耐久性。
本公开实施例中，继续参考图1，通过含有目标元素(例如，氧族元素或氮族元素)的化学前驱体处理、等离子体处理或气氛加热处理等方式对第一电极30和第二电极40的侧壁进行处理，在第一电极30和第二电极40的侧壁上形成钝化层50。例如，第一电极30和第二电极40的材料均可以为非晶碳，本公开可以利用含有氮元素的气氛，对第一电极30和第二电极40的侧壁进行掺杂，形成钝化层50。进一步地，图2是本公开实施例示出的碳(C)的电阻率随着氮元素掺杂的比例的曲线图，结合图1和图2，钝化层50中氮元素的掺杂的比例大于第一电极30和第二电极40。这样，第一电极30和第二电极40的侧壁上形成了钝化层50，第一电极30和第二电极40的导电率均大于钝化层50的导电率，也即，第一电极30和第二电极40的侧壁具有更高电阻。从而，半导体结构80中的任一存储单元导通时，导通的电流沿第一电极30和第二电极40的侧壁以外的其他区域通过，使得导通的电流能够在第一电极30和第二电极40内均匀分布，能够避免半导体结构80的导通区域集中于第一电极30和第二电极40的侧壁，进一步提高半导体结构80的耐久性。同时，钝化层50能够避免开关结构20、第一电极30和第二电极40产生元素扩散，从而，避免影响开关结构20、第一电极30和第二电极40的电学性能，提高半导体结构80的良率。
本公开实施例中，参考图1，在第一电极30和第二电极40的侧壁上同时形成钝化层50的情况下，形成钝化层50的材料可能会对开关结构20造成影响。并且，相较于第一电极30，第二电极40的侧壁被干法刻蚀过程中离子轰击的时间较少，受到的损伤相对较小。因此，本公开可以仅在第一电极30的侧壁形成钝化层50。这样，在确保形成钝化层50的过程不会对开关结构20的性能造成影响的前提下，使得导通的电流能够在第一电极30内均匀分布，从而，避免半导体结构80的导通区域集中于第一电极30的侧壁，进一步提高了半导体结构80的耐久性。
图3更为具体地示出了图1中的第一电极30和第二电极40，本公开的一些实施例中，参考图3，第一电极30和第二电极40的导电率均大于钝化层50的导电率。
本公开实施例中，继续参考图3，开关结构20可以为双向阈值开关。在第二电极40上施加高于开关结构20的阈值电压的电压，开关结构20处于低电阻状态，从而允许电流通过。由于第一电极30和第二电极40的导电率均大于钝化层50，电流沿第一方向X上进入存储结构之前，导通的电流能够在第一电极30和第二电极40内均匀分布。从而，开关结构20中电流将如图3中的箭头所示，在Y方向和Z方向上均匀分布。
图4更为具体地示出了图1中的存储结构10，本公开的一些实施例中，结合图1和图4，存储结构10包括：相变层110和金属层120。其中，相变层110连接至第一电极30和第三电极60。相变层110通过第三电极60连接至对应的字线或位线，被配置为响应于接收的电流在晶态和非晶态之间相互转换。相变层110与第一电极30和第三电极60之间均设置有金属层120。
本公开实施例中，参考图4，形成相变层110的材料可以包括硫属化物(chalcogenide)，包括锗(Ge)、锑(Sb)、碲(Te)、铟(In)或镓(Ga)中的至少一种元素形成的化合物。形成相变层110的材料还可以GaSb、InSb、InSe、SbTe和GeTe等二元化合物中的任意一种。形成相变层110的材料还可以是GeSbTe、GaSeTe、InSbTe、SnSbTe和InSbGe等三元化合物中的任意一种。形成相变层110的材料还可以AgInSbTe、GeSnSbTe、GeSbSeTe和TeGeSbS等四元化合物中的任意一种。形成第三电极60的材料可以为非晶碳。形成位线720和字线710的材料均可以为钨(W)、钴(Co)、铜(Cu)、铝(Al)或者多晶硅等材料中的任意一种。
本公开实施例中，参考图4，形成金属层120的材料可以为钨(W)、氮化钨(WN)、氮化硅钨(WSiN)、钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)、钽(Ta)、氮化钽(TaN)和氮化硅钽(TaSiN)等材料中的任意一种。相变层110与第一电极30和第三电极60之间均设置有金属层120。从而，能够增加第一电极30与相变层110之间以及第三电极60与相变层110之间的粘合力。
本公开实施例中，结合图1和图4，图1中开关结构20通过第二电极40连接至字线710；相应地，存储结构10可以通过第三电极60连接至位线720。从而，本公开可以通过向字线710施加电压的方式，向存储结构10中写入数据；通过向字线710施加电压的方式，擦除存储结构10中写入的数据。
本公开的一些实施例中，参考图4，半导体结构80还包括保护层130；在第一方向X上，相变层110、金属层120和第三电极60的侧壁均被保护层130包围。
本公开实施例中，继续参考图4，相变层110、金属层120和第三电极60的侧壁均被保护层130包围。保护层130可以为氮化物，例如，氮化硅。这样，能够避免后续的刻蚀过程对相变层110、金属层120和第三电极60造成损伤。
本公开的一些实施例中，保护层的厚度小于预设值。
本公开实施例中，继续参考图4，保护层130的厚度过大会影响存储结构10的性能。因此，为避免影响存储结构10的性能，保护层130的厚度小于预设值。
本公开的一些实施例中，参考图1，开关结构20为双向阈值开关、二极管(Diode)、隧道结(Tunnel Junction)、双极结型晶体管(Bipolar Junction Transistor，BJT)、混合离子电子传导器件(Mixed Ionic-electronic Conductor，MIEC)或金属氧化物半导体晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)中的任一种。
本公开的一些实施例中，参考图1，半导体结构80呈沿第一方向X延伸的柱状。
本公开实施例中，参考图1，半导体结构80包括多个存储单元。多个存储单元均呈柱状，且均沿第一方向X延伸。
图5是本公开实施例提供的一种可选的三维存储结构90的结构示意图，参考图5，三维存储结构90包括上述实施例中的半导体结构；多个半导体结构沿第一方向X堆叠形成三维存储结构90。
本公开实施例中，继续参考图5，三维存储结构90可以包括多条相互平行的位线720、多条相互平行的字线710和多个存储单元901。多个存储单元901位于相应字线710和相应位线720的交叉处，且连接至相应字线710和相应位线720。
图6是本公开实施例提供的半导体结构形成方法的一个可选的流程示意图，将结合图6示出的步骤进行说明。
S101、提供衬底。
本公开实施例中，衬底可以是半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，还可以包括其他含半导体材料的衬底，例如绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底、绝缘层上的多晶半导体层、硅锗衬底、碳化硅(SiC)衬底等。
S102、在衬底上，形成存储结构、第一电极、第二电极、开关结构和钝化层；其中，存储结构通过第一电极连接至开关结构；开关结构通过第二电极连接至对应的位线或字线；第二电极、开关结构、第一电极和存储结构沿第一方向依次设置；钝化层包围第一电极和/或第二电极的侧壁。
图7示出了存储结构、第一电极、第二电极、开关结构和钝化层对应的材料层的位置关系，需要说明的是，图7中的导线层700用于形成字线或位线，位线或字线的形成过程不在此赘述。
本公开实施例中，参考图7，沿第一方向X，在衬底800上依次沉积导线层700、第二电极材料层400、开关结构材料层200、第一电极材料层300、存储结构材料层100和第三电极材料层600。
本公开实施例中，参考图7，沉积第一电极材料层300、开关结构材料层200、第二电极材料层400、存储结构材料层100及第三电极材料层600的工艺可以为化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)等工艺中的任意一种。
图8A和图8B示出了存储结构10、第一电极30、第二电极40、开关结构20和钝化层50，图8A和图8B分别为俯视图和前视剖视图，图8B的剖视位置为图8A中A-A'处。
本公开实施例中，图7所示的第二电极材料层400、开关结构材料层200、第一电极材料层300、存储结构材料层100和第三电极材料层600需要分别沿第二方向Y和第三方向Z进行刻蚀，形成图8A和图8B所示的位于相邻存储单元901之间的间隙902。也就是说，分别沿第二方向Y和第三方向Z对图7所示的多个材料层进行刻蚀，将相应的多个材料层进行分隔，形成图8A和图8B所示的存储结构10、第一电极30、第二电极40、开关结构20。
以沿第二方向Y对图7所示的多个材料层进行刻蚀为例进行说明：
图9A和图9B示出的硬掩膜900具有若干条沿第二方向Y延伸的第一心轴910，图9A和图9B分别为俯视图和前视剖视图，图9B的剖视位置为图9A中A-A'处。图9C示出了沿第二方向Y进行刻蚀时形成的保护层130，图9D示出了沿第二方向Y进行刻蚀时形成的钝化层50。
本公开实施例中，结合9A和图9B，沿硬掩膜900对第三电极材料层600进行刻蚀，直至第一电极材料层300，暴露了存储结构在第二方向Y上的侧壁。而后，包围存储结构在第二方向Y上的侧壁，形成如图9C所示的在第二方向Y延伸上的保护层130。继续沿第二方向Y进行刻蚀，直至衬底800为止，暴露了第一电极和第二电极在第二方向Y上的侧壁。而后，包围第一电极和第二电极的侧壁，形成如图9D所示的在第二方向Y延伸上的钝化层50。
可以理解的是，钝化层包围了第一电极和第二电极的侧壁，第一电极和第二电极的侧壁具有更高电阻。从而，半导体结构中的任一存储单元导通时，导通的电流沿第一电极和第二电极的侧壁以外的其他区域通过，使得导通的电流能够在第一电极和第二电极内均匀分布，能够避免半导体结构的导通区域集中于第一电极和第二电极的侧壁，进一步提高半导体结构的耐久性。
本公开的一些实施例中，可以通过S201～S204来实现图6示出的S102，将结合各步骤进行说明。
S201、沿第一方向，依次沉积第二电极材料层、开关结构材料层、第一电极材料层、存储结构材料层和第三电极材料层。
S202、在第三电极材料层上形成图案化的硬掩膜。
本公开实施例中，结合图7和图9A，导线层700、第二电极材料层400、开关结构材料层200、第一电极材料层300、存储结构材料层100和第三电极材料层600依次沉积在衬底800上。第三电极材料层600上形成了图案化的硬掩膜900。从而，可以沿图案化的硬掩膜900进行刻蚀。
图10A和图10B示出的硬掩膜900具有若干条沿第三方向Z延伸的第二心轴920，图10A和图10B分别为俯视图和前视剖视图，图10B的剖视位置为图10A中A-A'处。
需要说明的是，本公开实施例中，图9A中所示的硬掩膜900包括若干个第一心轴910均沿第二方向Y延伸。因而，在沿图9A所示的硬掩膜900进行刻蚀后，还需要沿图10A所示的硬掩膜900进行刻蚀，才能够形成图8A和图8B所示的存储结构10、第一电极30、第二电极40、开关结构20。
S203、按照图案化的硬掩膜进行刻蚀，直至第一电极材料层为止，暴露存储结构的侧壁。
本公开实施例中，结合图9B和图10B，按照图案化的硬掩膜900分别沿第二方向Y和第三方向Z进行刻蚀，直至第一电极材料层300为止，暴露存储结构的侧壁。也就是说，本公开沿第二方向Y和第三方向Z中的一个方向进行刻蚀的过程中，暴露该方向的存储结构10的侧壁，在后续的步骤中形成该方向上的保护层130。
S204、包围存储结构的侧壁，形成保护层。
本公开实施例中，结合图9B和图9C，在暴露存储结构的侧壁后，包围存储结构的侧壁，形成第一保护层131。而后，形成覆盖第一保护层131的第二保护层132。第一保护层131和第二保护层132均可通过化学气相沉积等方式形成。形成第一保护层131的材料可以为氮化物，例如氮化硅。形成第二保护层132的材料可以为氧化物，例如，氧化硅。这样，能够避免后续的刻蚀过程对相变层、金属层和第三电极造成损伤。
本公开的一些实施例中，可以通过S301～S302来实现图6示出的S102，将结合各步骤进行说明。
S301、继续进行刻蚀，直至衬底为止，暴露第一电极和第二电极的侧壁。
图9E示出了沿第二方向Y进行刻蚀时第一电极和第二电极的侧壁，本公开实施例中，结合图9C和图9E，在形成保护层130后，可以继续进行刻蚀，直至衬底800为止，暴露第一电极和第二电极的侧壁。也就是说，分别沿第二方向Y和第三方向Z进行处理后，能够形成包围存储结构10的保护层130以及包围第一电极30和第二电极40的钝化层50。也就是说，本公开沿第二方向Y和第三方向Z中的一个方向进行刻蚀的过程中，暴露该方向的第一电极30和第二电极40的侧壁，在后续的步骤中形成该方向上的钝化层50。
需要说明的是，若导线层700对应形成的位线(或字线)沿第二方向Y延伸，则在沿第二方向Y进行刻蚀时，刻蚀至衬底800，而后，沿第三方向Z进行刻蚀时，刻蚀至导线层700。若导线层700对应形成的位线(或字线)沿第三方向Z延伸，则在沿第三方向Z进行刻蚀时，刻蚀至衬底800，而后，沿第二方向Y进行刻蚀时，刻蚀至导线层700。
S302、包围第一电极和第二电极的侧壁，形成钝化层。
本公开实施例中，结合图9D和图9E，通过含有目标元素(例如，氧族元素)的化学前驱体处理、等离子体处理或气氛加热处理等方式对图9E中所示的第一电极30和第二电极40的侧壁进行处理，在第一电极30和第二电极40的侧壁上形成图9D所示的钝化层50。这样，能够避免半导体结构的导通区域集中于第一电极30和第二电极40的侧壁，使得导通的电流能够在第一电极30和第二电极40内均匀分布，从而，能够提高半导体结构80的耐久性。
本公开的一些实施例中，可以通过S401～S403来实现图6示出的S102，将结合各步骤进行说明。
S401、继续进行刻蚀，直至开关结构材料层为止，暴露第一电极的侧壁。
需要说明的是，本公开实施例中，在对电极侧壁上保护层的过程中，为避免保护层对开关结构的性能造成影响，本公开可以仅在第一电极的侧壁上形成保护层。
图9F、图9G和图9H示出了仅在第一电极的侧壁形成保护层的结构示意图，其中，图9F、图9G和图9H均为正视剖视图。需要说明的是，图9F、图9G和图9H对应的俯视图未示出，图9F、图9G和图9H的俯视图与图9A具有相同的剖视位置。图9F示出了沿第二方向Y进行刻蚀时第一电极的侧壁，图9G示出了沿第二方向Y进行刻蚀时第一电极的侧壁上形成的保护层，图9H示出了第二电极和开关结构。
本公开实施例中，结合图9C和图9F，在形成保护层130后，可以继续进行刻蚀，直至开关结构材料层200为止，暴露第一电极的侧壁。也就是说，本公开沿第二方向Y和第三方向Z中的一个方向进行刻蚀的过程中，暴露该方向的第一电极30的侧壁，在后续的步骤中形成该方向上的钝化层50。
S402、包围第一电极的侧壁，形成钝化层。
本公开实施例中，结合图9F和图9G，通过含有目标元素的化学前驱体处理、等离子体处理或气氛加热处理等方式对图9F中所示的第一电极30的侧壁进行处理，在第一电极30的侧壁上形成图9G所示的钝化层50。这样，第一电极30的导电率大于钝化层50的导电率，能够避免半导体结构的导通区域集中于第一电极30的侧壁，使得导通的电流能够在第一电极30内均匀分布。同时，确保形成钝化层的过程不会对开关结构20的性能造成影响，进一步提高了半导体结构80的耐久性。
S403、继续进行刻蚀，直至衬底为止，形成开关结构和第二电极。
本公开实施例中，结合图9G和图9H，在第一电极30的侧壁形成钝化层50后，可以继续进行刻蚀，直至衬底800为止，形成开关结构20和第二电极40。
本公开的一些实施例中，钝化层的形成方式包括化学前驱体处理、等离子体处理和气氛加热处理。
本公开实施中，参考图8B，钝化层50的形成方式包括化学前驱体处理、等离子体处理和气氛加热处理中的任意一种。
本公开的一些实施例中，钝化层包括氧族元素或氮族元素。
本公开实施例中，参考图8B，在第一电极30和第二电极40上形成钝化层50时，也会对开关结构20的侧壁进行处理。为了确保形成钝化层50所引入的元素需要对开关结构20的性能不产生明显的负面效果，钝化层20可以包括氧族元素或氮族元素。例如，开关结构可以为双向阈值开关，表1示出了在第一电极30和第二电极40具有不同掺氮比例的情况下，双向阈值开关的运行数据。
表1
需要说明的是，参考表1，“FF”对应双向阈值开关初始初始化操作，“After FF”对应双向阈值开关初始化完成后到器件失效前的稳定开关过程，“Vt”为双向阈值开关的阈值电压，“It”为双向阈值开关的阈值电流，“Vh”为双向阈值开关的保持电压，“Ih”为双向阈值开关的保持电流，“WSN N ratio”对应第一电极30和第二电极40的掺氮比例，“low”和“high”分别对应双向阈值开关的具有较低的掺氮比例和较高的掺氮比例，“LKG@2V(pA)”对应双向阈值开关在仿真电压为2V时的仿真电流。
还需要说明的是，表1中以WSN N ratio的量(即Low和High)进行区分，是由于该数据来源的器件中，碳氮化物的特殊制备方法中WSN N ratio是可调整的。表1中数据可以理解为：对于相同的双向阈值开关材料，WSN N ratio不同，会影响测得双向阈值开关的电学特性。相应地，可以调整WSN N ratio，使得双向阈值开关(即开关结构20)的性能保持稳定，不受到负面影响。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (14)
1.一种半导体结构，其特征在于，包括：存储结构、开关结构、第一电极、第二电极和钝化层；
所述存储结构，通过所述第一电极连接至所述开关结构；
所述开关结构，通过所述第二电极连接至对应的位线或字线；在所述开关结构导通时，所述开关结构将对应的所述位线或所述字线连接至所述存储结构；其中，
所述第二电极、所述开关结构、所述第一电极和所述存储结构沿第一方向依次设置；所述第一电极和/或所述第二电极的侧壁被所述钝化层包围。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一电极和所述第二电极的导电率均大于所述钝化层的导电率。
3.根据权利要求1所述的半导体结构，其特征在于，所述存储结构包括：相变层和金属层；其中，
所述相变层，连接至所述第一电极和第三电极，并通过所述第三电极连接至对应的字线或位线，被配置为响应于接收的电流在晶态和非晶态之间相互转换；
所述相变层与所述第一电极和所述第三电极之间均设置有所述金属层。
4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括保护层；
在所述第一方向上，所述相变层、所述金属层和所述第三电极的侧壁均被所述保护层包围。
5.根据权利要求4所述的半导体结构，其特征在于，所述保护层的厚度小于预设值。
6.根据权利要求1所述的半导体结构，其特征在于，所述开关结构为双向阈值开关、二极管、隧道结、双极结型晶体管、混合离子电子传导器件或金属氧化物半导体晶体管中的任一种。
7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构呈沿所述第一方向延伸的柱状。
8.一种三维存储结构，其特征在于，所述三维存储结构包括如权利要求1至7任一项所述的半导体结构；多个所述半导体结构沿第一方向堆叠形成所述三维存储结构。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上，形成存储结构、第一电极、第二电极、开关结构和钝化层；其中，所述存储结构通过所述第一电极连接至所述开关结构；所述开关结构通过所述第二电极连接至对应的位线或字线；所述第二电极、所述开关结构、所述第一电极和所述存储结构沿第一方向依次设置；所述钝化层包围所述第一电极和/或所述第二电极的侧壁。
10.根据权利要求9所述半导体结构的形成方法，其特征在于，形成所述存储结构，包括：
沿所述第一方向，依次沉积第二电极材料层、开关结构材料层、第一电极材料层、存储结构材料层和第三电极材料层；
在所述第三电极材料层上形成图案化的硬掩膜；
按照图案化的所述硬掩膜进行刻蚀，直至所述第一电极材料层为止，暴露所述存储结构的侧壁；
包围所述存储结构的侧壁，形成保护层。
11.根据权利要求10所述半导体结构的形成方法，其特征在于，形成所述钝化层，包括：
继续进行刻蚀，直至所述衬底为止，暴露所述第一电极和所述第二电极的侧壁；
包围所述第一电极和所述第二电极的侧壁，形成所述钝化层。
12.根据权利要求10所述半导体结构的形成方法，其特征在于，形成所述钝化层，还包括：
继续进行刻蚀，直至所述开关结构材料层为止，暴露所述第一电极的侧壁；
包围所述第一电极的侧壁，形成所述钝化层；
继续进行刻蚀，直至所述衬底为止，形成所述开关结构和所述第二电极。
13.根据权利要求9所述半导体结构的形成方法，其特征在于，所述钝化层的形成方式包括化学前驱体处理、等离子体处理和气氛加热处理。
14.根据权利要求9所述半导体结构的形成方法，其特征在于，所述钝化层包括氧族元素或氮族元素。
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