CN116800259B - 基于动态元素匹配的延迟线电路 - Google Patents

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Abstract

本发明公开了一种基于动态元素匹配的延迟线电路，包括：延迟线模块和数据加权平均模块；延迟线模块包括若干延迟单元；数据加权平均模块的输出端与延迟线模块的控制输入端电连接；延迟线模块用于根据当前选中的延迟单元产生延迟线，通过延迟线锁定输入的参考时钟信号并将参考时钟信号延迟预设的延时时间得到多相位时钟信号；数据加权平均模块用于根据当前输入的数字控制码和上次选中的延迟单元确定当前选中的延迟单元。本发明通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延迟时间，使用动态元素匹配技术，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。

Description

基于动态元素匹配的延迟线电路
技术领域
本发明涉及电子电路技术领域，尤其涉及一种基于动态元素匹配的延迟线电路。
背景技术
延迟锁定电路是通过负反馈回路，将一段延迟线的延迟锁定在特定的值。即将延迟线锁定于一个参考时钟周期，通常延迟线是由延迟匹配的N个延迟单元组成的，这就相当于将参考时钟的一个周期N等分，即实现了对参考时钟周期的N均分内插值，从而产生了多相位的时钟系统，即N倍频的时钟，而通过延迟锁定环时钟沿组合产生的时钟，实际上是一系列延迟后的时钟，即实现了一定程度上的延迟。
在延迟线工作时，需要根据不同数字码，选择不同延迟单元的输出作为输出。但是，基本延迟单元由于工艺、电压、温度上的失配，导致各个部分的模拟元器件的实际权重值不等于理论设计值，从而产生了非线性误差。因此，延迟单元的失配问题严重影响到延迟锁定线的线性度和精度。
发明内容
本发明要解决的技术问题是为了克服现有技术中延迟单元的失配问题严重影响到延迟锁定线的线性度和精度的缺陷，提供一种基于动态元素匹配的延迟线电路。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种基于动态元素匹配的延迟线电路，包括：延迟线模块和数据加权平均模块；
所述延迟线模块包括若干延迟单元；
所述数据加权平均模块的输出端与所述延迟线模块的控制输入端电连接；
所述延迟线模块用于根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号；
所述数据加权平均模块用于根据当前输入的数字控制码和上次选中的延迟单元确定所述当前选中的延迟单元。
较佳地，所述延迟线模块包括：延迟线子模块、鉴相器子模块、累加器子模块、分频器子模块和数字控制码转化子模块；
所述参考时钟信号分别输入所述延迟线子模块的第一输入端、所述鉴相器子模块的第一输入端和所述分频器子模块的输入端，延迟片控制信号输入所述延迟线子模块的第二输入端，所述延迟线子模块的反馈输出端与所述鉴相器子模块的第二输入端电连接，所述鉴相器子模块的输出端与所述累加器子模块的第一输入端电连接，所述分频器子模块的输出端与所述累加器子模块的第二输入端电连接，所述累加器子模块的输出端与所述数字控制码转化子模块的输入端电连接，所述数字控制码转化子模块的输出端与所述延迟线子模块的第三输入端电连接；
所述数字控制码输入所述数据加权平均模块的输入端，所述数据加权平均模块的输出端与所述延迟线子模块的单元选择控制端电连接；
所述延迟线子模块的延时时钟输出端输出所述多相位时钟信号；
所述延迟线子模块用于组成延迟线，产生时间延迟，并输出所述多相位时钟信号；
所述鉴相器子模块用于比较所述参考时钟信号与所述延迟线输出的反馈信号的相位差，并量化为数字的输出信号；
所述累加器子模块用于将所述鉴相器子模块的输出信号累加；
所述分频器子模块用于将所述参考时钟信号分频后作为所述累加器子模块的时钟信号；
所述数字控制码转化子模块用于将输入信号转换为温度计码模拟信号，以调整所述延时时间。
较佳地，所述延迟线子模块包括所述若干延迟单元；
每一所述延迟单元的延迟线输入端与一个延时单元的延迟线输出端电连接，各个延时单元的延迟线输出端与一个延时单元的延迟线输入端电连接，所述若干延迟单元依次串联并首尾连接形成一个延时环；
每一所述延迟单元还接收所述参考时钟信号、所述延迟片控制信号和所述温度计码模拟信号；其中，所述延迟片控制信号用于粗略地调整所述延时时间，所述温度计码模拟信号用于精细地调整所述延时时间；
每一所述延迟单元还具有一个时钟输出接口，以输出所述多相位时钟信号。
较佳地，所述数据加权平均模块向所述延迟线子模块发送参考选择信号、单元选择信号和输出选择信号；
所述参考选择信号、所述单元选择信号和所述输出选择信号用于断开所述延时环的环路并形成一个延迟线，所述当前选中的延迟单元位于所述延迟线的前端，所述延迟线上排序最后的一个当前选中的延迟单元输出所述多相位时钟信号，所述延迟线上最后一个延时单元的延迟线输出端发送所述反馈信号。
较佳地，每一所述延迟单元还包括：第一传输门、第二传输门、第三传输门、第四传输门、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器、第三反相器、第四反相器和第一电容；
一个所述第一电容和一个所述第二NMOS管组成一个延时片，每一所述延时片中所述第一电容的第一端作为所述延时片的第一端，所述第一电容的第二端与所述第二NMOS管的漏极电连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接入延迟片控制信号；
多个所述延时片并联组成一个延时片组，每一所述延迟单元具有第一延时片组、第二延时片组、第三延时片组和第四延时片组；
以所述第一传输门的输入端作为所述延迟线输入端，以所述第四传输门的输出端作为所述延迟线输出端；
所述第二传输门的输入端接收所述参考时钟信号，所述第一传输门的第一控制端和所述第二传输门的第二控制端均接收所述参考选择信号，所述第一传输门的第二控制端和所述第二传输门的第一控制端均接收所述参考选择信号的取反信号，所述第一传输门的输出端分别与所述第二传输门的输出端、所述第一PMOS管的栅极和所述第一NMOS管的栅极电连接，所述第一NMOS管的源极接地，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第一反相器的输入端电连接；
所述第一反相器的输出端分别与所述第一延时片组中延时片的第一端以及所述第二反相器的输入端电连接，所述第二反相器的输出端分别与所述第二延时片组中延时片的第一端以及所述第三反相器的输入端电连接，所述第三反相器的输出端分别与所述第三延时片组中延时片的第一端以及所述第四反相器的输入端电连接，所述第四反相器的输出端分别与所述第四延时片组中延时片的第一端、所述第三PMOS管的栅极和所述第三NMOS管的栅极电连接，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的接地端均接地，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的电源端均与所述第二PMOS管的漏极电连接，所述第二PMOS管的源极与所述电源电压连接，所述第二PMOS管的栅极接收所述温度计码模拟信号；
所述第三NMOS管的源极接地，所述第三PMOS管的源极与所述电源电压连接，所述第三PMOS管的漏极分别与所述第三NMOS管的漏极、所述第四PMOS管的栅极、所述第四NMOS管的栅极和所述第四传输门的输入端电连接，所述第四NMOS管的源极接地，所述第四PMOS管的源极与所述电源电压连接，所述第四PMOS管的漏极分别与所述第四NMOS管的漏极、所述第五PMOS管的栅极和所述第五NMOS管的栅极电连接，所述第五NMOS管的源极接地，所述第五PMOS管的源极与所述电源电压连接，所述第五PMOS管的漏极分别与所述第五NMOS管的漏极和所述第三传输门的输入端电连接；
所述第三传输门的第一控制端接收所述单元选择信号，所述第三传输门的第二控制端接收所述单元选择信号的取反信号，以所述第三传输门的输出端作为所述时钟输出接口；
所述第四传输门的第一控制端接收所述输出选择信号。
较佳地，所述数据加权平均模块包括加法器、寄存器和指针译码器；
所述加法器的第一输入端接收所述数字控制码，所述加法器的输出端与所述寄存器的输入端电连接，所述寄存器的输出端分别与所述加法器的第二输入端和所述指针译码器的输入端电连接；
所述指针译码器用于将输入信号进行译码并分别输出所述参考选择信号、所述单元选择信号和所述输出选择信号；
所述寄存器用于存储起始指针的位置，所述起始指针指示所述延迟线的起始的延迟单元。
较佳地，所述寄存器在每一次所述数字控制码输入后存储更新后的起始指针的位置。
较佳地，在所述鉴相器子模块的第一输入端信号超前第二输入端信号时，所述鉴相器子模块的输出为0；
在所述鉴相器子模块的第二输入端信号超前第一输入端信号时，所述鉴相器子模块的输出为1。
较佳地，所述延迟单元的数量为8。
较佳地，所述指针译码器包括3-8译码器。
本发明的积极进步效果在于：通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延迟时间；其中，通过延迟片控制信号控制接入延迟单元的电容数量以进行粗调节，通过鉴相器子模块分辨参考时钟信号与延迟线输出的反馈信号的相位差再经过累加器子模块累加控制信号然后经过数字控制码转化子模块转换生成的温度计码模拟信号进行精调节；数据加权平均模块根据当前输入的数字控制码和上次选中的延迟单元确定当前选中的延迟单元，延迟线模块根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号，使用动态元素匹配技术，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。
附图说明
图1为本发明较佳实施例的基于动态元素匹配的延迟线电路的模块示意图。
图2为本发明较佳实施例的基于动态元素匹配的延迟线电路中的延迟线子模块的模块示意图。
图3为本发明较佳实施例的基于动态元素匹配的延迟线电路中的延迟单元的电路示意图。
图4为本发明较佳实施例的基于动态元素匹配的延迟线电路中的数据加权平均模块的模块示意图。
图5为本发明较佳实施例的基于动态元素匹配的延迟线电路的第一工作原理示意图。
图6为本发明较佳实施例的基于动态元素匹配的延迟线电路的第二工作原理示意图。
具体实施方式
下面通过较佳实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
本实施例提供一种基于动态元素匹配的延迟线电路，参照图1，延迟线电路包括：延迟线模块1和数据加权平均模块2。
延迟线模块1包括若干延迟单元111。
数据加权平均模块2的输出端与延迟线模块1的控制输入端电连接。
延迟线模块1用于根据当前选中的延迟单元111产生延迟线，通过延迟线锁定输入的参考时钟信号(REF_CLK)并将参考时钟信号延迟预设的延时时间得到多相位时钟信号(TAP_OUT)。
数据加权平均模块2用于根据当前输入的数字控制码(DLL_select)和上次选中的延迟单元确定当前选中的延迟单元111。
其中，延迟线模块中当前选中的延迟单元由当前输入的数字控制码和上次选中的延迟单元共同决定，因此，每一次输入数字控制码后选中的延迟单元都不相同，即使两次输入相同的数字控制码对应的两次选中的延迟单元也不相同，这样就有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。
本实施例通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延迟时间；数据加权平均模块根据当前输入的数字控制码和上次选中的延迟单元确定当前选中的延迟单元，延迟线模块根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号，使用动态元素匹配技术，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。
在一个实施例中，参照图1，延迟线模块1包括：延迟线子模块11、鉴相器子模块12、累加器子模块13、分频器子模块14和数字控制码转化子模块15。
参考时钟信号分别输入延迟线子模块11的第一输入端、鉴相器子模块12的第一输入端和分频器子模块14的输入端，延迟片控制信号(Delay_Cap_control)输入延迟线子模块11的第二输入端，延迟线子模块11的反馈输出端与鉴相器子模块12的第二输入端电连接，鉴相器子模块12的输出端与累加器子模块13的第一输入端电连接，分频器子模块14的输出端与累加器子模块13的第二输入端电连接，累加器子模块13的输出端与数字控制码转化子模块15的输入端电连接，数字控制码转化子模块15的输出端与延迟线子模块11的第三输入端电连接。
数字控制码输入数据加权平均模块2的输入端，数据加权平均模块2的输出端与延迟线子模块11的单元选择控制端电连接。
延迟线子模块11的延时时钟输出端输出多相位时钟信号。
延迟线子模块11用于组成延迟线，产生时间延迟，并输出多相位时钟信号。
鉴相器子模块12用于比较参考时钟信号与延迟线输出的反馈信号的相位差，并量化为数字的输出信号(PDout)。
累加器子模块13用于将鉴相器子模块12的输出信号累加。
分频器子模块14用于将参考时钟信号分频后作为累加器子模块的时钟信号。
数字控制码转化子模块15用于将输入信号转换为温度计码模拟信号，以调整延时时间。
其中，通过鉴相器子模块、累加器子模块、数字控制码转化子模块和延迟线子模块组成一个负反馈环路，来精细地调整延时时间。
本实施例通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延迟时间；其中，通过鉴相器子模块、累加器子模块、数字控制码转化子模块和延迟线子模块组成一个负反馈环路，来精细地调整延时时间；数据加权平均模块根据当前输入的数字控制码和上次选中的延迟单元确定当前选中的延迟单元，延迟线模块根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号，使用动态元素匹配技术，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。
在一个实施例中，参照图1和图2，延迟线子模块11包括若干延迟单元111。
每一延迟单元111的延迟线输入端与一个延时单元的延迟线输出端电连接，各个延时单元的延迟线输出端与一个延时单元的延迟线输入端电连接，若干延迟单元111依次串联并首尾连接形成一个延时环。
每一延迟单元111还接收参考时钟信号、延迟片控制信号和温度计码模拟信号。其中，延迟片控制信号用于粗略地调整延时时间，温度计码模拟信号用于精细地调整延时时间。
每一延迟单元111还具有一个时钟输出接口，以输出多相位时钟信号。
本实施例通过延迟线将参考时钟锁定在延迟后的一个周期，通过粗调节和精调节来调节延迟线的延迟时间；其中，通过延迟片控制信号控制接入延迟单元的电容数量以进行粗调节，通过鉴相器子模块分辨参考时钟信号与延迟线输出的反馈信号的相位差再经过累加器子模块累加控制信号然后经过数字控制码转化子模块转换生成的温度计码模拟信号进行精调节；数据加权平均模块根据当前输入的数字控制码和上次选中的延迟单元确定当前选中的延迟单元，延迟线模块根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号，使用动态元素匹配技术，有效地减小元器件失配带来的误差，实现了延迟线的高精度、高线性度的要求。
在一个实施例中，参照图1和图2，数据加权平均模块2向延迟线子模块11发送参考选择信号(DLL_REF_select)、单元选择信号(DLL_TAP_select)和输出选择信号(DLL_OUTPUT_select)。
参考选择信号、单元选择信号和输出选择信号用于断开延时环的环路并形成一个延迟线，当前选中的延迟单元111位于延迟线的前端，延迟线上排序最后的一个当前选中的延迟单元111输出多相位时钟信号，延迟线上最后一个延时单元的延迟线输出端发送反馈信号(DLLout)。
其中，数据加权平均模块通过参考选择信号、单元选择信号和输出选择信号的对应位码(bit位)控制每一延迟单元的输入输出，并确定当前选中的延时单元，切断延时环形成延迟线。
在一个实施例中，参照图3，每一延迟单元111还包括：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一反相器PI1、第二反相器PI2、第三反相器PI3、第四反相器PI4和第一电容C1。
一个第一电容C1和一个第二NMOS管NM2组成一个延时片，每一延时片中第一电容C1的第一端作为延时片的第一端，第一电容C1的第二端与第二NMOS管NM2的漏极电连接，第二NMOS管NM2的源极接地，第二NMOS管NM2的栅极接入延迟片控制信号。
多个延时片并联组成一个延时片组，每一延迟单元111具有第一延时片组、第二延时片组、第三延时片组和第四延时片组。
以第一传输门TG1的输入端作为延迟线输入端，以第四传输门TG4的输出端作为延迟线输出端。
第二传输门TG2的输入端接收参考时钟信号，第一传输门TG1的第一控制端和第二传输门TG2的第二控制端均接收参考选择信号，第一传输门TG1的第二控制端和第二传输门TG2的第一控制端均接收参考选择信号的取反信号，第一传输门TG1的输出端分别与第二传输门TG2的输出端、第一PMOS管PM1的栅极和第一NMOS管NM1的栅极电连接，第一NMOS管NM1的源极接地，第一PMOS管PM1的源极与电源电压连接，第一PMOS管PM1的漏极分别与第一NMOS管NM1的漏极和第一反相器PI1的输入端电连接。
第一反相器PI1的输出端分别与第一延时片组中延时片的第一端以及第二反相器PI2的输入端电连接，第二反相器PI2的输出端分别与第二延时片组中延时片的第一端以及第三反相器PI3的输入端电连接，第三反相器PI3的输出端分别与第三延时片组中延时片的第一端以及第四反相器PI4的输入端电连接，第四反相器PI4的输出端分别与第四延时片组中延时片的第一端、第三PMOS管PM3的栅极和第三NMOS管NM3的栅极电连接，第一反相器PI1、第二反相器PI2、第三反相器PI3和第四反相器PI4的接地端均接地，第一反相器PI1、第二反相器PI2、第三反相器PI3和第四反相器PI4的电源端均与第二PMOS管PM2的漏极电连接，第二PMOS管PM2的源极与电源电压连接，第二PMOS管PM2的栅极接收温度计码模拟信号。
第三NMOS管NM3的源极接地，第三PMOS管PM3的源极与电源电压连接，第三PMOS管PM3的漏极分别与第三NMOS管NM3的漏极、第四PMOS管PM4的栅极、第四NMOS管NM4的栅极和第四传输门TG4的输入端电连接，第四NMOS管NM4的源极接地，第四PMOS管PM4的源极与电源电压连接，第四PMOS管PM4的漏极分别与第四NMOS管NM4的漏极、第五PMOS管PM5的栅极和第五NMOS管NM5的栅极电连接，第五NMOS管NM5的源极接地，第五PMOS管PM5的源极与电源电压连接，第五PMOS管PM5的漏极分别与第五NMOS管NM5的漏极和第三传输门TG3的输入端电连接。
第三传输门TG3的第一控制端接收单元选择信号，第三传输门TG3的第二控制端接收单元选择信号的取反信号，以第三传输门TG3的输出端作为时钟输出接口。
第四传输门TG4的第一控制端接收输出选择信号。
在一个实施例中，参照图4，数据加权平均模块2包括加法器21、寄存器22和指针译码器23。
加法器21的第一输入端接收数字控制码，加法器21的输出端与寄存器22的输入端电连接，寄存器22的输出端分别与加法器21的第二输入端和指针译码器23的输入端电连接。
指针译码器23用于将输入信号进行译码并分别输出参考选择信号、单元选择信号和输出选择信号。
寄存器22用于存储起始指针的位置，起始指针指示延迟线的起始的延迟单元。
在一个实施例中，寄存器22在每一次数字控制码输入后存储更新后的起始指针的位置。
在一个实施例中，在鉴相器子模块12的第一输入端信号超前第二输入端信号时，鉴相器子模块12的输出为0。
在鉴相器子模块12的第二输入端信号超前第一输入端信号时，鉴相器子模块12的输出为1。
在一个实施例中，延迟单元111的数量为8。
在一个实施例中，指针译码器23包括3-8译码器。
其中，3-8译码器输出时序不同的译码信号，3-8译码器为现有技术，此处不再赘述。
下面以8个延迟单元(Unit 0-1-2-3-4-5-6-7-0)组成延迟环为例进行说明延迟线电路的工作原理。
(1)参照图5，假设默认的起始指针或当前的起始指针指向Unit 0，当前输入的数字控制码为011。
那么，输入数字控制码DLL_select(011)前，寄存器保存并输出PTR为000(起始指针)。
然后，输入DLL_select(011)，011+000＝011(Add_out)，寄存器保存Add_out并将该值作为PTR输出(即PTR为011)，3-8译码后输出的DLL_TAP_select、DLL_REF_select和DLL_OUTPUT_select从原来00000000变为00001000，但是DLL_TAP_select、DLL_REF_select和DLL_OUTPUT_select的时序不同。
DLL_TAP_select、DLL_REF_select和DLL_OUTPUT_select切断了延迟环中使之Unit 7和Unit 0的连接成为(Unit 0-1-2-3-4-5-6-7)顺序组成的延迟线。其中，Unit 0、Unit 1和Unit 2是当前选中的延迟单元，位于延迟线的前端。Unit 2的Tap_OUT为延迟线模块输出的多相位时钟信号，以Unit 7的延迟线输出端的信号作为反馈信号DLLout。
下一次的起始指针指向Uint 4(011)。
(2)参照图6，假设在(1)的基础上，下一次输入的数字控制码为110。
那么，输入数字控制码DLL_select(110)前，寄存器保存并输出PTR为011(起始指针)。
然后，输入DLL_select(110)，110+011＝001(Add_out)，寄存器保存Add_out并将该值作为PTR输出(即PTR为001)，3-8译码后输出DLL_TAP_select、DLL_REF_select和DLL_OUTPUT_select。
DLL_TAP_select、DLL_REF_select和DLL_OUTPUT_select重新切断了延迟环中使之Unit 2和Unit 3的连接成为(Unit 3-4-5-6-7-0-1-2)顺序组成的延迟线。其中，Unit 3、Unit 4、Unit 5、Unit 6、Unit 7和Unit 0是当前选中的延迟单元，位于延迟线的前端。Unit0的Tap_OUT为延迟线模块输出的多相位时钟信号，以Unit 2的延迟线输出端的信号作为反馈信号DLLout。
下一次的起始指针指向Uint 1(001)。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (9)

1.一种基于动态元素匹配的延迟线电路，其特征在于，包括：延迟线模块和数据加权平均模块；
所述延迟线模块包括若干延迟单元；其中，每一所述延迟单元包括：第二NMOS管和第一电容；
所述数据加权平均模块的输出端与所述延迟线模块的控制输入端电连接；
所述延迟线模块用于根据当前选中的延迟单元产生延迟线，通过所述延迟线锁定输入的参考时钟信号并将所述参考时钟信号延迟预设的延时时间得到多相位时钟信号；
所述延迟线模块包括：延迟线子模块、鉴相器子模块、累加器子模块、分频器子模块和数字控制码转化子模块；
所述参考时钟信号分别输入所述延迟线子模块的第一输入端、所述鉴相器子模块的第一输入端和所述分频器子模块的输入端，延迟片控制信号输入所述延迟线子模块的第二输入端，所述延迟线子模块的反馈输出端与所述鉴相器子模块的第二输入端电连接，所述鉴相器子模块的输出端与所述累加器子模块的第一输入端电连接，所述分频器子模块的输出端与所述累加器子模块的第二输入端电连接，所述累加器子模块的输出端与所述数字控制码转化子模块的输入端电连接，所述数字控制码转化子模块的输出端与所述延迟线子模块的第三输入端电连接；其中，所述延迟片控制信号用于粗略地调整所述延时时间；
所述数字控制码输入所述数据加权平均模块的输入端，所述数据加权平均模块的输出端与所述延迟线子模块的单元选择控制端电连接；
所述延迟线子模块的延时时钟输出端输出所述多相位时钟信号；
所述延迟线子模块用于组成延迟线，产生时间延迟，并输出所述多相位时钟信号；
所述鉴相器子模块用于比较所述参考时钟信号与所述延迟线输出的反馈信号的相位差，并量化为数字的输出信号；
所述累加器子模块用于将所述鉴相器子模块的输出信号累加；
所述分频器子模块用于将所述参考时钟信号分频后作为所述累加器子模块的时钟信号；
所述数字控制码转化子模块用于将输入信号转换为温度计码模拟信号，以调整所述延时时间；其中，所述温度计码模拟信号用于精细地调整所述延时时间；
一个所述第一电容和一个所述第二NMOS管组成一个延时片，每一所述延时片中所述第一电容的第一端作为所述延时片的第一端，所述第一电容的第二端与所述第二NMOS管的漏极电连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接入延迟片控制信号；
所述数据加权平均模块用于根据当前输入的数字控制码和上次选中的延迟单元确定所述当前选中的延迟单元。
2.如权利要求1所述的基于动态元素匹配的延迟线电路，其特征在于，所述延迟线子模块包括所述若干延迟单元；
每一所述延迟单元的延迟线输入端与一个延时单元的延迟线输出端电连接，各个延时单元的延迟线输出端与一个延时单元的延迟线输入端电连接，所述若干延迟单元依次串联并首尾连接形成一个延时环；
每一所述延迟单元还接收所述参考时钟信号、所述延迟片控制信号和所述温度计码模拟信号；
每一所述延迟单元还具有一个时钟输出接口，以输出所述多相位时钟信号。
3.如权利要求2所述的基于动态元素匹配的延迟线电路，其特征在于，所述数据加权平均模块向所述延迟线子模块发送参考选择信号、单元选择信号和输出选择信号；
所述参考选择信号、所述单元选择信号和所述输出选择信号用于断开所述延时环的环路并形成一个延迟线，所述当前选中的延迟单元位于所述延迟线的前端，所述延迟线上排序最后的一个当前选中的延迟单元输出所述多相位时钟信号，所述延迟线上最后一个延时单元的延迟线输出端发送所述反馈信号。
4.如权利要求3所述的基于动态元素匹配的延迟线电路，其特征在于，每一所述延迟单元还包括：第一传输门、第二传输门、第三传输门、第四传输门、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器、第三反相器、第四反相器；
多个所述延时片并联组成一个延时片组，每一所述延迟单元具有第一延时片组、第二延时片组、第三延时片组和第四延时片组；
以所述第一传输门的输入端作为所述延迟线输入端，以所述第四传输门的输出端作为所述延迟线输出端；
所述第二传输门的输入端接收所述参考时钟信号，所述第一传输门的第一控制端和所述第二传输门的第二控制端均接收所述参考选择信号，所述第一传输门的第二控制端和所述第二传输门的第一控制端均接收所述参考选择信号的取反信号，所述第一传输门的输出端分别与所述第二传输门的输出端、所述第一PMOS管的栅极和所述第一NMOS管的栅极电连接，所述第一NMOS管的源极接地，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极和所述第一反相器的输入端电连接；
所述第一反相器的输出端分别与所述第一延时片组中延时片的第一端以及所述第二反相器的输入端电连接，所述第二反相器的输出端分别与所述第二延时片组中延时片的第一端以及所述第三反相器的输入端电连接，所述第三反相器的输出端分别与所述第三延时片组中延时片的第一端以及所述第四反相器的输入端电连接，所述第四反相器的输出端分别与所述第四延时片组中延时片的第一端、所述第三PMOS管的栅极和所述第三NMOS管的栅极电连接，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的接地端均接地，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的电源端均与所述第二PMOS管的漏极电连接，所述第二PMOS管的源极与所述电源电压连接，所述第二PMOS管的栅极接收所述温度计码模拟信号；
所述第三NMOS管的源极接地，所述第三PMOS管的源极与所述电源电压连接，所述第三PMOS管的漏极分别与所述第三NMOS管的漏极、所述第四PMOS管的栅极、所述第四NMOS管的栅极和所述第四传输门的输入端电连接，所述第四NMOS管的源极接地，所述第四PMOS管的源极与所述电源电压连接，所述第四PMOS管的漏极分别与所述第四NMOS管的漏极、所述第五PMOS管的栅极和所述第五NMOS管的栅极电连接，所述第五NMOS管的源极接地，所述第五PMOS管的源极与所述电源电压连接，所述第五PMOS管的漏极分别与所述第五NMOS管的漏极和所述第三传输门的输入端电连接；
所述第三传输门的第一控制端接收所述单元选择信号，所述第三传输门的第二控制端接收所述单元选择信号的取反信号，以所述第三传输门的输出端作为所述时钟输出接口；
所述第四传输门的第一控制端接收所述输出选择信号。
5.如权利要求3所述的基于动态元素匹配的延迟线电路，其特征在于，所述数据加权平均模块包括加法器、寄存器和指针译码器；
所述加法器的第一输入端接收所述数字控制码，所述加法器的输出端与所述寄存器的输入端电连接，所述寄存器的输出端分别与所述加法器的第二输入端和所述指针译码器的输入端电连接；
所述指针译码器用于将输入信号进行译码并分别输出所述参考选择信号、所述单元选择信号和所述输出选择信号；
所述寄存器用于存储起始指针的位置，所述起始指针指示所述延迟线的起始的延迟单元。
6.如权利要求5所述的基于动态元素匹配的延迟线电路，其特征在于，所述寄存器在每一次所述数字控制码输入后存储更新后的起始指针的位置。
7.如权利要求1所述的基于动态元素匹配的延迟线电路，其特征在于，在所述鉴相器子模块的第一输入端信号超前第二输入端信号时，所述鉴相器子模块的输出为0；
在所述鉴相器子模块的第二输入端信号超前第一输入端信号时，所述鉴相器子模块的输出为1。
8.如权利要求1所述的基于动态元素匹配的延迟线电路，其特征在于，所述延迟单元的数量为8。
9.如权利要求5所述的基于动态元素匹配的延迟线电路，其特征在于，所述指针译码器包括3-8译码器。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703480A (en) * 1995-01-31 1997-12-30 Siemens Aktiengesellschaft Method and arrangement for determining the phase difference between clock signals in a communication equipment
CN103312317A (zh) * 2013-06-14 2013-09-18 电子科技大学 快速锁定的延迟锁相环
CN106549664A (zh) * 2015-09-22 2017-03-29 澜起科技（上海）有限公司 一种数字延迟锁相环及其锁定方法
US10541692B1 (en) * 2019-06-27 2020-01-21 Stmicroelectronics S.R.L. Sub-clock current pulse generator

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779816B2 (en) * 2012-06-20 2014-07-15 Conexant Systems, Inc. Low area all digital delay-locked loop insensitive to reference clock duty cycle and jitter
TWI537965B (zh) * 2014-11-07 2016-06-11 Phison Electronics Corp 取樣電路模組、記憶體控制電路單元及資料取樣方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703480A (en) * 1995-01-31 1997-12-30 Siemens Aktiengesellschaft Method and arrangement for determining the phase difference between clock signals in a communication equipment
CN103312317A (zh) * 2013-06-14 2013-09-18 电子科技大学 快速锁定的延迟锁相环
CN106549664A (zh) * 2015-09-22 2017-03-29 澜起科技（上海）有限公司 一种数字延迟锁相环及其锁定方法
US10541692B1 (en) * 2019-06-27 2020-01-21 Stmicroelectronics S.R.L. Sub-clock current pulse generator
CN112234956A (zh) * 2019-06-27 2021-01-15 意法半导体股份有限公司 亚时钟电流脉冲生成器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A digital delay line with coarse/fine tuning through gate/body biasing in 28nm FDSOI;Ilias Sourikopoulos;《ESSCIRC Conference 2016: 42nd European Solid-State Circuits Conference》;1-4 *
一种分段式数控延迟线的设计;万贤杰;《微电子学》;32-35 *

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