CN116760656A - 目标通信链路的生成方法、系统、通信设备及存储介质 - Google Patents
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Abstract
本发明实施例涉及一种目标通信链路的生成方法、系统、通信设备及存储介质，所述方法包括：利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信链路的至少1个从站；根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。通过选定FPGA和CPLD创建主站和从站，再通过创建主站与从站之间的目标链路和目标协议，生成目标通信链路，达到目标通信协议的搭建的目的，由此，可以实现一个主站与多个从站的高速稳定的通信，并且减少对PLC主控芯片MCU的依赖，减轻MCU的负载的技术效果。
Description
技术领域
本发明实施例涉及数据通信的技术领域，尤其涉及一种目标通信链路的生成方法、系统、通信设备及存储介质。
背景技术
目前一般可编程逻辑控制器(Programmable Logic Controller，PLC)与扩展模块间使用双晶体管逻辑(Transistor-Transistor Logic，TTL)电平服务提供者接口(ServiceProvider Interface，SPI)通信、使用485总线通信或控制器局域网络(Controller AreaNetwork，CAN)总线等进行通信。需要一定的通信芯片(485芯片、CAN芯片)，通信速度比较低，难于满足当前PLC系统的高速稳定通信。
对于目前一般的PLC背板总线通信，通信速率、成本控制等方面有待提高，同时现有的PLC主控芯片MCU的依赖性很强，无疑增加了MCU的负载。
发明内容
鉴于此，为解决上述总线通信的速率低和成本高的技术问题，本发明实施例提供一种目标通信链路的生成方法、系统、通信设备及存储介质。
第一方面，本发明实施例提供一种目标通信链路的生成方法，包括：
利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信链路的至少1个从站；
根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；
配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。
在一个可能的实施方式中，所述根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路，包括：
在从站的数量包含1个时，创建主站到从站的一通道LVDS输入链路作为所述主站的接收端口，以及创建所述主站到所述从站的一通道LVDS输出链路作为所述主站的发送端口。
在一个可能的实施方式中，所述根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路，包括：
在从站的数量包含至少两个时，确定目标从站；
基于所述LVDS确定所述主站与所述目标从站之间的链接关系，以及确定所述目标从站与相邻从站之间的链接关系，创建目标链路。
在一个可能的实施方式中，所述基于所述LVDS确定所述主站与所述目标从站之间的链接关系，以及确定所述目标从站与相邻从站之间的链接关系，创建目标链路，包括：
创建主站到目标从站的目标通道LVDS输入链路作为所述主站的接收端口，以及创建所述主站到所述目标从站的目标通道LVDS输出链路作为所述主站的发送端口；
创建所述目标从站到所述主站的第一通道LVDS输入链路作为所述目标从站的第一接收端口，以及创建所述目标从站到所述主站的第一通道LVDS输出链路作为所述目标从站的第一发送端口；
创建所述目标从站到相邻后级从站的第二通道LVDS输入链路作为所述目标从站的第二接收端口，以及创建所述目标从站到所述后级从站的第二通道LVDS输出链路作为所述目标从站的第二发送端口。
在一个可能的实施方式中，所述配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信，包括：
根据所述目标链路确定所述目标通信链路的编码/解码方式；
基于所述FPGA/所述CPLD确定采样时钟信号，并对所述时钟信号进行修正处理；
创建所述目标通信链路的数据包的格式，所述数据包携带有数据传输中的全部数据流信息；
基于所述数据包进行循环冗余校验CRC-32校验处理，得到目标协议，以使所述主站和所述从站采用所述目标协议进行通信。
在一个可能的实施方式中，所述根据所述目标链路确定所述目标通信链路的编码/解码方式，包括：
采用高速串行通信编码/解码方式对通过目标链路传输的数据流进行均衡。
在一个可能的实施方式中，所述创建所述目标通信链路的数据包的格式，包括：
根据从站的数量设定多个命令段，每个所述命令段内携带有指定操作指令的数据流的命令内容、地址信息、数据长度信息、应答信息和数据信息；
将多个所述命令段按照从站编号进行排序，得到数据包中命令段的数据操作位；
在所述数据包的头部添加前导数据位和数据帧长度位，以及在所述数据包的尾部添加校验位，得到数据包的格式。
在一个可能的实施方式中，所述根据从站的数量设定多个命令段，包括：
根据所述从站的数量设定广播写命令段、广播读命令段、相对写命令段、相对读命令段、绝对写命令段、绝对读命令段和穿梭命令段；
所述广播写命令段用于对从站状态进行清除操作；
所述广播读命令段用于对从站状态进行读取操作；
所述相对写命令段用于对从站进行站号设置操作；
所述相对读命令段用于扫描总线上的从站个数；
所述绝对写命令段用于对从站参数及从站穿梭站的设置；
所述绝对读命令段用于对从站参数及从站穿梭站的读取操作；
所述穿梭命令段用于对每个从站进行周期通信。
第二方面，本发明实施例提供一种目标通信链路的生成系统，包括：
硬件模块，用于利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链接的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信的至少1个从站；
通信链路模块，用于根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；
目标协议模块，用于配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。
第三方面，本发明实施例提供一种通信设备，包括：处理器和存储器，所述处理器用于执行所述存储器中存储的目标通信的生成程序，以实现第一方面中任一所述的目标通信链路的生成方法。
本发明实施例提供的目标通信链路的生成方案，通过利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信链路的至少1个从站；根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。通过选定FPGA和CPLD创建主站和从站，再通过创建主站与从站之间的目标链路和目标协议，生成目标通信链路，达到目标通信协议的搭建的目的，由本方案，可以实现一个主站与多个从站的高速稳定的通信，并且减少对PLC主控芯片MCU的依赖，减轻MCU的负载的技术效果。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本申请实施例提供的一种目标通信链路的生成方法的流程示意图；
图2为本申请实施例提供的另一种目标通信链路的生成方法的流程示意图；
图3为本申请实施例提供的一种目标链路的结构示意图；
图4为本申请实施例提供的一种数据包的结构示意图；
图5为本申请实施例提供的一种目标通信链路的生成系统的结构示意图；
图6为本申请实施例提供的一种通信设备的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本发明不限于附图中示出的尺寸或距离。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。
为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明，实施例并不构成对本发明实施例的限定。
PLC从字面上理解是逻辑控制器，就是将以前通过继电器电路实现的设备功能通过人为编写完成设备的程序并下载到PLC中，由PLC来实现设计的功能要求。
CPLD是一种较PLD更为复杂的逻辑元件。CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件。
8b/10b编码/解码是高速串行通信，如PCle SATA(串行ATA)，以及FiberChannel中常用的编解码方式。在发送端，编码电路将串行输入的8比特一组的数据转变成10比特一组的数据并输出；在接收端，解码器将10比特一组的输入数据转换成8比特一组的输出数据。编码和解码采用相同算法，整个过程就是8b/10b编码/解码过程。这种编码方式的0-1、1-0跳变丰富，0和1分布均匀，不会出现长连0和长连1。例如，8b/10b编码比特流中连续出现的0或1的最大数量是5。这有助于为数据流提供DC平衡，可以为接收端时钟恢复提供足够的比特翻转(1-0，0-1)。
图1为本申请实施例提供的一种目标通信链路的生成方法的流程示意图。
根据图1提供的示图，目标通信链路的生成方法具体包括：
S101、利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建目标通信链路的至少1个从站。
本发明应用于目标通信链路的搭建过程。通过选定FPGA和MCU组成PLC总线通信中的主站，选定CPLD作为硬件从站；再通过设定主站与从站之间的级联关系的通信链接，得到通信链路；在基于通信链路设定软件协议完成通信协议的搭建，实现主站和从站采用目标协议进行通信的目的。
这里说的主站可以理解为目标通信链路中数据通信的主接收端和主发送端，用于接收外部或从站的数据和将接收到的数据发送到外部或从站。
进一步地，在搭建通信链路时，首先选定硬件，因为LVDS通信具有高速传输能力、低功耗特性、运行电压低、较强的抗噪声能力、有效地抑制电磁干扰、时序定位精确、适应地平面电压变化范围大等特点。而且目前普遍通用的FPGA/CPLD芯片都带有LVDS输入输出功能，不需要特定专用的硬件可支持高速通信，故选用FPGA/CPLD自带的LVDS功能作为可靠的通信链路介质。选定带有FPGA和MCU所在的PLC或耦合器作为硬件主站，先定CPLD和MCU所在的扩展模块作为硬件从站。从站的个数根据数据通讯的内存大小可以设定多个。从站中的MCU可以处于待机状态不参与数据通信，节省从站通信速率。
S102、根据从站的数量利用低电压差分信号LVDS创建主站与从站之间的目标链路。
这里说的目标链路可以理解为搭建的主站与从站之间的通信链接关系。
进一步地，在选定主站和从站之后，利用主站中自带的LVDS功能根据从站的数量创建主站与一个从站之间的目标链路或者创建主站与多个从站之间的目标链路，进而完成通信链路的搭建。
S103、配置目标链路对应的目标协议以使主站和从站采用目标协议进行通信。
这里说的目标协议可以理解为基于主站和从站以及设定好的目标链路之间完成数据通信过程所遵循的软件协议或软件规则。
进一步地，在选定好目标通信链路的主站和从站后，搭建好主站与从站之间的目标链路后实现初步的目标通信链路，再通过配置目标协议完成数据通信的软件协议或软件规则，实现目标通信链路的搭建，以使主站和从站采用目标协议进行数据通信，实现一个主站与多个从站的高速稳定的通信，并且减少对PLC主控芯片MCU的依赖，减轻MCU的负载的技术效果。
本发明实施例提供的目标通信链路的生成方法，通过利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建目标通信链路的至少1个从站；根据从站的数量利用低电压差分信号LVDS创建主站与从站之间的目标链路；配置目标链路对应的目标协议以使主站和从站采用目标协议进行通信。通过选定FPGA和CPLD创建主站和从站，再通过创建主站与从站之间的目标链路和目标协议，生成目标通信链路，达到目标通信协议的搭建的目的，由本方案，可以实现一个主站与多个从站的高速稳定的通信，并且减少对PLC主控芯片MCU的依赖，减轻MCU的负载的技术效果。
图2位本发明实施例提供的另一种目标通信链路的生成方法的流程示意图。图2是在上一种实施例的基础上进行介绍的。参照图2提供的示图，目标通信链路的生成方法具体包括：
S201、利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建目标通信链路的至少1个从站。
本发明应用于目标通信链路的搭建过程。通过选定FPGA和MCU组成PLC总线通信中的主站，选定CPLD作为硬件从站；再通过设定主站与从站之间的级联关系的通信链接，得到通信链路；在基于通信链路设定软件协议完成通信协议的搭建，实现主站和从站采用目标协议进行通信的目的。
这里说的主站可以理解为目标通信链路中数据通信的主接收端和主发送端，用于接收外部或从站的数据和将接收到的数据发送到外部或从站。
进一步地，在搭建通信链路时，首先选定硬件，因为LVDS通信具有高速传输能力、低功耗特性、运行电压低、较强的抗噪声能力、有效地抑制电磁干扰、时序定位精确、适应地平面电压变化范围大等特点。而且目前普遍通用的FPGA/CPLD芯片都带有LVDS输入输出功能，不需要特定专用的硬件可支持高速通信，故选用FPGA/CPLD自带的LVDS功能作为可靠的通信链路介质。选定带有FPGA和MCU所在的PLC或耦合器作为硬件主站，先定CPLD和MCU所在的扩展模块作为硬件从站。从站的个数根据数据通讯的内存大小可以设定多个。从站中的MCU可以处于待机状态不参与数据通信，节省从站通信速率。
S202、在从站的数量包含1个时，创建主站到从站的一通道LVDS输入链路作为主站的接收端口，以及创建主站到从站的一通道LVDS输出链路作为主站的发送端口。
进一步地，从站的个数可以根据数据通信作业量进行设定。当从站个数为一个时，创建主站到从站之间的一通道LVDS数据传输即可。即创建主站到从站的一通道LVDS输入链路作为主站的接收端口，以及创建主站到从站的一通道LVDS输出链路作为主站的发送端口，实现主站到从站的一通道通信链路。
S203、在从站的数量包含至少两个时，确定目标从站。
S204、基于LVDS确定主站与目标从站之间的链接关系，以及确定目标从站与相邻从站之间的链接关系，创建目标链路。
这里说的目标从站可以理解为与主站直接链接进行通信的指定从站。目标从站的个数为一个。
进一步地，从站的个数可以根据数据通信作业量进行设定。当从站数量包含至少两个时，创建主站到从站之间的一通道LVDS数据传输，以及从站到相邻级联从站之间的数据传输即可。基于LVDS确定主站与目标从站之间的链接关系，以及确定目标从站与相邻从站之间的链接关系，创建多从站条件下的目标链路，完成串行通信链路的搭建。
S205、创建主站到目标从站的目标通道LVDS输入链路作为主站的接收端口，以及创建主站到目标从站的目标通道LVDS输出链路作为主站的发送端口。
S206、创建目标从站到主站的第一通道LVDS输入链路作为目标从站的第一接收端口，以及创建目标从站到主站的第一通道LVDS输出链路作为目标从站的第一发送端口。
S207、创建目标从站到相邻后级从站的第二通道LVDS输入链路作为目标从站的第二接收端口，以及创建目标从站到后级从站的第二通道LVDS输出链路作为目标从站的第二发送端口。
进一步地，在从站的数量在2个以上时，创建链式通信链路。首先，设置主站的目标通道LVDS输入链路链接选定的目标从站，作为主站的接收端口，然后设置主站到目标从站的目标通道LVDS输出链路链接选定的目标从站，作为主站的发送端口，完成主站到目标从站之间的链接设置；在设置目标从站到主站的第一通道LVDS输入链路链接主站，作为目标从站的第一接收端口，然后设置目标从站到主站的第一通道LVDS输出链路链接主站，作为目标从站的第一发送端口，完成目标站到主站之间的链接设置；在设置目标从站到相邻后级从站的第二通道LVDS输入链路链接到相邻后级从站，作为目标从站的第二接收端口，然后设置目标从站到后级从站的第二通道LVDS输出链路链接后级从站，作为目标从站的第二发送端口，完成目标从站到后级从站的链接设置。按照相同的连接方式，实现从站到从站之间的链接，在最后一级从站的后级不设置链路，最终得到目标通信链路对应的目标链路。
在一种可能的实例场景中，图3位本发明实施例提供的一种目标链路的结构示意图。根据图3提供的示图，主站端只需要1通道LVDS输出作为发送端口和1路LVDS输入作为接收端口。从站端需要2通道LVDS输出和2通道LVDS输入，其中1路输入输出(P0)与前级(主站或前一个从站)相连，另1路输入输出P1)与后级(下一个从站)相连，作为最后一个从站则悬空1路LVDS输入输出，数据由P0转发经过所有从站回到主站。这样就通过LVDS将主站和从站组织成一个串行通信链路。
S208、根据目标链路确定目标通信链路的编码/解码方式。
其中，采用高速串行通信编码/解码方式对通过目标链路传输的数据流进行均衡。使用8B10B编码解码，实现数据流通信的直流均衡性，方便接收端根据数据流的边沿恢复通信时钟及对通信时钟的抖动或偏移进行矫正。使用8B10B的K28.5控制代码进行接收字节对齐识别。
S209、基于FPGA/CPLD确定采样时钟信号，并对时钟信号进行修正处理。
使用FPGA/CPLD的锁相环PLL产生多路固定相位差的时钟，对接收LVDS进行采样，保证高速LVDS接收能够精确还原通信数据流。
可选地，LVDS接收使用4倍过采样实现数据精准接收并通过边沿识别同步修正时钟偏移。通过修正时钟信号偏移，使得通信数据流接收到的更加精确。
S210、创建目标通信链路的数据包的格式，数据包携带有数据传输中的全部数据流信息。
这里说的数据包可以理解为携带有通信数据流中的重要信息。通过创建数据包的格式规范数据传输的规范和效率。根据创建的格式的不同，对应设置软件通信的数据传输规则。
其中，创建目标通信链路的数据包的格式的具体实现步骤包括：
步骤一：根据从站的数量设定多个命令段，每个命令段内携带有指定操作指令的数据流的命令内容、地址信息、数据长度信息、应答信息和数据信息。
使用多命令段进行组包，各个命令段使用硬件处理识别、从站实时转发，实现高效通信。
其中，根据从站的数量设定多个命令段，具体实现步骤包括：
步骤1：根据从站的数量设定广播写命令段、广播读命令段、相对写命令段、相对读命令段、绝对写命令段、绝对读命令段和穿梭命令段。
步骤2：广播写命令段用于对从站状态进行清除操作。
广播写命令(默认地址设置为BWR：0x10)：所有接收到命令包的从站进行接收写操作，(长度)个字节(数据)写入(地址高16位地址作为地址)，应答自加1进行转发。
步骤3：广播读命令段用于对从站状态进行读取操作。
广播读命令(默认地址设置为BRD:0x11)：所有接收到该命令的从站读出地址(地址高16位地址作为地址)指定的数据，和命令段的数据进行相与操作进行转发，主要用于读取各个从站的某个状态是否有特殊的请求状态，即任何一个从站的状态有请求，主站需要根据需要进行处理。
步骤4：相对写命令段用于对从站进行站号设置操作。
相对写命令(默认地址设置为AWR:0x12)：所有接收到该命令的从站，判断低16位地址为0时，(长度)个字节(数据)写入(地址高16位地址作为地址)，增加低16位地址-1、答自加1进行转发。其中，低16位地址-1主要可以通过相对地址(即站号)可以对该站进行读写处理的命令。
步骤5：相对读命令段用于扫描总线上的从站个数。
相对读命令(默认地址设置为ARD:0x13)：所有接收到该命令的从站，判断低16位地址为0时，(长度)个字节(数据)读入(地址高16位地址作为地址)数据写入数据段，地址-1、应答自加1进行转发。实现级联通信，如上面的通信链路，每个从站有P0和P1，P0接收的数据经过处理，如果P1有连接从P1转发数据包，如果P1没有连接从P0进行转发。P1接收的数据直接从P0进行转发。
步骤6：绝对写命令段用于对从站参数及从站穿梭站的设置。
绝对写命令(默认地址设置为FWR:0x14)：接收到该命令的从站，判断低16位地址与从站站号相同，(长度)个字节(数据)写入(地址高16位地址作为地址)，应答自加1进行转发。
步骤7：绝对读命令段用于对从站参数及从站穿梭站的读取操作。
绝对读命令(默认地址设置为FWR:0x15)：接收到该命令的从站，判断低16位地址与从站的站号相同，(长度)个字节(数据)读入(地址高16位地址作为地址)数据写入数据段，应答自加1进行转发。
步骤8：穿梭命令段用于对每个从站进行周期通信。
穿梭命令(默认地址设置为WRRD:0xA5)：每个从站配有穿梭站，包括穿梭开始4字节地址、穿梭长度、穿梭读入地址、穿梭写出地址，启用标志等。从站接收到穿梭命令，根据地址+数据偏移进行数据交换后，应答自加1进行转发。
主站使用相对读命令扫描总线上的从站个数、使用相对写命令对从站进行站号设置、使用广播读写进行从站状态的读取和清除等、使用绝对读写命令进行对从站参数及从站穿梭站的设置、使用穿梭命令高速周期执行对各个从站进行周期通信。
步骤二：将多个命令段按照从站编号进行排序，得到数据包中命令段的数据操作位。
步骤三：在数据包的头部添加前导数据位和数据帧长度位，以及在数据包的尾部添加校验位，得到数据包的格式。
这里说的排序可以理解为按照从站编号从大到小的顺序对命令段进行排序，或者从小到大排序。
将命令段作为数据包的重要信息部分，在数据包的头部增加前导数据位，帮助通信数据流快速定位，在前导数据位与命令段之间设置数据帧长度位，用于设定数据包的内存大小。最后在数据包的命令段后边设置校验位，用于通信数据校验，创建一套完整数据包的格式。
在一种可能的实例场景中，图4位本发明实施例提供的一种数据包的结构示意图。根据图4提供的示图，第二行数据展示数据包的格式。前导在数据包的头部，紧邻帧长度数据位，后边按照命令段编号进行依次链接，命令段最后一位链接CRC校验位，搭建出一个完整的数据包。其中命令段0、命令段1、命令段2以及后续命令段内部结构相同，都设置为第一行的数据格式。具体地，命令段0中头部位命令的名称，例如广播写命令或广播读命令。第二位为地址位，携带命令段的存储地址。第三位为长度位，携带命令段的数据长度。第四位为应答位，显示响应状态。最后一位为数据位，用于存储通信数据流携带的数据。根据设定的数据包的格式进行通信数据流的存储。
S211、基于数据包进行循环冗余校验CRC-32校验处理，得到目标协议，以使主站和从站采用目标协议进行通信。
使用CRC-32校验(CRC校验32位校验码(4B比特)，标准以太网校验)对数据包进行校验，数据检错能力极强、开销小并且易于用FPGA/CPLD实现编码和检测。
下式为CRC-32校验多项式形式：
x^32+x^26+x^23+x^22+x^16+x^12+x^11+x^10+x^8+x^7+x^5+x^4+x^2+x+1
即表示它需要循环校验第1、2、4、5、7、8、10、11、12、16、22、23、26和32位置上的数据。
通过设置检验位最终完成目标通信链路的创建，使得数据通信流经过主站传输到从站，再到最后一级从站后穿行反馈给主站，完成数据通信。
在一种可能的实例场景中，利用本发明实施例创建的目标通信链路可以实现一个主站到多个从站之间的串行通信。例如，PLC系统VM100、VM300、VM500利用该发明实现本体右扩展功能，可扩展多达16个扩展模块(扩展个数受电源功率的要求，故为16个，即从站个数为16个)。EtherCAT远程耦合器VM-RTU-ECT实现远程扩展功能，可扩展下面多达16个扩展模块。Profinet远程耦合器VM-RTU-PN实现远程扩展功能，可扩展下面多达16个扩展模块。
经过测试验证，通用FPGA/CPLD可以稳定安全通信速率为100M～200M(LVDS速率125M～250M)。表1为多种从站数量下对应的扩展模块结构。
表1
根据不同的需求设置不同数量的扩展模块个数，实现基于FPGA/CPLD创建的主站到各个扩展模块之间的串行通信。
本发明实施例提供的目标通信链路的生成方法，通过利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建目标通信链路的至少1个从站；根据从站的数量利用低电压差分信号LVDS创建主站与从站之间的目标链路；配置目标链路对应的目标协议以使主站和从站采用目标协议进行通信。通过选定FPGA和CPLD创建主站和从站，再通过创建主站与从站之间的目标链路和目标协议，生成目标通信链路，达到目标通信协议的搭建的目的，由本方案，可以实现一个主站与多个从站的高速稳定的通信，并且减少对PLC主控芯片MCU的依赖，减轻MCU的负载的技术效果。
图5为发明实施例提供的一种目标通信链路的生成系统的结构示意图。图5应用于第一种实施例的基础上进行介绍的。参考图6提供的示图，目标通信链路的生成系统具体包括：
硬件模块51，用于利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链接的主站，以及利用复杂可编程逻辑器CPLD构建目标通信的至少1个从站；
通信链路模块52，用于根据从站的数量利用低电压差分信号LVDS创建主站与从站之间的目标链路；
目标协议模块53，用于配置目标链路对应的目标协议以使主站和从站采用目标协议进行通信。
本实施例提供的目标通信链路的生成系统可以是如图5中所示的目标通信链路的生成系统，可执行如图1-2中目标通信链路的生成方法的所有步骤，进而实现图1-2所示目标通信链路的生成方法的技术效果，具体请参照图1-2相关描述，为简洁描述，在此不作赘述。
如图6所示，本申请实施例提供了一种通信设备，包括处理器111、通信接口112、存储器113和通信总线114，其中，处理器111，通信接口112，存储器113通过通信总线114完成相互间的通信，
存储器113，用于存放计算机程序；
在本申请一个实施例中，处理器111，用于执行存储器113上所存放的程序时，实现前述任意一个方法实施例提供的目标通信链路的生成方法目标通信链路的生成方法，包括：
利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建目标通信链路的至少1个从站；根据从站的数量利用低电压差分信号LVDS创建主站与从站之间的目标链路；配置目标链路对应的目标协议以使主站和从站采用目标协议进行通信。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种目标通信链路的生成方法，其特征在于，包括：
利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链路的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信链路的至少1个从站；
根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；
配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。
2.根据权利要求1所述的方法，其特征在于，所述根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路，包括：
在从站的数量包含1个时，创建主站到从站的一通道LVDS输入链路作为所述主站的接收端口，以及创建所述主站到所述从站的一通道LVDS输出链路作为所述主站的发送端口。
3.根据权利要求1所述的方法，其特征在于，所述根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路，包括：
在从站的数量包含至少两个时，确定目标从站；
基于所述LVDS确定所述主站与所述目标从站之间的链接关系，以及确定所述目标从站与相邻从站之间的链接关系，创建目标链路。
4.根据权利要求3所述的方法，其特征在于，所述基于所述LVDS确定所述主站与所述目标从站之间的链接关系，以及确定所述目标从站与相邻从站之间的链接关系，创建目标链路，包括：
创建主站到目标从站的目标通道LVDS输入链路作为所述主站的接收端口，以及创建所述主站到所述目标从站的目标通道LVDS输出链路作为所述主站的发送端口；
创建所述目标从站到所述主站的第一通道LVDS输入链路作为所述目标从站的第一接收端口，以及创建所述目标从站到所述主站的第一通道LVDS输出链路作为所述目标从站的第一发送端口；
创建所述目标从站到相邻后级从站的第二通道LVDS输入链路作为所述目标从站的第二接收端口，以及创建所述目标从站到所述后级从站的第二通道LVDS输出链路作为所述目标从站的第二发送端口。
5.根据权利要求1所述的方法，其特征在于，所述配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信，包括：
根据所述目标链路确定所述目标通信链路的编码/解码方式；
基于所述FPGA/所述CPLD确定采样时钟信号，并对所述时钟信号进行修正处理；
创建所述目标通信链路的数据包的格式，所述数据包携带有数据传输中的全部数据流信息；
基于所述数据包进行循环冗余校验CRC-32校验处理，得到目标协议，以使所述主站和所述从站采用所述目标协议进行通信。
6.根据权利要求5所述的方法，其特征在于，所述根据所述目标链路确定所述目标通信链路的编码/解码方式，包括：
采用高速串行通信编码/解码方式对通过目标链路传输的数据流进行均衡。
7.根据权利要求5所述的方法，其特征在于，所述创建所述目标通信链路的数据包的格式，包括：
根据从站的数量设定多个命令段，每个所述命令段内携带有指定操作指令的数据流的命令内容、地址信息、数据长度信息、应答信息和数据信息；
将多个所述命令段按照从站编号进行排序，得到数据包中命令段的数据操作位；
在所述数据包的头部添加前导数据位和数据帧长度位，以及在所述数据包的尾部添加校验位，得到数据包的格式。
8.根据权利要求7所述的方法，其特征在于，所述根据从站的数量设定多个命令段，包括：
根据所述从站的数量设定广播写命令段、广播读命令段、相对写命令段、相对读命令段、绝对写命令段、绝对读命令段和穿梭命令段；
所述广播写命令段用于对从站状态进行清除操作；
所述广播读命令段用于对从站状态进行读取操作；
所述相对写命令段用于对从站进行站号设置操作；
所述相对读命令段用于扫描总线上的从站个数；
所述绝对写命令段用于对从站参数及从站穿梭站的设置；
所述绝对读命令段用于对从站参数及从站穿梭站的读取操作；
所述穿梭命令段用于对每个从站进行周期通信。
9.一种目标通信链路的生成系统，其特征在于，包括：
硬件模块，用于利用现场可编程逻辑门阵列FPGA和微控制器MCU构建目标通信链接的主站，以及利用复杂可编程逻辑器CPLD构建所述目标通信的至少1个从站；
通信链路模块，用于根据所述从站的数量利用低电压差分信号LVDS创建所述主站与所述从站之间的目标链路；
目标协议模块，用于配置所述目标链路对应的目标协议以使所述主站和所述从站采用所述目标协议进行通信。
10.一种通信设备，其特征在于，包括：处理器和存储器，所述处理器用于执行所述存储器中存储的目标通信的生成程序，以实现权利要求1～8中任一项所述的目标通信链路的生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310532439.8A CN116760656A (zh) | 2023-05-11 | 2023-05-11 | 目标通信链路的生成方法、系统、通信设备及存储介质 |
Applications Claiming Priority (1)
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| CN202310532439.8A CN116760656A (zh) | 2023-05-11 | 2023-05-11 | 目标通信链路的生成方法、系统、通信设备及存储介质 |
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| Publication Number | Publication Date |
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| CN116760656A true CN116760656A (zh) | 2023-09-15 |
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Country Status (1)
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| CN (1) | CN116760656A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116980497A (zh) * | 2023-09-20 | 2023-10-31 | 浙江中控研究院有限公司 | 基于BLVDS总线的可配CANopen主站系统及实现方法 |
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2023
- 2023-05-11 CN CN202310532439.8A patent/CN116760656A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116980497A (zh) * | 2023-09-20 | 2023-10-31 | 浙江中控研究院有限公司 | 基于BLVDS总线的可配CANopen主站系统及实现方法 |
| CN116980497B (zh) * | 2023-09-20 | 2023-12-26 | 浙江中控研究院有限公司 | 基于BLVDS总线的可配CANopen主站系统及实现方法 |
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