CN116741216A - 存储器装置 - Google Patents

Abstract

实施例提供了具有高数据读取性能的存储器装置。一种存储器装置包括：第一导体；第一堆叠体，其位于第一导体上；第二导体，其位于第一堆叠体上；第二堆叠体，其位于第二导体上；以及第三导体，其位于第二堆叠体上。第一堆叠体包括从第一导体的一侧依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层、非磁性第一金属层和第三铁磁层。第二铁磁层和第三铁磁层具有相反方向的磁化。第二堆叠体包括从第二导体的一侧依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层，非磁性第二金属层和第六铁磁层。第五铁磁层和第六铁磁层具有相反方向的磁化。第六铁磁层具有比第三铁磁层大的体积。

Description

存储器装置

相关申请的交叉引用

本申请基于并要求2022年3月11日提交的日本专利申请2022-038263和2022年8月30日提交的美国专利申请17/898913的优先权，这两个专利申请的全部内容通过引用并入本文中。

技术领域

本文所述的实施例一般地涉及存储器装置。

背景技术

已知使用具有可变电阻的元件存储数据的存储器装置。要求存储器装置具有高存储容量和高数据读取性能。

发明内容

实施例提供了具有高数据读取性能的存储器装置。

一般而言，根据一个实施例，所述存储器装置包括：第一导体；第一堆叠体，其位于所述第一导体上；第二导体，其位于所述第一堆叠体上；第二堆叠体，其位于所述第二导体上；以及第三导体，其位于所述第二堆叠体上。

所述第一堆叠体包括从所述第一导体的一侧依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层和非磁性第一金属层和第三铁磁层。所述第二铁磁层和所述第三铁磁层具有相反方向的磁化。所述第二堆叠体包括从所述第二导体的一侧依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层、非磁性第二金属层和第六铁磁层。所述第五铁磁层和所述第六铁磁层具有相反方向的磁化。所述第六铁磁层具有比所述第三铁磁层的体积大的体积。

附图说明

图1是第一实施例的存储器装置的框图；

图2是第一实施例的核心电路的框图。

图3是第一实施例的存储器基元阵列(memory cell array)的电路图。

图4是第一实施例的存储器基元阵列的一部分的透视图。

图5是示出第一实施例的存储器基元的结构示例的横截面的图。

图6是示出第一实施例的存储器装置的一些存储器基元的形状的图。

图7A和7B是示出第一实施例的存储器装置中的切换电流的分布的图。

图8是示出第一实施例的存储器基元的电压和电流特性的示例的曲线图。

图9是示出第一实施例的存储器装置中的读出电路的部件以及部件之间的连接的图。

图10是示出第一实施例的写入电路的部件以及部件之间的连接的图。

图11-14是示出与第一实施例的存储器装置中的数据写入期间的数据写入相关的部件以及部件之间的连接的图。

图15-16是示出与第一实施例的存储器装置中的数据读取期间的数据读取相关的部件以及部件之间的连接的图。

图17A和17B是示出在第一实施例的存储器装置中的各种操作期间流动的电流的大小(magnitude)的图。

图18-19是示出与比较例的存储器装置中的数据读取期间的数据读取相关的部件以及部件之间的连接的图。

图20-21是示出与第一实施例的存储器装置中的数据读取期间的数据读取相关的部件以及部件之间的连接的详细示例的图。

具体实施方式

在一个实施例或不同实施例中具有基本相同功能和配置的多个部件可以具有添加到参考标号尾部的附加数字或字母，以将它们彼此区分。在任何所描述的实施例之后的实施例中，主要描述与所述实施例的不同之处。一个实施例的所有描述也适用于另一实施例的描述，除非明确或明显地做出排除。

每个功能块的实现不一定如下面的示例所示。例如，一些功能可以由不同于示例功能块的功能块执行。此外，示例功能块可以被细分为更精细的功能子块。

如在本说明书和权利要求中所使用的，当一个第一元件“连接”到另一第二元件时，第一元件可以直接连接到第二元件，或者经由恒定地或选择性地变为导电的元件连接到第二元件。

1.第一实施例

1.1.结构(配置)

1.1.1.整体配置

图1是第一实施例的存储器装置的框图。存储器装置1是用于存储数据的装置。存储器装置1使用表现出可变电阻的磁性材料的堆叠体来存储数据。存储器装置1包括核心电路11、输入输出电路12、控制电路13、解码电路14、页缓冲器15和电压产生电路16。

核心电路11是包括存储器基元MC(图1中仅示出了其中一个)、用于访问存储器基元MC的布线和外围电路的电路。存储器基元MC是以非易失性方式存储数据的元件。布线包括全局字线GWL(未示出)、局部字线LWL、全局位线GBL(未示出)和局部位线LBL。每个存储器基元MC连接到一条局部字线LWL和一条局部位线LBL。局部字线LWL被分配一个行地址。局部位线LBL被分配一个列地址。

输入输出电路12是输入和输出数据和信号的电路。输入输出电路12从存储器装置1的外部(例如，存储器控制器)接收控制信号CNT、命令CMD、地址信号ADD和要写入存储器基元MC中的数据DAT。

控制电路13是控制存储器装置1的操作的电路。控制电路13从输入输出电路12接收命令CMD和控制信号CNT。控制电路13基于命令CMD和控制信号CNT控制核心电路11，并控制从存储器基元MC读取数据和向存储器基元MC写入数据。控制电路13基于命令CMD和控制信号CNT来控制电压产生电路16。

解码电路14是对地址信号ADD进行解码的电路。解码电路14从输入输出电路12接收地址信号ADD。解码电路14对地址信号ADD进行解码，并基于解码结果产生信号以选择从中读取数据或将数据写入其中的存储器基元MC。所产生的信号被发送到核心电路11。

页缓冲器15是暂时存储特定大小的数据的电路。页缓冲器15从输入输出电路12接收写入存储器基元MC的数据DAT，暂时存储数据，并将数据传送到核心电路11。页缓冲器15还接收从存储器基元MC读取的数据，暂时存储读取的数据，并将数据DAT传送到输入输出电路12。

电压产生电路16是产生在存储器装置1中使用的各种电压的电路。电压产生电路16基于控制电路13的控制产生电压。电压产生电路16在将数据写入存储器基元MC期间将用于数据写入的电压提供给核心电路11。电压产生电路16在从存储器基元MC读取数据期间将用于数据读取的电压提供给核心电路11。

1.1.2.核心电路配置

图2是第一实施例的核心电路11的框图。如图2所示，核心电路11包括多个组，每个组包括存储器基元阵列MA、行选择器RS、列选择器CS。核心电路11还包括多条全局字线GWL、多条局部字线LWL、多条全局位线GBL、多条局部位线LBL、读出电路RC和写入电路WC。图2仅示出了一个组，该组包括存储器基元阵列MA、行选择器RS和列选择器CS以及一条全局字线GWL和一条全局位线GBL。

存储器基元阵列MA由多个存储器基元MC组成。多条局部字线LWL和多条局部位线LBL位于存储器基元阵列MA中。

设置行选择器RS以控制一个存储器基元阵列MA。行选择器RS是用于选择对应的存储器基元阵列MA的一行的电路。行选择器RS接收行地址，并基于接收到的行地址将对应的存储器基元阵列MA的局部字线LWL之一连接到一条全局字线GWL。行选择器RS包括多个开关。每个开关在一端连接到一条全局字线GWL，在另一端连接到一条局部字线LWL。开关例如是MOSFET(金属氧化物半导体场效应晶体管)，例如n型MOSFET。

设置列选择器CS以控制一个存储器基元阵列MA。列选择器CS是用于选择对应的存储器基元阵列MA的一列的电路。列选择器CS接收列地址，并基于接收到的列地址将对应的存储器基元阵列MA的局部位线LBL之一连接到一条全局位线GBL。列选择器CS包括多个开关。每个开关在一端连接到一条全局位线GBL，在另一端连接到一条局部位线LBL。开关例如是MOSFET，例如n型MOSFET。

全局字线GWL连接到多个行选择器RS。全局字线GWL还连接到读出电路RC和写入电路WC。

全局位线GBL连接到多个列选择器CS。全局位线GBL还连接到读出电路RC和写入电路WC。

读出电路RC是控制从存储器基元MC读取数据的电路。读出电路RC使用基于存储在数据读取目标存储器基元MC中的数据的电压来确定存储在数据读取目标存储器基元MC中的数据。读出电路RC包括多个感测放大器电路SAC。感测放大器电路SAC是通过使用基于存储在数据读取目标存储器基元MC中的数据的电压来输出被确定为存储在数据读取目标存储器基元MC中的数据的电路。感测放大器电路SAC可以根据基于存储在数据读取目标存储器基元MC中的数据的电压(例如，下面描述的低保持电压VhdL或高保持电压VhdH)与具有一大小的参考电压之间的关系输出数据，该大小在低保持电压Vhdl和高保持电压Vhdh之间。感测放大器电路SAC基于这两个电压之间的关系输出被确定为存储在数据读取目标存储器基元MC中的数据。

写入电路WC是控制向存储器基元MC写入数据的电路。写入电路WC接收要写入的数据。写入电路WC通过基于要写入的数据使电流流过数据写入目标存储器基元MC来将数据写入到数据写入目标存储器基元MC。

1.1.3.存储器基元阵列的电路配置

图3是第一实施例的存储器基元阵列MA的电路图。如图3所示，M+1(M是自然数)条局部字线LWLA(LWLA<0>、LWLA<1>、......、LWLA<M>)和M+1条局部字线LWLB(LWLB<0>、LWLB<1>、......、LWLB<M>)位于存储器基元阵列MA中。N+1(N是自然数)条局部位线LBL(LBL<0>、LBL<1>、......、LBL<N>)也位于存储器基元阵列MA中。

每个存储器基元MC(MCA和MCB)连接到一条局部字线LWL和一条局部位线LBL。更具体地，对于α为大于等于0且小于等于M的整数的所有情况和β为大于等于0且小于等于N的整数的所有情况的所有组合，存储器基元MCA包括存储器基元MCA<α,β>。存储器基元MCA<α,β>连接在局部字线LWLA<α>和局部位线LBL<β>之间。类似地，对于α为大于等于0且小于等于M的整数的所有情况和β为大于等于0且小于等于N的整数的所有情况的所有组合，存储器基元MCB包括存储器基元MCB<α,β>。存储器基元MCB<α,β>连接在局部字线LWLB<α>和局部位线LBL<β>之间。

每个存储器基元MC包括一个磁隧道结(MTJ)元件MTJ(MTJA或MTJB)和一个切换元件SE(SEA或SEB)。

在每个存储器基元MC中，MTJ元件MTJ和切换元件SE串联连接。每个存储器基元MCA的切换元件SEA连接到一条局部字线LWL。每个存储器基元MCA的MTJ元件MTJA连接到一条局部位线LBL。每个存储器基元MCB的切换元件SEB连接到一条局部位线LBL。每个存储器基元MCB的MTJ元件MTJB连接到一条局部字线LWL。

MTJ元件MTJ是表现出隧穿磁阻效应的元件，并且例如包括磁隧道结(MTJ)。MTJ元件MTJ可以在低电阻状态和高电阻状态之间切换。MTJ元件MTJ可以通过利用两个电阻状态之间的不同来存储1位数据。例如，MTJ元件MTJ在低电阻状态下存储“0”数据，而在高电阻状态下存储“1”数据。

切换元件SE是用于选择包括该切换元件SE的存储器基元MC的元件。切换元件SE包括两个端子。当施加在两个端子之间的电压小于某个第一阈值电压时，切换元件SE处于高电阻状态，例如不导电状态(关断状态)。当施加在两个端子之间的电压升高并且变得等于或高于第一阈值电压时，切换元件SE进入低电阻状态，例如导电状态(导通状态)。当施加在处于低电阻状态的切换元件SE的两个端子之间的电压减小并且变得等于或低于第二阈值电压时，切换元件SE进入高电阻状态。切换元件SE具有与基于在第一方向和与第一方向相反的第二方向上施加的电压的大小的高电阻状态和低电阻状态之间的切换功能相同的功能。即，切换元件SE是双向切换元件。通过使切换元件SE导通或关断，可以控制是否向连接到切换元件SE的MTJ元件MTJ提供电流，即，MTJ元件的选择或非选择。

1.1.4.存储器基元阵列的结构

图4是第一实施例的存储器基元阵列MA的一部分的透视图。图4中所示的部件阴影仅用于对图的视觉理解的目的。带阴影部件的材料与带阴影图案所指示的材料无关。

如图4所示，存储器基元阵列MA包括存储器基元MCA和MCB。多个导体21、多个导体22和多个导体23位于存储器基元阵列MA中。

导体21沿着y轴延伸并且沿着x轴排列。每个导体21用作一条局部字线LWLA。

导体22位于导体21的上方。导体22沿着x轴延伸并且沿着y轴排列。每个导体22用作一条局部位线LBL。

导体23位于导体22的上方。导体23沿着y轴延伸并且沿着x轴排列。每个导体23用作一条局部字线LWLB。

在导体21和导体22的每个交叉处设置一个存储器基元MCA。存储器基元MCA在xy平面中以矩阵配置定位。每个存储器基元MCA包括用作切换元件SEA的结构和用作MTJ元件MTJA的结构。用作切换元件SEA的结构和用作MTJ元件MTJA的结构均包括一个或多个层。用作MTJ元件MTJA的结构位于用作切换元件SEA的结构的上表面上。存储器基元MCA的下表面与一个导体21的上表面接触。存储器基元MCA的上表面与一个导体22的下表面接触。存储器基元MCA可以被称为下存储器基元MCA。

在导体22和导体23的每个交叉处设置一个存储器基元MCB。存储器基元MCB在xy平面中以矩阵配置定位。每个存储器基元MCB包括用作切换元件SEB的结构和用作MTJ元件MTJB的结构。用作切换元件SEB的结构和用作MTJ元件MTJB的结构均包括一个或多个层。用作MTJ元件MTJB的结构位于用作切换元件SEB的结构的上表面上。存储器基元MCB的下表面与一个导体22的上表面接触。存储器基元MC的上表面与一个导体23的下表面接触。存储器基元MCB可以被称为上存储器基元MCB。

1.1.5.存储器基元结构

图5示出了第一实施例的存储器基元MC的结构示例的横截面。图5示出了下存储器基元MCA和上存储器基元MCB，还示出了连接到下存储器基元MCA和上存储器基元MCB的导体21、22和23。下存储器基元MCA和上存储器基元MCB均包括若干基本相同的部件。在下存储器基元MCA和上存储器基元MCB共同的部件中，下存储器基元MCA中设置的部件的参考标号的末尾添加了“A”，而上存储器基元MCB中设置的部件的参考标号的末尾添加了“B”。

如图5所示，用作下存储器基元MCA的结构包括用作切换元件SE的结构，即，用作切换元件SEA的结构。用作切换元件SEA的结构包括可变电阻材料31，即，可变电阻材料31A。

可变电阻材料31是表现出可变电阻的材料。可变电阻材料31是在两个端子之间的切换元件，两个端子中的第一端子是可变电阻材料31的上表面和下表面中的一者，并且两个端子中的第二端子是可变电阻材料31的上表面和下表面中的另一者。当施加在两个端子之间的电压小于某个第一阈值电压时，可变电阻材料31处于“高电阻”状态，例如不导电状态。当施加在两个端子之间的电压升高并变得等于或高于第一阈值电压时，可变电阻材料31处于“低电阻”状态，例如导电状态。当施加在处于低电阻状态的可变电阻材料31的两个端子之间的电压减小并且变得等于或低于第二阈值电压时，可变电阻材料31进入高电阻状态。可变电阻材料31包括绝缘体和通过离子注入引入到绝缘体中的掺杂剂。绝缘体例如包括氧化物并包含SiO₂或基本上由SiO₂组成的材料。掺杂剂例如包括砷(As)和锗(Ge)。如在说明书和权利要求中所使用的，包括术语“基本上”和类似短语的短语“基本上由......形成(由......构成)”是指允许“基本上”形成的元素包含非预期杂质。

用作切换元件SE的结构还可以包括下电极和上电极。在这种情况下，可变电阻材料31位于下电极的上表面上，而上电极位于可变电阻材料31的上表面上。

用作下存储器基元MCA的结构均包括铁磁层32、绝缘层33、铁磁层34和金属层35，即铁磁层32A、绝缘层33A、铁磁层34A和金属层35A。用作MTJ元件MTJA的结构还包括铁磁层41。铁磁层32、绝缘层33、铁磁层34、金属层35和铁磁层41依此顺序堆叠在可变电阻材料31A的上表面上。

铁磁层32是表现出铁磁性的材料层。铁磁层32例如包含钴铁硼(CoFeB)或硼化铁(FeB)，或基本上由CoFeB或FeB组成。铁磁层32具有沿着穿透铁磁层32、绝缘层33和铁磁层34的界面的方向的易磁化轴，例如相对于界面成大于等于45°且小于等于90°的角度的易磁化轴。例如，铁磁层32具有沿着与界面正交的方向的易磁化轴。通过向存储器基元MC写入数据，铁磁层32的磁化方向是可变的，并且铁磁层32可以用作所谓的存储层(SL)。在下文中，铁磁层32可以被称为存储层32。存储层32可以包括多个层。

绝缘层33是绝缘体层。绝缘层33例如包含氧化镁(MgO)或基本上由MgO组成。绝缘层33用作所谓的隧道势垒(TB)。

铁磁层34是表现出铁磁性的材料层。铁磁层34具有沿着穿透铁磁层32、绝缘层33和铁磁层34的界面的方向的易磁化轴，例如相对于界面成大于等于45°或小于等于90°的角度的易磁化轴。例如，铁磁层34具有沿着与界面正交的方向的易磁化轴。铁磁层34的磁化方向旨在在读取和写入存储器基元MC中的数据期间是不变的。铁磁层34可以用作所谓的参考层(RL)。在下文中，铁磁层34可以被称为参考层34。铁磁层34可以包括多个层。

当存储层32的磁化方向与参考层34的磁化方向平行时，MTJ元件MTJ具有一定的低电阻。当存储层32的磁化方向与参考层34的磁化方向反平行时，MTJ元件MTJ的电阻高于当存储层32的磁化方向和参考层34的磁化方向平行时的电阻。在下文中，存储层32的磁化方向与参考层34的磁化方向平行的状态可以被称为“平行状态”或“P状态”。存储层32的磁化方向与参考层34的磁化方向反平行的状态可以被称为“反平行状态”或“AP状态”。

当具有一定大小的切换电流Icp从存储层32流向参考层34时，存储层32的磁化方向变得与参考层34的磁化方向平行。当一定大小的另一切换电流Icap从参考层34流向存储层32时，存储层32的磁化方向变得与参考层34的磁化方向反平行。切换电流Icap的大小不同于切换电流Icp的大小。

金属层35是非磁性金属层，其反铁磁性地耦合夹着金属层35的两个铁磁性材料。金属层35包含钌(Ru)或铱(Ir)或基本上由Ru或Ir组成。Ru和Ir允许夹着Ru或Ir层的两个铁磁性材料基于Ru或Ir的厚度而以铁磁性或反铁磁性方式耦合。金属层35的厚度允许铁磁层32和铁磁层41反铁磁性地耦合。因此，铁磁层32和铁磁层41是反铁磁性耦合的。

铁磁层41是铁磁材料层。铁磁层41包含表现出铁磁性的元素或基本上由表现出铁磁的元素组成。铁磁层41包含钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)，或者基本上由CoPt、CoNi或CoPd组成。铁磁层41例如包括钴(Co)层和铂(Pt)层交替重复一次或多次的结构、钴层和镍(Ni)层交替重复一次或多次的结构、或者钴层和钯(Pd)层交替重复一次或多次的结构。

铁磁层41具有在与参考层34A的磁化方向相反的方向上的磁化。铁磁层41减小由参考层34A产生并施加到存储层32A的磁场，即漏磁场。铁磁层41用作所谓的移位消除层(shift cancel layer，SCL)。在下文中，铁磁层41可以被称为移位消除层41。

用作上存储器基元MCB的结构包括用作切换元件SE的结构，即用作切换元件SEB的结构。用作切换元件SEB的结构包括可变电阻材料31，即可变电阻材料31B。

用作MTJ元件MTJB的结构包括铁磁层32、绝缘层33、铁磁层34和金属层35，即，铁磁层32B、绝缘层33B、铁磁层34B和金属层35B。用作MTJ元件MTJB的结构还包括铁磁层43。铁磁层32B、绝缘层33B、铁磁层34B、金属层35B和铁磁层43依此顺序堆叠在可变电阻材料31B的上表面上。

铁磁层43是铁磁材料层。铁磁层43包含表现出铁磁性的元素或基本上由表现出铁磁的元素组成。铁磁层43包含钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)，或者基本上由CoPt、CoNi或CoPd组成。铁磁层43例如包括钴(Co)层和铂(Pt)层交替重复一次或多次的结构、钴层和镍(Ni)层交替重复一次或多次的结构、或者钴层和钯(Pd)层交替重复一次或多次的结构。

铁磁层43具有在与参考层34B的磁化方向相反的方向上的磁化。铁磁层43减小由铁磁层34B产生并施加到铁磁层32B的磁场，即漏磁场。铁磁层43用作所谓的移位消除层。在下文中，铁磁层43可以被称为移位消除层43。

铁磁层43具有与铁磁层41的每单位体积矫顽力相同的每单位体积矫顽力。因此，铁磁层43可以由与铁磁层41的材料基本相同的材料制成。另一方面，铁磁层43的体积大于铁磁层41的体积。即，铁磁层41具有体积VL1，铁磁层43具有体积VL2，并且VL1＜VL2。

由于铁磁层43的体积大于铁磁层41的体积，因此铁磁层41和铁磁层43可以具有下面所述的尺寸。即，铁磁层41和铁磁层43沿着xy平面具有相同的形状，并且具有不同的高度(沿着z轴的尺寸)。图5示出了这样一个示例。作为示例，下存储器基元MCA和上存储器基元MCB沿着xy平面具有基本呈圆形的形状，并且铁磁层41和铁磁层43沿着xy平面也具有基本呈圆形的形状。铁磁层41沿着xy平面的半径与铁磁层43沿着xy平面的半径基本上相同。另一方面，铁磁层43的高度高于铁磁层41的高度。将参考图6描述更具体的示例。

图6示出了第一实施例的存储器装置的若干存储器基元的形状，并示出了下存储器基元MCA和上存储器基元MCB的形状。如图6所示，至少一部分下存储器基元MCA和至少一部分上存储器基元MCB在侧面上沿z轴倾斜。例如，下存储器基元MCA和上存储器基元MCB具有大致截锥形状，并且铁磁层41和铁磁层43也具有大致截锥形状。铁磁层43由第一部分431和第二部分432组成。第一部分431是铁磁层43的下部，第二部分432是铁磁层43的上部。第一部分431具有与铁磁层41基本相同的形状。因此，铁磁层43的体积比铁磁层41的体积大出第二部分432的量。

由于铁磁层43的体积大于铁磁层41的体积，因此铁磁层42的矫顽力高于铁磁层40的矫顽力。由于铁磁层43的矫顽力高于铁磁层41的矫顽力，因此，下存储器基元MCA的切换电流Icp和Icap的大小不同于上存储器基元MCB的切换电流Icp和Icap的大小。

图7A和7B示出了第一实施例的切换电流的分布。更具体地，图7A和7B示出了切换电流与存储器基元MC的数量之间的关系。

图7A和7B分别示出了上存储器基元MCB和下存储器基元MCA。图7A和7B中的横轴示出了电流的大小。正电流是从参考层34到存储层32的方向上的电流。在下文中，从参考层34到存储层32的方向可以被称为AP方向。负电流是从存储层32到参考层34的方向上的电流。在下文中，从存储层32到参考层34的方向可以被称为P方向。

切换电流Icap在AP方向上流动，并且可以被称为AP方向切换电流Icap。切换电流Icp在P方向上流动，并且可以被称为P方向切换电流Icp。AP方向切换电流Icap取决于存储器基元MC的特性，因此对于每个存储器基元MC具有不同的大小。类似地，P方向切换电流Icp取决于存储存储器基元MC的特性，因此对于每个存储器基元MC具有不同的大小。

如果存储器基元MC既不包括移位消除层41也不包括移位消除层43，则存储器基元MC倾向于处于P状态并且不太可能处于AP状态。即，P方向切换电流Icp的大小较小，AP方向切换电流Icap的大小较大。另一方面，如果存储器基元MC包括移位消除层41或43，则AP方向切换电流Icap小于没有移位消除层42或43的情况。而且，如果存储器基元MC包括移位消除层41或43，则P方向切换电流Icp大于没有移位消除层42或43的情况。即，移位消除层41和43减小AP方向切换电流Icap并增大P方向切换电流Icp。移位消除层41或43的矫顽力越大，此功能越强。

如图7B所示，下存储器基元MCA的AP方向切换电流Icap分布在一定大小的范围内。类似地，下存储器基元MCA的P方向切换电流Icp分布在一定大小的范围内。在下文中，下存储器基元MCA的P方向切换电流Icp可以被称为下P方向切换电流Icpd。下存储器基元MCA的AP方向切换电流Icap可以被称为下AP方向切换电流Icapd。

如参考图5所述，上存储器基元MCB的移位消除层43的矫顽力大于下存储器基元MCA的移位消除层41的矫顽力。因此，如图7A所示，上存储器基元MCB的P方向切换电流Icp的大小大于下存储器基元MCA的P方向切换电流Icp的大小。此外，上存储器基元MCB的AP方向切换电流Icap的大小小于下存储器基元MCA的AP方向切换电流Icap的大小。

在下文中，上存储器基元MCB的P方向切换电流Icp可以被称为上P方向切换电流Icpu。上存储器基元MCB的AP方向切换电流Icap可以被称为上AP方向切换电流Icapu。

图8是示出第一实施例的存储器基元MC的电压和电流特性的示例的曲线图。该图的横轴示出了存储器基元MC的端子电压的大小。该图的纵轴以对数尺度示出了流过存储器基元MC电流的大小。在图8中，没有实际出现的虚拟特性用虚线表示。图8示出了存储器基元MC处于低电阻状态的情况和存储器基元MC处于高电阻状态的情况。以下描述对存储器基元MC的低电阻状态和高电阻状态二者都适用。

当电压从0开始增大时，电流持续增大，直到电压的大小达到阈值电压Vth。在电压达到阈值电压Vth之前，存储器基元MC的切换元件SE关断，即不导通。

当电压进一步增大并达到阈值电压Vth时，即，当达到点A时，电压和电流之间的关系呈现出不连续的变化，并且表现出点B1和B2处所示的特性。点B1和B2处的电流的大小明显大于点A处的电流的大小。电流的这种突然变化基于存储器基元MC的切换元件SE导通的事实。点B1和B2处的电流的大小取决于存储器基元MC的MTJ元件MTJ的电阻状态。

当电压从切换元件SE导通的状态(例如，电压和电流呈现点B1或点B2处所示的关系的状态)减小时，电流持续减小。

当电压进一步减小并达到一定大小时，电压和电流之间的关系呈现出不连续的变化。电压和电流之间的关系开始显示不连续性时的电压取决于存储器基元MC的MTJ元件MTJ的端子电压，即，MTJ元件MTJ是处于高电阻状态还是低电阻状态。当MTJ元件MTJ处于低电阻状态时，电压和电流之间的关系呈现出从点C1不连续。当MTJ元件MTJ处于高电阻状态时，电压和电流之间的关系呈现出从点C2不连续。当到达点C1和C2时，电压和电流之间的关系将分别显示点D1和D2处所示的特性。点D1和D2处的电流的大小分别显著小于点C1和C2处的电流的大小。电流的这种突然变化基于存储器基元MC的切换元件SE关断的事实。

包括处于低电阻状态的MTJ元件MTJ的存储器基元MC的点D1处的端子电压可以被称为低保持电压VhdL。包括处于高电阻状态的MTJ元件MTJ的存储器基元MC的点D2处的端子电压可以被称为高保持电压VhdH。

1.1.6.读出电路配置

图9示出了第一实施例的读出电路的部件以及部件之间的连接。如图9所示，读出电路RC包括读取控制电路ROC、驱动器电路RDH、RDUB、RDP和RDUW以及感测放大器电路SAC。图9仅示出了一条全局位线GBL和一条全局字线GWL的部件。还为其他全局位线GBL提供驱动器电路RDH和RDUB。此外，还为其他全局字线GWL提供了驱动器电路RDP和RDUW以及感测放大器电路SAC。

驱动器电路RDH被配置为使得电源电压Vhh可以被施加到全局位线GBL。电源电压Vhh是存储器装置1的内部电源电压，并且高于接地电压(或公共电压)Vss。驱动器电路RDH可以具有任何配置，只要电源电压Vhh可以被施加到全局位线GBL即可。例如，驱动器电路RDH包括切换电路(switch circuit)SW1。切换电路SW1在一端连接到全局位线GBL，在另一端连接到存储器装置1中被施加电源电压Vhh的节点。切换电路SW1基于控制信号S1导通或关断，并将电源电压Vhh传输到全局位线GBL。切换电路SW1例如从读取控制电路ROC接收控制信号S1。切换电路SW1例如是MOSFET。

驱动器电路RDUB被配置为使得非选择电压Vusel可以被施加到全局位线GBL。非选择电压Vusel例如高于接地电压Vss并且低于电源电压Vhh。接地电压Vss例如为0V。驱动器电路RDUB可以具有任何配置，只要非选择电压Vusel可以被施加到全局位线GBL即可。例如，驱动器电路RDUB包括切换电路SW2。切换电路SW2在一端连接到全局位线GBL，在另一端连接到存储器装置1中被施加非选择电压Vusel的节点。切换电路SW2基于控制信号S2导通或关断，并将非选择电压Vusel传输到全局位线GBL。切换电路SW2例如从读取控制电路ROC接收控制信号S2。切换电路SW2例如是MOSFET。

驱动器电路RDP被配置为使得预充电电压Vprch可以被施加到全局位线GBL。预充电电压Vprch高于接地电压Vss并且低于非选择电压Vusel。驱动器电路RDP可以具有任何配置，只要预充电电压Vprch可以被施加到全局字线GWL即可。例如，驱动器电路RDP包括切换电路SW3。切换电路SW3在一端连接到全局字线GWL，在另一端连接到存储器装置1中被施加预充电电压Vprch的节点。切换电路SW3基于控制信号S3导通或关断，并将预充电电压Vprch传输到全局字线GWL。切换电路SW3例如从读取控制电路ROC接收控制信号S3。切换电路SW3例如是MOSFET。

驱动器电路RDUW被配置为使得非选择电压Vusel可以被施加到全局字线GWL。驱动器电路RDUW可以具有任何配置，只要非选择电压Vusel可以被施加到全局字线GWL即可。例如，驱动器电路RDUW包括切换电路SW4。切换电路SW4在一端连接到全局字线GWL，在另一端连接到存储器装置1中被施加非选择电压Vusel的节点。切换电路SW4基于控制信号S4导通或关断，并将非选择电压Vusel传输到全局字线GWL。切换电路SW4例如从读取控制电路ROC接收控制信号S4。切换电路SW4例如是MOSFET。

感测放大器电路SAC包括运算放大器OP和电阻器R1。运算放大器OP在非反相输入端子处连接到全局字线GWL。运算放大器OP的反相输入端子经由电阻器R1接地，即，连接到具有接地电压Vss的节点。电阻器R1的大小使得具有在低保持电压VhdL和高保持电压VhdH之间的大小的电压被施加到运算放大器OP的反相输入端子。运算放大器OP的输出OUT是被确定为存储在运算放大器OP所连接到的存储器基元阵列MA中的读取目标存储器基元MC中的1位数据。

读取控制电路ROC基于由控制电路13和解码电路14根据控制信号CNT、命令CMD和地址信号ADD产生的控制信号进行操作。

1.1.7.写入电路配置

图10示出了第一实施例的写入电路的部件以及部件之间的连接。如图10所示，写入电路WC包括写入控制电路WOC、驱动器电路WDPU、WDAPD、WDPD和WDAPU以及宿电路(sinkcircuit)WSB和WSW。图10仅示出了一条全局位线GBL和一条全局字线GWL的部件。还为其他全局位线GBL提供了驱动器电路WDPU和WDAPD以及宿电路WSB。此外，还为其他全局字线GWL提供了驱动器电路WDPD和WDAPU以及宿电路WSW。

驱动器电路WDPU被配置为使得上P写入电压Vwpu可以被施加到全局位线GBL。上P写入电压Vwpu的大小允许在其经由布线被施加到写入目标上存储器基元MCB时，上P写入电流Iwpu流过写入目标上存储器基元MCB。稍后将描述上P写入电流Iwpu的大小。驱动器电路WDPU可以具有任何配置，只要上P写入电压Vwpu可以被施加到全局位线GBL即可。例如，驱动器电路WDPU包括切换电路SW11。切换电路SW11在一端连接到全局位线GBL，在另一端连接到存储器装置1中被施加上P写入电压Vwpu的节点。切换电路SW11基于控制信号S11导通或关断，并将上P写入电压Vwpu传输到全局位线GBL。切换电路SW11例如从写入控制电路WOC接收控制信号S11。切换电路SW11例如是MOSFET。

驱动器电路WDAPD被配置为使得下AP写入电压Vwapd可以被施加到全局位线GBL。下AP写入电压Vwapd的大小允许在其经由布线被施加到写入目标下存储器基元MCA时，下AP写入电流Iwapd流过写入目标下存储器基元MCA。稍后将描述下AP写入电流Iwapd的大小。驱动器电路WDAPD可以具有任何配置，只要下AP写入电压Vwapd可以被施加到全局位线GBL即可。例如，驱动器电路WDAPD包括切换电路SW12。切换电路SW12在一端连接到全局位线GBL，在另一端连接到存储器装置1中被施加下AP写入电压Vwapd的节点。切换电路SW12基于控制信号S12导通或关断，并将下AP写入电压Vwapd传输到全局位线GBL。切换电路SW12例如从写入控制电路WOC接收控制信号S12。切换电路SW12例如是MOSFET。

宿电路WSB被配置为使得接地电压Vss可以被施加到全局位线GBL。宿电路WSB可以具有任何配置，只要接地电压Vss可以被施加到全局位线GBL即可。例如，宿电路WSB包括切换电路SW13。切换电路SW13在一端连接到全局位线GBL，在另一端连接到存储器装置1中被施加接地电压Vss的节点。切换电路SW13基于控制信号S13导通或关断，并将接地电压Vss传输到全局位线GBL。切换电路SW13例如从写入控制电路WOC接收控制信号S13。切换电路SW13例如是MOSFET。

驱动器电路WDPD被配置为使得下P写入电压Vwpd可以被施加到全局字线GWL。下P写入电压Vwpd的大小允许在其经由布线被施加到写入目标下存储器基元MCA时，下P写入电流Iwpd流过写入目标下存储器基元MCA。稍后将描述下P写入电流Iwpd的大小。驱动器电路WDPD可以具有任何配置，只要下P写入电压Vwpd可以被施加到全局字线GWL即可。例如，驱动器电路WDPD包括切换电路SW14。切换电路SW14在一端连接到全局字线GWL，在另一端连接到存储器装置1中被施加下P写入电压Vwpd的节点。切换电路SW14基于控制信号S14导通或关断，并将下P写入电压Vwpd传输到全局字线GWL。切换电路SW14例如从写入控制电路WOC接收控制信号S14。切换电路SW14例如是MOSFET。

驱动器电路WDAPU被配置为使得上AP写入电压Vwapu可以被施加到全局字线GWL。上AP写入电压Vwapu的大小允许在其经由布线被施加到写入目标上存储器基元MCB时，上AP写入电流Iwapu流过写入目标上存储器基元MCB。稍后将描述上AP写入电流Iwapu的大小。驱动器电路WDAPU可以具有任何配置，只要上AP写入电压Vwapu可以被施加到全局字线GWL即可。例如，驱动器电路WDAPU包括切换电路SW15。切换电路SW15在一端连接到全局字线GWL，在另一端连接到存储器装置1中被施加上AP写入电压Vwapu的节点。切换电路SW15基于控制信号S15导通或关断，并将上AP写入电压Vwapu传输到全局字线GWL。切换电路SW15例如从写入控制电路WOC接收控制信号S15。切换电路SW15例如是MOSFET。

宿电路WSW被配置为使得接地电压Vss可以被施加到全局字线GWL。宿电路WSW可以具有任何配置，只要接地电压Vss可以被施加到全局字线GWL即可。例如，宿电路WSW包括切换电路SW16。切换电路SW16在一端连接到全局字线GWL，在另一端连接到存储器装置1中被施加接地电压Vss的节点。切换电路SW16基于控制信号S16导通或关断，并将接地电压Vss传输到全局字线GWL。切换电路SW16例如从写入控制电路WOC接收控制信号S16。切换电路SW16例如是MOSFET。

1.2.操作

1.2.1.数据写入

图11至14示出了与第一实施例的存储器装置1中的数据写入期间的数据写入相关的部件以及部件的连接。图11示出了当下存储器基元MCA的MTJ元件MTJA处于P状态时的状态。图12示出了当下存储器基元MCA的MTJ元件MTJA处于AP状态时的状态。图13示出了当上存储器基元MCB的MTJ元件MTJB处于P状态时的状态。图14示出了当上存储器基元MCB的MTJ元件MTJB处于AP状态时的状态。图11至14仅示出了写入目标存储器基元MC的存储层32和参考层34。

如图11所示，为了将某个写入目标下存储器基元MCA的MTJ元件MTJA置于P状态，写入目标下存储器基元MCA经由导体22(局部位线LBL)连接到全局位线GBL，并经由导体21(局部字线LWLA)连接到全局字线GWL。此外，下P写入电压Vwpd通过驱动器电路WDPD被施加到全局字线GWL，并且接地电压Vss通过宿电路WSB被施加到全局位线GBL。结果，在写入目标下存储器基元MCA中，下P写入电流Iwpd从存储层32A流向参考层34A。结果，写入目标下存储器基元MCA的MTJ元件MTJA处于P状态。

如图12所示，为了将某个写入目标下存储器基元MCA的MTJ元件MTJA置于AP状态，写入目标下存储器基元MCA经由导体22(局部位线LBL)连接到全局位线GBL，并经由导体21(局部字线LWLA)连接到全局字线GWL。此外，下AP写入电压Vwapd通过驱动器电路WDAPD被施加到全局位线GBL，并且接地电压Vss通过宿电路WSW被施加到全局字线GWL。结果，在写入目标下存储器基元MCA中，下AP写入电流Iwapd从参考层34A流向存储层32A。结果，写入目标下存储器基元MCA的MTJ元件MTJA处于AP状态。

如图13所示，为了将某个写入目标上存储器基元MCB的MTJ元件MTJB置于P状态，写入目标上存储器基元MCB经由导体22(局部位线LBL)连接到全局位线GBL，并经由导体23(局部字线LWLB)连接到全局字线GWL。此外，上P写入电压Vwpu通过驱动器电路WDPU被施加到全局位线GBL，并且接地电压Vss通过宿电路WSW被施加到全局字线GWL。结果，在写入目标上存储器基元MCB中，上P写入电流Iwpu从存储层32B流向参考层34B。结果，写入目标上存储器基元MCB的MTJ元件MTJB处于P状态。

如图14所示，为了将某个写入目标上存储器基元MCB的MTJ元件MTJB置于AP状态，写入目标上存储器基元MCB经由导体22(局部位线LBL)连接到全局位线GBL，并经由导体23(局部字线LWLB)连接到全局字线GWL。此外，上AP写入电压Vwapu通过驱动器电路WDAPU被施加到全局字线GWL，并且接地电压Vss通过宿电路WSB被施加到全局位线GBL。结果，在写入目标上存储器基元MCB中，上AP写入电流Iwapu从参考层34B流向存储层32B。结果，写入目标上存储器基元MCB的MTJ元件MTJB处于AP状态。

1.2.2.数据读取

图15和16示出了与第一实施例的存储器装置1中的数据读取期间的数据读取相关的部件以及部件之间的连接。图15示出了从下存储器基元MCA读取数据期间的状态。图16示出了从上存储器基元MCB读取数据期间的状态。

此外，在数据读取开始时，全局位线GBL通过驱动器电路RDUB(未示出)而被施加非选择电压Vusel，并且全局字线GWL通过驱动器电路RDUW(未示)而被施加非选择电压Vusel。因此，在全局字线GWL和全局位线GBL之间没有电压差。

如图15所示，当开始从读取目标下存储器基元MCA读取数据时，读取目标下存储器基元MCA经由局部位线LBL(导体22)连接到全局位线GBL，并经由局部字线LWLA(导体21)连接到全局字线GWL。

此外，预充电电压Vprch通过驱动器电路RDP被施加到全局字线GWL。结果，全局字线GWL以预充电电压Vprch被充电。之后，全局字线GWL从驱动器电路RDP断开连接，并且全局字线GWL被置于电浮置状态。在该状态下，电源电压Vhh通过驱动器电路RDH施加到全局位线GBL。结果，大小为Vhh-Vprch的电压被施加到读取目标下存储器基元MCA的两端。该电压具有使读取目标下存储器基元MCA的切换元件SEA导通的大小。因此，读取电流Irap从参考层34A流向存储层32A，即，在AP方向上。读取电流Irap对全局字线GWL进行充电并升高全局字线GWL的电压。随着全局字线GWL的电压增大，读取目标下存储器基元MCA两端之间的电压差减小。

当读取目标下存储器基元MCA的两端之间的电压差下降到一定大小时，读取目标下存储器基元MCA的切换元件SEA关断。结果，读取目标下存储器基元MCA的切换元件SEA关断时的全局字线GWL的电压被存储在运算放大器OP的非反相输入端子的节点中。所存储的电压是基于读取目标下存储器基元MCA的电阻状态的低保持电压VhdL和高保持电压VhdH之一。反映存储在读取目标下存储器基元MCA中的数据的输出OUT是基于所存储的电压和运算放大器OP的反相输入端子的电压的输出。

如图16所示，当开始从读取目标上存储器基元MCB读取数据时，读取目标上存储器基元MCB经由局部位线LBL(导体22)连接到全局位线GBL，并经由局部字线LWLB(导体23)连接到全局字线GWL。

此外，预充电电压Vprch通过驱动器电路RDP被施加到全局字线GWL。结果，全局字线GWL以预充电电压Vprch被充电。之后，全局字线GWL从驱动器电路RDP断开连接，并且全局字线GWL被置于电浮置状态。在该状态下，电源电压Vhh通过驱动器电路RDH被施加到全局位线GBL。结果，大小为Vhh-Vprch的电压被施加到读取目标上存储器基元MCB的两端。由于该电压，读取电流Irp从存储层32B流向参考层34B，即，在P方向上。读取电流Irp对全局字线GWL进行充电并升高全局字线GW的电压。随着全局字线GWL的电压增大，读取目标上存储器基元MCB的两端之间的电压差减小。

当读取目标上存储器基元MCB的两端之间的电压差下降到一定大小时，读取目标上存储器基元MCB的切换元件SEB关断。结果，基于读取目标上存储器基元MCB的电阻状态的低保持电压VhdL和高保持电压VhdH之一被存储在运算放大器OP的非反相输入端子的节点中。反映存储在读取目标上存储器基元MCB中的数据的输出OUT是基于所存储的电压和运算放大器OP的非反相输入端子的电压的输出。

1.2.3.电流的大小

图17A和17B示出了在第一实施例的存储器装置1中的各种操作期间流动的电流的大小。具体而言，图17A和17B示出了上存储器基元MCB和下存储器基元MCA中的每一者的写入电流和读取电流。图17A示出了上存储器基元MCB，图17B示出了下存储器基元MCA。图17A和17B还示出了图7A和7B所示的上P方向切换电流Icpu、上AP方向切换电流Icapu、下P方向切换电流Icpd和下AP方向切换电流Icapd。

为了改变存储器基元MC的电阻状态，大小大于存储器基元MC的切换电流大小的写入电流需要流过该存储器基元MC。实际流过存储器基元MC的写入电流取决于写入电路的特性和/或存储器基元MC的特性。因此，实际流过存储器基元MC的写入电流对于每个存储器基元MC不同，因此分布在一定范围内。类似地，流过存储器基元MC的读取电流取决于读出电路的特性和/或存储器基元MC的特性。因此，实际流过存储器基元MC的读取电流对于每个存储器基元MC不同，因此分布在一定范围内。

如图17B所示，下AP写入电流Iwapd的大小大于下AP方向切换电流Icapd的大小。即，最小大小的下AP写入电流Iwapd大于最大大小的下AP方向切换电流Icapd。下P写入电流Iwpd的大小大于下P方向切换电流Icpd的大小。即，具有最小大小的下P写入电流Iwpd大于具有最大大小的下P方向切换电流Icpd。

如图17A所示，上AP写入电流Iwapu的大小大于上AP方向切换电流Icapu的大小。即，具有最小大小的上AP写入电流Iwapu大于具有最大大小的上AP方向切换电流Icapu。上P写入电流Iwpu的大小大于上P方向切换电流Icpu的大小。即，具有最小大小的上P写入电流Iwpu大于具有最大大小的上P方向切换电流Icpu。

如图17A和17B所示并参考图7A和7B所述，上AP方向切换电流Icapu的大小小于下AP方向切换电流Icapd的大小。由于上AP方向切换电流Icapu的大小小于下AP方向切换电流Icapd的大小，因此，上AP写入电流Iwapu的大小可以小于下AP写入电流Iwapd的大小。因此，上AP写入电流Iwapu的大小小于下AP写入电流Iwapd的大小。即，上AP写入电流Iwapu的分布比下AP写入电流Iwapd的分布更靠近横轴上的原点。例如，上AP写入电流Iwapu的最大大小小于下AP写入电流Iwapd的最大大小，和/或上AP写入电流Iwapu的最小大小小于下AP写入电流Iwapd的最小大小。

此外，如图17A和17B所示并参考图7A和7B所述，上P方向切换电流Icpu的大小大于下P方向切换电流Icpd的大小。由于上P方向切换电流Icpu的大小大于下P方向切换电流Icpd的大小，因此上P写入电流Iwpu的大小大于下P写入电流Iwpd的大小。即，上P写入电流Iwpu的分布比下P写入电流Iwpd的分布距离横轴上的原点更远。例如，上P写入电流Iwpu的最大大小大于下P写入电流Iwpd的最大大小，和/或上P写入电流Iwpu的最小大小大于下P写入电流Iwpd的最小大小。

流过存储器基元MC的电流可以改变存储器基元MC的电阻状态，即，它可以引起存储器基元MC中的读取干扰。然而，要求即使读取电流流过存储器基元MC，读取电流也不改变存储器基元MC的电阻状态。为此，如果某一读取电流在第一方向(AP方向或P方向)上流过某个存储器基元MC，则要求该读取电流的大小小于该存储器基元MC的第一方向上的切换电流。基于此，读取电流Irap小于下AP方向切换电流Icapd。即，读取电流Irap的分布比下AP方向切换电流Icapd的分布更靠近横轴上的原点。例如，读取电流Irap的最大大小小于下AP方向切换电流Icapd的最小大小。

此外，读取电流Irp小于上P方向切换电流Icpu。即，读取电流Irp的分布比上P方向切换电流Icpu的分布更靠近横轴上的原点。例如，读取电流Irp的最大大小小于上P方向切换电流Icpu的最小大小。

1.3.优点(效果)

根据第一实施例，如下所述，可以提供一种存储器装置，其中减少了读取干扰，并且减少了每个存储器基元MC的数据读取裕度的变化(variation in the data readingmargin)。

描述了存储器装置100的概要以供比较和参考。存储器装置100包括存储器基元101A和存储器基元101B，分别代替第一实施例的存储器装置1中的下存储器基元MCA和上存储器基元MCB。存储器基元101A和存储器基元101B具有与存储器基元MCA相同的结构。

通常，用于将MTJ元件置于AP状态的切换电流大于用于将MTJ元件置于P状态的切换电流。因此，为了减少读取干扰，可以设想使读取电流在AP方向上流过。

通过驱动器电路向特定布线施加电压可以通过各种方法来执行。作为第一种方法，如参考图9和图10所述，产生希望由驱动器电路施加的电压，并经由切换电路SW将所产生的电压传输到布线。作为第二种方法，经由MOSFET将具有与希望传输的电压不同的参考电压(例如，内部电源电压或接地电压)的节点连接到布线。然后，通过调节MOSFET的栅极的电压，将通过升高或降低参考电压而产生的具有希望传输的大小的电压施加到布线。当在存储器装置100中采用第二种方法时，可能出现以下现象。

图18和19类似于图15和16，示出了与存储器装置100中的数据读取期间的数据读取相关的部件以及部件之间的连接。图18示出了从下存储器基元101A读取数据期间的状态。图19示出了从上存储器基元101B读取数据期间的状态。

从下存储器基元101A读取数据的情况与第一实施例(图15)的情况相同。即，全局字线GWL被设置为预充电电压Vprch，然后被置于电浮置状态，然后电源电压Vhh被施加到全局位线GBL。结果，如图18所示，读取电流Ir从参考层34朝着存储层32，即，在AP方向上流过存储器基元101A。宿电路103包括连接在全局字线GWL和具有接地电压Vss的节点之间的p型MOSFET 104。

另一方面，AP方向上的读取电流可以通过以下方法流过上存储器基元101B。如图19所示，与从下存储器基元101A和第一实施例的下存储器基元MCA读取数据的情况一样，感测放大器电路SAC连接到全局字线GWL。全局字线GWL由驱动器电路111以预充电电压Vprch2被充电。预充电电压Vprch2高于非选择电压Vusel。在充电完成之后，全局字线GWL从驱动器电路111断开连接，并且被置于电浮置状态。接下来，接地电压Vss通过宿电路112被施加到全局位线GBL。结果，读取电流Ir从参考层34朝着存储层32，即，在AP方向上流过上存储器基元MCB。

全局字线GWL用作基准时的读取电流Ir的方向在从下存储器基元101A读取数据的情况与从上存储器基元101B读取数据的情况中不同。因此，包括读取电流Ir流过的路径的布线和晶体管的组合在图18和19的情况下是不同的。其中一个区别是连接到全局字线GWL的晶体管的类型。即，在图18的情况下，p型MOSFET 104连接到全局字线GWL，而在图19的情况下，n型MOSFET 115连接到全局字线GWL。对于连接到全局字线GWL的运算放大器OP，这作为与运算放大器OP连接的部件的特性的差异而起作用。对于运算放大器OP的该特性差异导致运算放大器OP的操作在图18和19的情况下是不同的，即，取决于存储器基元101的位置。这导致存储器装置100中的数据读取特性的变化。

作为对此的对策，可以构想使P方向上的读取电流Ir传递到上存储器基元101B。在这种情况下，上存储器基元101B中的每个电流的分布与图17A和17B所示的下存储器基元MCA的分布相同。当P方向上的读取电流流向具有这种分布的上存储器基元101B时，上存储器基元101B的P方向切换电流Icpu的分布(与下存储器基元101A的P方向切换电流Icp的分布相同)与P方向读取电流分布(与上存储器基元101B的P方向读取电流Irp分布相同)部分重叠。由于P方向上的读取电流Ir，这可以导致读取干扰。

替代地，针对存储器装置100中的数据读取特性变化，可以考虑以下措施。即，从导体22(局部位线LBL)到导体21(局部字线LWLA)的材料(层)的位置顺序与从导体22到导体23(局部字线LWLB)的材料(层)的位置顺序相同。即，存储器基元101A的层的位置顺序与存储器基元101B的层的位置顺序相对于导体22是线对称的。通过这样做，在存储器基元101A和101B中的任一者中，AP方向上的读取电流从局部位线LBL流向局部字线LWL。然而，改变存储器基元101的层的位置顺序会改变存储器基元101A和101B的特性。即，由于制造工艺等的限制，存储器基元101具有截锥形状，并且即使具有相同的厚度，位于截锥上方的层的体积小于位于截锥下方的层的体积。这导致在存储器基元101A和101B中，存储层、参考层和/或切换元件的特性不同。这使存储器基元101的特性极大地变化。

根据第一实施例，下存储器基元MCA和上存储器基元MCB包括沿z轴以相同顺序定位的基本相同的多个层。即，在下存储器基元MCA和上存储器基元MCB二者中，切换元件SE、存储层32、参考层34和移位消除层41或43都按此顺序在z轴坐标增加的方向(+z方向)上定位。此外，上存储器基元MCB的移位消除层43的体积大于下存储器基元MCA的移位消除层41的体积。因此，当移位消除层43具有与移位消除层41相同的体积时，上P方向切换电流Icpu的大小大于上P方向切换电流的大小(即，下P方向切换电流Icpd的大小)。利用这一事实，可以将P方向上的读取电流传递到上存储器基元MCB，以从上存储器基元MCB读取数据。由于上P方向切换电流Icpu的大小大于当移位消除层43具有与移位消除层41相同的体积时的上P方向切换电流的大小，因此，即使读取电流在P方向上流过上存储器基元MCB，也防止了上存储器基元MCB的MTJ元件MTJB进入P状态。

由于读取电流Ir可以在P方向上流过上存储器基元MCB，如图15和16很清楚地，全局字线GWL用作基准时的读取电流的方向在从下存储器基元MCA读取数据的情况下和从上存储器基元MCB读取数据的情形下是相同的。即，读取电流流向全局字线GWL。这带来了下述优点。

图20和21示出了与第一实施例的存储器装置1中的数据读取期间的数据读取相关的部件以及部件之间的连接，并且分别示出了图15和16的部件和连接的示例。如图20和21所示，驱动器电路RDP包括p型MOSFET TP1。晶体管TP1在一端连接到全局字线GWL，在另一端连接到具有接地电压Vss的节点。在栅极，晶体管TP1从读出电路RC的驱动器电路RDP以外的部分接收控制信号。

从图20和21可以看出，包括读取电流Ir流过的路径的布线和晶体管的组合在从下存储器基元MCA读取数据的情况下和从上存储器基元MCB读取数据的情况下是相同的。这意味着对于连接到全局字线GWL的运算放大器OP，减小了连接到运算放大器OP的部件的特性差异。该差异的减小导致在从下存储器基元MCA读取数据的情况下和在从上存储器基元MCB读取数据的情况下，由运算放大器OP引起的操作变化减小。因此，可以提供这样的存储器装置1：其中，基于存储器基元MC的位置的数据读取特性的变化减小。

由于如参考图7A和7B所述，上AP方向切换电流Icapu较小，因此从图17A和17B可以看出，上AP方向切换电流Icapu的分布与AP方向上的读取电流Irap具有非常小的间隔或部分重叠。然而，AP方向上的读取电流不在上存储器基元MCB中流动。因此，不会发生上存储器基元MCB中的读取干扰。

1.4.变形例

感测放大器电路SAC的数据确定不限于上述形式。例如，全局字线GWL经由第一切换电路连接到运算放大器的非反相输入端子。全局字线GWL还经由第二切换电路连接到电压调节电路的输入。电压调节电路调节输入电压，并将经过调节的电压提供给运算放大器OP的反相输入端子。通过调节，使得经过调节的电压具有例如在低保持电压VhdL和高保持电压VhdH之间的大小。

在数据读取时，在第一切换电路导通并且第二切换电路关断的情况下执行与参考图15和16所述相同的数据读取。结果，基于读取目标下存储器基元MCA的电阻状态的低保持电压VhdL和高保持电压VhdH之一出现在全局字线GWL上。然后，当第一切换电路关断时，全局字线GWL的电压保持在运算放大器OP的非反相输入端子的节点处。该保持电压被称为第一样品电压。

接下来，将预定参考数据写入到读取目标存储器基元MC。参考数据可以是“1”数据或“0”数据，例如“0”数据。写入后，在第一切换电路关断并且第二切换电路导通的情况下，执行与参考图15和16所述相同的数据读取。结果，低保持电压VhdL出现在全局字线GWL上。之后，当第二切换电路关断时，针对全局字线GWL的电压调节的电压保持在运算放大器OP的反相输入端子的节点中。该保持电压被称为第二样品电压。

运算放大器OP输出基于第一样品电压和第二样品电压的大小的值。如果第一样品电压小于第二样品电压，则运算放大器OP输出“L”电平电压。这被视为数据读取目标存储器基元MC保持与参考数据相同的“0”数据。另一方面，当第一样品电压大于第二样品电压时，运算放大器OP输出“H”电平电压。这被视为数据读取目标存储器基元MC保持与参考数据不同的“1”数据。

虽然已经描述了某些实施例，但这些实施例仅通过示例的方式呈现，并不旨在限制本公开的范围。实际上，本文描述的新颖实施例可以以各种其他形式体现；此外，在不脱离本公开的精神的情况下，可以对本文描述的实施例的形式做出各种省略、替换和改变。所附权利要求及其等同物旨在涵盖落入本公开的范围和精神内的这些形式或修改。

参考标号说明

1：存储器装置

11：核心电路

12：输入输出电路

13：控制电路

14：解码电路

15：页缓冲器

16：电压产生电路

MC：存储器基元

GWL：全局字线

LWL：局部字线

GBL：全局位线

LBL：局部位线

MA：存储器基元阵列

RC：读出电路

WC：写入电路

MTJ：MTJ元件

SE：切换元件

31：可变电阻材料

32：铁磁层

33：绝缘层

34：铁磁层

35：金属层

41：铁磁层

43：铁磁层

Claims (20)

1.一种存储器装置，包括：

第一导体；

第一堆叠体，其位于所述第一导体上，包括从所述第一导体的一侧依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层和非磁性第一金属层和第三铁磁层，其中，所述第二铁磁层和所述第三铁磁层具有相反方向的磁化；

第二导体，其位于所述第一堆叠体上；

第二堆叠体，其位于所述第二导体上，包括从所述第二导体的一侧依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层、非磁性第二金属层和第六铁磁层，其中，所述第五铁磁层和所述第六铁磁层具有相反方向的磁化，并且所述第六铁磁层具有比所述第三铁磁层的体积大的体积；以及

第三导体，其位于所述第二堆叠体上。

2.根据权利要求1所述的存储器装置，其中

所述第六铁磁层沿着从所述第一导体到所述第三导体的方向比所述第三铁磁层长。

3.根据权利要求2所述的存储器装置，其中

所述第二铁磁层和所述第三铁磁层是反铁磁耦合的，以及

所述第五铁磁层和所述第六铁磁层是反铁磁耦合的。

4.根据权利要求3所述的存储器装置，其中

所述第一金属层具有允许所述第二铁磁层和所述第三铁磁层反铁磁耦合的厚度，以及

所述第二金属层具有允许所述第五铁磁层和所述第六铁磁层反铁磁耦合的厚度。

5.根据权利要求4所述的存储器装置，其中

所述第一堆叠体还包括位于所述第一导体和所述第一铁磁层之间的第一可变电阻材料，以及

所述第二堆叠体还包括位于所述第二导体和所述第四铁磁层之间的第二可变电阻材料。

6.根据权利要求1所述的存储器装置，还包括：

第一电路，其连接到所述第一导体和所述第二导体以允许电流从所述第二铁磁层流向所述第一铁磁层，并且连接到所述第二导体和所述第三导体以允许电流从所述第四铁磁层流向所述第五铁磁层。

7.根据权利要求6所述的存储器装置，还包括：

第一感测放大器电路，其连接到所述第一导体；以及

第二感测放大器电路，其连接到所述第三导体。

8.根据权利要求7所述的存储器装置，其中

所述第一电路包括：

第一驱动器电路，其被配置为向所述第一导体施加第一电压，

第二驱动器电路，其被配置为向所述第二导体施加高于所述第一电压的第二电压，以及

第三驱动器电路，其被配置为向所述第三导体施加低于所述第二电压的第三电压。

9.根据权利要求8所述的存储器装置，其中

所述第一驱动器电路包括连接在所述第一导体和具有低于所述第一电压的第四电压的节点之间的p型第一MOSFET，以及

所述第三驱动器电路包括连接在所述第三导体和具有所述第四电压的节点之间的p型第二MOSFET。

10.根据权利要求1所述的存储器装置，其中

所述第一堆叠体和所述第二堆叠体均为磁隧道结元件，以及

所述第一堆叠体响应于至少具有第一大小的电流在从所述第一导体到所述第二导体的方向上流过其中而进入低电阻状态，所述第二堆叠体响应于至少具有大于所述第一大小的第二大小的电流在从所述第二导体到所述第三导体的方向上流过其中而进入低电阻状态。

11.根据权利要求10所述的存储器装置，其中

所述第一堆叠体响应于至少具有第三大小的电流在从所述第二导体到所述第一导体的方向上流过其中而进入高电阻状态，所述第二堆叠体响应于至少具有小于所述第一大小的第四大小的电流在从所述第三导体到所述第二导体的方向上流过其中而进入高电阻状态。

12.一种存储器装置，包括：

多条第一字线，其在第一方向上延伸；

多条位线，其位于所述第一字线上方并在与所述第一方向交叉的第二方向上延伸；

多条第二字线，其位于所述位线上方并在所述第一方向上延伸；

多个下存储器基元，每个下存储器基元位于所述第一字线之一和所述位线之一之间；以及

多个上存储器基元，每个上存储器基元位于所述位线之一和所述第二字线之一之间，

所述下存储器基元中的每一个包括在与所述第一方向和所述第二方向交叉的第三方向上依次堆叠的第一铁磁层、第一绝缘层、第二铁磁层、非磁性第一金属层和第三铁磁层，其中，所述第二铁磁层和所述第三铁磁层具有相反方向的磁化，以及

所述上存储器基元中的每一个包括在所述第三方向上依次堆叠的第四铁磁层、第二绝缘层、第五铁磁层、非磁性第二金属层和第六铁磁层，其中，所述第五铁磁层和所述第六铁磁层具有相反方向的磁化，

其中，所述下存储器基元中的每一个响应于至少具有第一大小的电流在从所述第一字线到所述位线的方向上流过其中而进入低电阻状态，所述上存储器基元中的每一个响应于至少具有大于所述第一大小的第二大小的电流在从所述位线到所述第二字线的方向上流过其中而进入低电阻状态，以及

其中，所述下存储器基元中的每一个响应于至少具有第三大小的电流在从所述位线到所述第一字线的方向上流过其中而进入高电阻状态，所述上存储器基元中的每一个响应于至少具有小于所述第一大小的第四大小的电流在从所述第二字线到所述位线的方向上流过其中而进入高电阻状态。

13.根据权利要求12所述的存储器装置，其中

所述第六铁磁层具有比所述第三铁磁层的体积大的体积。

14.根据权利要求13所述的存储器装置，其中

所述第六铁磁层沿着所述第三方向比所述第三铁磁层长。

15.根据权利要求13所述的存储器装置，其中

所述第二铁磁层和所述第三铁磁层是反铁磁耦合的，以及

所述第五铁磁层和所述第六铁磁层是反铁磁耦合的。

16.根据权利要求15所述的存储器装置，其中

所述第一金属层具有允许所述第二铁磁层和所述第三铁磁层反铁磁耦合的厚度，以及

所述第二金属层具有允许所述第五铁磁层和所述第六铁磁层反铁磁耦合的厚度。

17.根据权利要求16所述的存储器装置，还包括：

第一可变电阻材料，其位于每个第一字线和所述下存储器基元之间，以及

第二可变电阻材料，其位于每个所述位线和所述上存储器基元之间。

18.根据权利要求17所述的存储器装置，还包括：

第一感测放大器电路，其连接到每个所述第一字线；以及

第二感测放大器电路，其连接到每个所述第二字线。

19.根据权利要求18所述的存储器装置，还包括：

第一驱动器电路，其被配置为向所述第一字线施加第一电压，

第二驱动器电路，其被配置为向所述位线施加高于所述第一电压的第二电压，以及

第三驱动器电路，其被配置为向所述第二字线施加低于所述第二电压的第三电压。

20.根据权利要求19所述的存储器装置，其中

所述第一驱动器电路包括连接在所述第一字线和具有低于所述第一电压的第四电压的节点之间的p型第一MOSFET，以及

所述第三驱动器电路包括连接在所述第二字线和具有所述第四电压的节点之间的p型第二MOSFET。