CN116705859A - 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 - Google Patents
碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 Download PDFInfo
- Publication number
- CN116705859A CN116705859A CN202310950839.0A CN202310950839A CN116705859A CN 116705859 A CN116705859 A CN 116705859A CN 202310950839 A CN202310950839 A CN 202310950839A CN 116705859 A CN116705859 A CN 116705859A
- Authority
- CN
- China
- Prior art keywords
- region
- trench
- substrate
- oxide layer
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 42
- 230000005669 field effect Effects 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 22
- -1 Silicon carbide metal oxide Chemical class 0.000 title claims abstract description 14
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims description 40
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 23
- 238000002161 passivation Methods 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 27
- 230000008569 process Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 150000004706 metal oxides Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000011084 recovery Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种碳化硅金属氧化物半导体场效应晶体管结构及其制备方法,涉及半导体集成电路领域，其包括：漏极位于衬底的背面，N‑漂移区和N+缓冲区均位于衬底的正面且依次设置在P‑区的下方；P阱与P‑区横向相接，N+源区位于P‑区与P阱之间；衬底表面覆盖有第一氧化层，第一氧化层一侧沉积有第一多晶硅，第一多晶硅作为第一栅极；沟槽位于第一氧化层的正下方以及P‑区的两端；源极位于P‑区的正上方，并位于第一栅极的两侧；层间介质位于源极与第一栅极之间。本发明通过设置沟槽，MOS管有效栅极氧化层处的电场减弱，并优化了体二极管的性能，从而提升MOS管的可靠性。
Description
技术领域
本申请涉及半导体集成电路技术领域，尤其涉及的是一种碳化硅金属氧化物半导体场效应晶体管结构及其制备方法。
背景技术
碳化硅（SiC）功率器件相较于Si功率器件具有更大的禁带宽度、更高的击穿电场强度和更低的相对介电常数，因此碳化硅功率MOSFET（Metal-Oxide-SemicoNductorField-Effect TraNsistor, MOSFET,金属-氧化物-半导体场效应晶体管）市场在逐步扩大，将在航空设备、汽车电子、可再生能源和电力电子系统中逐步取代硅基器件。
但是目前碳化硅 MOSFET的应用也存在一些问题，其中大部分与栅氧化层直接相关。在反向偏置过程中，栅极氧化物处会集中更高的电场，这会影响栅极氧化物的可靠性。
因此，现有技术还有待改进和发展。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种碳化硅金属氧化物半导体场效应晶体管结构及其制备方法，旨在解决现有技术中碳化硅MOSFET存在栅极氧化层电场集中影响MOS管可靠性的问题。
本申请提供一种碳化硅金属氧化物半导体场效应晶体管结构，采用如下的技术方案：
一种碳化硅金属氧化物半导体场效应晶体管结构，包括：
衬底、漏极、源极、第一栅极、P-区、N+源区、P阱、沟槽、N-漂移区、N+缓冲区以及层间介质，其中，
所述漏极位于所述衬底的背面，所述N-漂移区和所述N+缓冲区均位于所述衬底的正面且依次设置在所述P-区的下方；
所述P阱与所述P-区横向相接，所述N+源区位于所述P-区与P阱之间；
所述衬底表面覆盖有第一氧化层，所述第一氧化层远离所述衬底的一侧沉积有第一多晶硅，所述第一多晶硅作为第一栅极；
所述沟槽位于所述第一氧化层的正下方以及所述P-区的两端，所述沟槽形成第二栅极；
所述源极位于所述P-区的正上方，并位于所述第一栅极的两侧；
所述层间介质位于所述源极与所述第一栅极之间。
进一步地，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于所述第一栅极的正下方，所述第二沟槽的数量为两个，两个所述第二沟槽分别位于所述P-区的两端，所述第一沟槽的深度等于所述第二沟槽的深度。
进一步地，所述沟槽包括：第二多晶硅以及包覆于所述第二多晶硅的第二氧化层，所述第二氧化层形成所述沟槽的外壁。
进一步地，所述沟槽的深度范围是0~2um。
进一步地，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于所述P-区的两端，所述第二沟槽位于所述源极之间；所述第一沟槽的深度大于所述第二沟槽的深度。
进一步地，所述P-区的离子注入浓度范围为：1×1011~1×1018cm-3。
第二方面，本申请提供一种碳化硅金属氧化物半导体场效应晶体管结构的制备方法，采用如下的技术方案：
一种碳化硅金属氧化物半导体场效应晶体管结构的制备方法，包括：
在衬底的背面形成漏极，以及在衬底的正面依次形成N-漂移区、N+缓冲区，并在衬底表面刻蚀形成两个P-区；
在两个所述P-区之间以及所述P-区的两端刻蚀沟槽，对所述沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极；
对所述P-区进行离子注入以及退火处理形成P阱，对所述P-区进行离子注入以及退火处理形成N+源区；
在衬底表面进行生长第一氧化层、沉积第一多晶硅以及第一多晶硅刻蚀处理以形成第一栅极；
在所述第一栅极和第一氧化层外层进行层间介质沉积、层间介质回流以及层间介质刻蚀处理，以形成层间介质；
在处理后的衬底表面进行金属沉积和金属刻蚀、第一钝化层淀积和第一钝化层刻蚀以及第二钝化层淀积和第二钝化层刻蚀，以形成源极和钝化层。
进一步地，所述并在衬底表面刻蚀形成两个P-区的步骤包括：
在衬底上进行P-区刻蚀并对所述P-区进行离子注入；
对离子注入后的所述P-区进行退火处理，以得到所述P-区。
进一步地，所述退火的温度范围为800~2000℃。
进一步地，所述在两个所述P-区之间以及所述P-区的两端刻蚀沟槽，对所述沟槽进行生长第二氧化层以及沉积第二多晶硅处理，以得到第二栅极还包括：
在所述P-区两端以及所述源极之间的位置刻蚀沟槽，并对所述沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极；
其中，所述P-区两端的沟槽深度大于所述源极之间的沟槽深度。
本发明的有益效果：当第一栅极施加正偏压后（形成反型沟道）进入导通状态，此时第二栅极浮空，不参与沟道形成。当第一栅极的施加电压低于其导通的阈值电压时，该反型沟道消失，电荷开始移动（空间电荷区开始建立），此时由于第二栅极的存在，第一栅极处不再集中高电场。高电场会更加密集地集中于沟槽处，尤其是在沟槽的尖角区域。在该区域内，电场电荷会被碳化硅衬底和二氧化硅氧化层界面处的多种陷阱俘获，使第二栅极的栅极氧化层功能退化。但是第二栅极的第二氧化层能力退化并不影响第一栅极的阈值电压，还会对第一栅极的第一氧化层进行保护，使其免受高电场的影响。从而改善了现有的MOS管栅极氧化层电场集中影响MOS管可靠性的问题。
而且，在金属氧化物半导体场效应晶体管的反向恢复过程中，沟槽的存在也可以帮助金属氧化物半导体场效应晶体管的体二极管承担耐压，正向导通时可以约束注入效率，从而更好地实现正向导通压降和反向恢复损耗的折中，提升二极管的性能。
附图说明
图1是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的整体结构示意图。
图2是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第一流程框图。
图3是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第二流程框图。
图4是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第一工艺流程图。
图5是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第二工艺流程图。
图6是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第三工艺流程图。
图7是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第四工艺流程图。
图8是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第五工艺流程图。
图9是本发明实施例提供的碳化硅金属氧化物半导体场效应晶体管结构的制备方法的第六工艺流程图。
附图标记：1、衬底；2、漏极；3、N+缓冲区；4、N-漂移区；5、P-区；6、N+源区；7、P阱；8、沟槽；81、第一沟槽；82、第二沟槽；83、第二氧化层；84、第二多晶硅；9、第一栅极；10、第一氧化层；11、源极；12、层间介质。
具体实施方式
本发明公开了一种碳化硅金属氧化物半导体场效应晶体管结构及其制备方法，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
目前碳化硅MOSFET通常采用平面结构或者沟槽结构，在实际应用中，平面结构工艺简单，雪崩能量较高，但是使用过程中会产生JFET效应 (Junction Field-EffectTransistor，JFET，结型场效应晶体管)，导通电阻增加，寄生电容也较大。沟槽结构几乎消除了JFET效应，且寄生电容小，开关速度快，损耗更低，但是工艺复杂，单元一致性差。
无论采用哪种结构，碳化硅MOSFET的应用都存在以下三个问题：
（1）SiC/SiO2（碳化硅/二氧化硅）界面附近存在大量界面陷阱，这会导致器件在长期工作中出现阈值漂移的问题。
（2）在反向阻断工作状态时，栅极氧化层底部将承受一个极高的电场，会影响栅氧的可靠性。
（3）SiC MOSFET器件具有高频高功率的应用需求，器件在一些极端情况下存在动态可靠性的问题，例如非钳位感性开关、短路、浪涌等典型场景。
现有的平面型碳化硅MOSFET不仅存在JFET区，同时栅极氧化物底部还承受大电场；沟槽结构虽消除了JFET区，但是其沟槽形状使得电场在栅极氧化物下方拐角处相比平面型更加集中，栅极氧化物更容易失效。
针对现有技术的上述缺陷，本申请实施例公开一种碳化硅金属氧化物半导体场效应晶体管结构，参照图1，其包括：衬底1、漏极2、源极11、第一栅极9、P-区5、N+源区6、P阱7、沟槽8、N-漂移区4、N+缓冲区3以及层间介质12，其中，
漏极2位于衬底1的背面，N-漂移区4和N+缓冲区3均位于衬底1的正面且依次设置在P-区5的下方。P阱7与P-区5横向相接，N+源区6位于P-区5与P阱7之间。衬底1表面覆盖有第一氧化层10，第一氧化层10远离衬底1的一侧沉积有第一多晶硅，第一多晶硅作为第一栅极9。沟槽8位于第一氧化层10的正下方以及P-区5的两端，沟槽8形成第二栅极。源极11位于P-区5的正上方，并位于第一栅极9的两侧。层间介质位于源极11与第一栅极9之间。
其中，第一栅极9为有效栅极，第二栅极为虚拟栅极。
通过设置两个栅极，并将第一栅极9（平面型栅极）作为有效栅极，利用第二栅极将集中的高电场进行转移，以此可以显著提高晶体管的栅极可靠性，从而延长器件的使用寿命，并改善晶体管的体二极管性能，以优化晶体管的开关损耗。
在具体的实际应用中，第一栅极9施加正偏压后（形成反型沟道）进入导通状态，此时第二栅极浮空，不参与沟道形成。当第一栅极9的施加电压低于其导通的阈值电压时，该反型沟道消失，电荷开始移动（空间电荷区开始建立），此时由于第二栅极的存在，第一栅极9处不再集中高电场强度，高电场会更加密集地集中于沟槽8处，尤其是在沟槽8的尖角区域。在该区域内，电场电荷会被碳化硅衬底和二氧化硅氧化层界面处的多种陷阱俘获，使第二栅极的第二氧化层83功能退化。但是第二栅极的第二氧化层83能力退化并不影响第一栅极9的阈值电压，还会对第一栅极9的第一氧化层10进行保护，使其免受高电场的影响，从而改善了现有的MOS管栅极氧化层电场集中影响MOS管可靠性的问题。
而且，在金属氧化物半导体场效应晶体管的反向恢复过程中，沟槽8的存在也可以帮助金属氧化物半导体场效应晶体管的体二极管承担耐压，正向导通时可以约束注入效率，从而更好地实现正向导通压降和反向恢复损耗的折中，提升二极管的性能。
在一些实施例中，沟槽8的深度范围是0~2um，沟槽8包括：第二多晶硅84以及包覆于第二多晶硅84的第二氧化层83，第二氧化层83形成沟槽8的外壁，第二多晶硅84作为第二栅极。第一氧化层10是第一栅极9的栅极氧化层，第二氧化层83是第二栅极的栅极氧化层。
在一些实施例中，沟槽8包括第一沟槽81和第二沟槽82，第一沟槽81位于所述第一氧化层10的正下方，第二沟槽82的数量为两个，两个第二沟槽82分别位于P-区5的两端，第一沟槽81的深度等于第二沟槽82的深度。
这是沟槽8的一种实现方式，在器件承受高压的状态下，第一沟槽81和第二沟槽82底部会集中高电场，从而减弱平面型栅极的第一氧化层10承受的电场，对平面型栅极进行保护。
在一些实施例中，存在沟槽的另一种实现方式，具体为，沟槽包括第一沟槽和第二沟槽，其中，第一沟槽的数量有两个，两个第一沟槽分别位于P-区的两端，第二沟槽位于两个源极之间，第一栅极替换为第二沟槽。第一沟槽的深度变深，第二沟槽的深度变浅，第一沟槽的深度大于第二沟槽的深度。
当器件在承受高压的状态下，由于第二沟槽深度变浅，导致P-区域和P-区域中的第一沟槽底部电场会高于第二沟槽底部电场，从而减弱第二沟槽底部电场。工艺从一次刻蚀沟槽变为两次刻蚀沟槽，第二沟槽深度约1um，第一沟槽深度范围为1~2um，P-区深度约2um。
本申请实施例还公开一种碳化硅金属氧化物半导体场效应晶体管结构的制备方法，参照图2，其包括：
S10.在衬底的背面形成漏极，以及在衬底的正面依次形成N-漂移区、N+缓冲区，并在衬底表面刻蚀形成两个P-区。
具体地，参照图3，在衬底表面刻蚀形成两个P-区的步骤包括：
S11.在衬底上进行P-区刻蚀并对P-区进行离子注入；
S12.对离子注入后的P-区进行退火处理，以得到P-区。
参照图4，P-区是作为第一栅极的电场屏蔽层和MOS管体二极管的阳极，通过在碳化硅衬底上刻蚀和注入离子，并在高温800~2000℃下退火30~1000分钟得到，其中包含炉管升温和降温时间。P-区的离子注入浓度范围为：1×1011~1×1018cm-3。高温退火是为了使衬底内的杂质扩散和激活。
S20.在两个P-区之间以及P-区的两端刻蚀沟槽，对沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极。
具体地，参照图5，在S10步骤之后通过沟槽法刻蚀形成沟槽，再对沟槽生长第二栅极氧化层和沉积第二多晶硅，使用第二多晶硅代替MOS管中的金属作为第二栅极，以此得到沟槽型栅极。在一种实现方式中，该沟槽型栅极包括第一栅极和第二栅极，其中，第一栅极位于两个P-区之间，第二栅极位于P-区的两端。
为使后续离子注入、物质沉积工作正常进行，需通过化学机械抛光去除衬底上除沟槽之外的多晶硅，使衬底表面平坦化。
S30.对P-区进行离子注入以及退火处理形成P阱，对P-区进行离子注入以及退火处理形成N+源区。
具体地，参照图6，在S20步骤之后，对P-区进行离子注入以及退火处理形成P阱，对P-区进行离子注入以及退火处理形成N+源区，N+源区为重掺杂。P阱是MOS管反型电子沟道形成的前提条件，N+源区是形成MOS管源极的基础。同理，退火处理是为了杂质、离子的扩散和激活。
S40.在衬底表面进行生长第一氧化层、沉积第一多晶硅以及第一多晶硅刻蚀处理以形成第一栅极；
具体地，参照图7，通过在衬底表面生长第一氧化层、沉积第一多晶硅以及第一多晶硅刻蚀，以得到第一栅极，第一栅极为平面型栅极，是有效栅极。第一氧化层可以采用二氧化硅介质，多晶硅为N型掺杂。
S50.在第一栅极和第一氧化层外层进行层间介质沉积、层间介质回流以及层间介质刻蚀处理，以形成层间介质；
具体地，参照图8，第一栅极形成之后，需要在第一栅极和第一氧化层外层覆盖一层层间介质，以用来隔离不同电极。层间介质回流工艺能够使层间介质的分布更均匀、光滑，便于后续的刻蚀。通过层间介质刻蚀工艺，后续填充的金属能够与N+源区、P-区域相连。
S60.在处理后的衬底表面进行金属沉积和金属刻蚀、第一钝化层淀积和第一钝化层刻蚀以及第二钝化层淀积和第二钝化层刻蚀，以形成源极和钝化层。
最后，参照图9，是对金属源极的制作，即在衬底表面沉积金属，以形成金属集电极，金属沉积是制备金属氧化物半导体场效应晶体管必不可少的条件，是金属氧化物半导体场效应晶体管导电的基础。然后，通过淀积的方式淀积钝化层，第一钝化层为聚酰亚胺（PI），第二钝化层为聚酰亚胺的预聚体聚酰胺酸（PA），第一钝化层和第二钝化层能够使金属表面转化为不易被氧化的状态，以延缓金属的腐蚀速度；并能够将MOS管的表面与外界隔离，防止器件被污染。
在一些实施例中，在两个P-区之间以及P-区的两端刻蚀沟槽，对沟槽进行生长第二氧化层以及沉积第二多晶硅处理得到第二栅极还包括：
在P-区两端以及源极之间的位置刻蚀沟槽，并对沟槽进行生长第二氧化层以及沉积第二多晶硅得到第二栅极；
其中，P-区两端的沟槽深度大于源极之间的沟槽深度。
具体地，该方案为上述沟槽的替代方案，即可以将沟槽刻蚀在P-区两端，以及源极之间的位置处，第一栅极替换为沟槽，第一栅极（第一氧化层）正下方的沟槽取消，并设置P-区两端沟槽的深度大于两个源极之间沟槽的深度。P-区两端的沟槽底部会集中更多电场，两个源极之间的沟槽承受电场强度会减弱。
本发明与现有技术相比，具有以下优点：
本发明通过设置两个栅极，即第一栅极9（平面型栅极）和第二栅极（沟槽型栅极），并且将第一栅极9设为有效栅极。当MOS管处于高压状态下，沟槽8更容易集中电场，从而减弱第一栅极9处的电场，从而保护了第一栅极9的第一氧化层10，提高了器件的栅极可靠性。
此外，沟槽8的存在还可以改善MOS管体二极管的反向恢复性能，以优化器件的开关损耗，实现正向导通压降和反向恢复损耗的折中，使其能够应用更加高频的领域。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，包括：衬底、漏极、源极、第一栅极、P-区、N+源区、P阱、沟槽、N-漂移区、N+缓冲区以及层间介质，其中，
所述漏极位于所述衬底的背面，所述N-漂移区和所述N+缓冲区均位于所述衬底的正面且依次设置在所述P-区的下方；
所述P阱与所述P-区横向相接，所述N+源区位于所述P-区与P阱之间；
所述衬底表面覆盖有第一氧化层，所述第一氧化层远离所述衬底的一侧沉积有第一多晶硅，所述第一多晶硅作为第一栅极；
所述沟槽位于所述第一氧化层的正下方以及所述P-区的两端，所述沟槽形成第二栅极；
所述源极位于所述P-区的正上方，并位于所述第一栅极的两侧；
所述层间介质位于所述源极与所述第一栅极之间。
2.根据权利要求1所述的碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于所述第一栅极的正下方，所述第二沟槽的数量为两个，两个所述第二沟槽分别位于所述P-区的两端，所述第一沟槽的深度等于所述第二沟槽的深度。
3.根据权利要求1所述的碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，所述沟槽包括：第二多晶硅以及包覆于所述第二多晶硅的第二氧化层，所述第二氧化层形成所述沟槽的外壁。
4.根据权利要求1所述的碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，所述沟槽的深度范围是0~2um。
5.根据权利要求1所述的碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，所述沟槽包括第一沟槽和第二沟槽，所述第一沟槽位于所述P-区的两端，所述第二沟槽位于所述源极之间；所述第一沟槽的深度大于所述第二沟槽的深度。
6.根据权利要求1所述的碳化硅金属氧化物半导体场效应晶体管结构，其特征在于，所述P-区的离子注入浓度范围为：1×1011~1×1018cm-3。
7.一种碳化硅金属氧化物半导体场效应晶体管结构的制备方法，其特征在于，所述方法包括：
在衬底的背面形成漏极，以及在衬底的正面依次形成N-漂移区、N+缓冲区,并在衬底表面刻蚀形成两个P-区；
在两个所述P-区之间以及所述P-区的两端刻蚀沟槽，对所述沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极；
对所述P-区进行离子注入以及退火处理形成P阱，对所述P-区进行离子注入以及退火处理形成N+源区；
在衬底表面进行生长第一氧化层、沉积第一多晶硅以及第一多晶硅刻蚀处理以形成第一栅极；
在所述第一栅极和第一氧化层外层进行层间介质沉积、层间介质回流以及层间介质刻蚀处理，以形成层间介质；
在处理后的衬底表面进行金属沉积和金属刻蚀、第一钝化层淀积和第一钝化层刻蚀以及第二钝化层淀积和第二钝化层刻蚀，以形成源极和钝化层。
8.根据权利要求7所述的碳化硅金属氧化物半导体场效应晶体管结构的制备方法，其特征在于，所述并在衬底表面刻蚀形成两个P-区的步骤包括：
在衬底上进行P-区刻蚀并对所述P-区进行离子注入；
对离子注入后的所述P-区进行退火处理，以得到所述P-区。
9.根据权利要求8所述的碳化硅金属氧化物半导体场效应晶体管结构的制备方法，其特征在于，所述退火的温度范围为800~2000℃。
10.根据权利要求7所述的碳化硅金属氧化物半导体场效应晶体管结构的制备方法，其特征在于，所述在两个所述P-区之间以及所述P-区的两端刻蚀沟槽，对所述沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极还包括：
在所述P-区两端以及所述源极之间的位置刻蚀沟槽，并对所述沟槽进行生长第二氧化层以及沉积第二多晶硅，以得到第二栅极；
其中，所述P-区两端的沟槽深度大于所述源极之间的沟槽深度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310950839.0A CN116705859B (zh) | 2023-07-31 | 2023-07-31 | 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310950839.0A CN116705859B (zh) | 2023-07-31 | 2023-07-31 | 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116705859A true CN116705859A (zh) | 2023-09-05 |
| CN116705859B CN116705859B (zh) | 2024-02-23 |
Family
ID=87843586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310950839.0A Active CN116705859B (zh) | 2023-07-31 | 2023-07-31 | 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116705859B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497604A (zh) * | 2023-12-29 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 一种改进型平面栅mosfet及制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829607B1 (en) * | 2013-07-25 | 2014-09-09 | Fu-Yuan Hsieh | Fast switching super-junction trench MOSFETs |
| CN110429077A (zh) * | 2019-08-23 | 2019-11-08 | 杭州电子科技大学 | 一种适用于功率半导体器件的抗单粒子烧毁结构 |
| CN111799334A (zh) * | 2020-07-31 | 2020-10-20 | 四川大学 | 一种含有反向导电槽栅结构的超结mosfet |
| CN114122139A (zh) * | 2021-11-30 | 2022-03-01 | 电子科技大学 | 具有集成二极管的碳化硅mosfet器件及制造方法 |
| CN115483291A (zh) * | 2022-10-12 | 2022-12-16 | 捷捷微电(无锡)科技有限公司 | 一种集成tmbs的集成电路芯片及其制备方法 |
| CN116072546A (zh) * | 2023-04-06 | 2023-05-05 | 深圳平创半导体有限公司 | 集成sbd的碳化硅分裂栅沟槽mosfet及制备方法 |
| US20230215931A1 (en) * | 2021-12-30 | 2023-07-06 | Hangzhou Silicon-Magic Semiconductor Technology Co., Ltd. | Manufacturing method of trench-type power device |
-
2023
- 2023-07-31 CN CN202310950839.0A patent/CN116705859B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829607B1 (en) * | 2013-07-25 | 2014-09-09 | Fu-Yuan Hsieh | Fast switching super-junction trench MOSFETs |
| CN110429077A (zh) * | 2019-08-23 | 2019-11-08 | 杭州电子科技大学 | 一种适用于功率半导体器件的抗单粒子烧毁结构 |
| CN111799334A (zh) * | 2020-07-31 | 2020-10-20 | 四川大学 | 一种含有反向导电槽栅结构的超结mosfet |
| CN114122139A (zh) * | 2021-11-30 | 2022-03-01 | 电子科技大学 | 具有集成二极管的碳化硅mosfet器件及制造方法 |
| US20230215931A1 (en) * | 2021-12-30 | 2023-07-06 | Hangzhou Silicon-Magic Semiconductor Technology Co., Ltd. | Manufacturing method of trench-type power device |
| CN115483291A (zh) * | 2022-10-12 | 2022-12-16 | 捷捷微电(无锡)科技有限公司 | 一种集成tmbs的集成电路芯片及其制备方法 |
| CN116072546A (zh) * | 2023-04-06 | 2023-05-05 | 深圳平创半导体有限公司 | 集成sbd的碳化硅分裂栅沟槽mosfet及制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497604A (zh) * | 2023-12-29 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 一种改进型平面栅mosfet及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116705859B (zh) | 2024-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7132207B2 (ja) | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス | |
| JP5613995B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN113130634B (zh) | 形成具有屏蔽栅极的碳化硅器件的方法 | |
| US7417266B1 (en) | MOSFET having a JFET embedded as a body diode | |
| US20160104766A1 (en) | Power Semiconductor Device with Source Trench and Termination Trench Implants | |
| CN114122123B (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN110610981A (zh) | 功率半导体器件及其形成方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| JP2008166490A (ja) | 半導体装置の製造方法 | |
| US20210408279A1 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
| US20130082321A1 (en) | Dual-gate vdmos device | |
| CN102364688A (zh) | 一种垂直双扩散金属氧化物半导体场效应晶体管 | |
| CN109713041B (zh) | 一种适用于超结dmos器件的改良结构 | |
| CN111081759A (zh) | 一种增强型碳化硅mosfet器件及其制造方法 | |
| CN116705859B (zh) | 碳化硅金属氧化物半导体场效应晶体管结构及其制备方法 | |
| JP2000269487A (ja) | 半導体装置及びその製造方法 | |
| CN115579397A (zh) | 双级沟槽栅碳化硅mosfet及其制备方法 | |
| JP5630552B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN113659009B (zh) | 体内异性掺杂的功率半导体器件及其制造方法 | |
| CN108155230B (zh) | 一种横向rc-igbt器件及其制备方法 | |
| US11444167B2 (en) | Method of manufacturing trench type semiconductor device | |
| CN103531621A (zh) | 一种带有侧边多晶硅电极沟槽非穿通型绝缘栅双极晶体管 | |
| CN111129134B (zh) | Igbt芯片及其制造方法 | |
| CN107863378B (zh) | 超结mos器件及其制造方法 | |
| CN110739349A (zh) | 一种碳化硅横向jfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |