CN116705693A - 一种半导体互连结构及制作方法 - Google Patents

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杨龙康
孔凡
李鹏
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Abstract

本发明提供一种半导体互连结构及制作方法，该制作方法包括：提供基板，在基板表面依次形成介质层、隔离层；刻蚀介质层及隔离层形成互连通孔；在互连通孔中依次形成第一阻挡层、第一导电层、第二阻挡层及第二导电层。本发明通过优化工艺流程，将现有技术中对第一导电结构的CMP工艺转变为刻蚀工艺，仅使用了一次CMP就实现了对第一阻挡层及第二阻挡层多余部分的同步去除，降低了生产成本；同时通过两次连续的刻蚀工艺形成第一通孔及第二通孔，缩短了制造时间；此外，还省去了刻蚀停止层的沉积步骤，进一步降低了生产成本。本发明的半导体互连结构及制作方法，适用于多种半导体器件，具有较广泛的应用。

Description

一种半导体互连结构及制作方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体互连结构及制作方法。
背景技术
金属互连是指通过金属导电材料形成连线将不同的器件连接起来形成电路，同时也可以把外部的电信号传输到芯片内部不同的部位，从而形成具有一定功能的芯片。具体是通过在基板上形成介质层，然后再通过接触孔工艺在介质层上形成很多细小的垂直通孔，并在垂直通孔中填充金属层，作为电连接的通道。随着集成电路器件尺寸不断缩小，集成电路的密度不断增加，互连线的线宽和通孔接触的尺寸越来越小，到了20世纪80年代，利用PVD铝填充小尺寸接触孔已经不能满足工艺技术的要求，它会产生空隙和空洞影响集成电路的可靠性。钨作为通孔填充材料被引进到亚微米及以下的集成电路制造工艺中。随着CMP工艺的出现，利用大马士革结构、铜电镀和CMP技术已经可以客服Cu难以刻蚀的技术难题。现有的形成互连结构的工艺流程大致包括如下几个步骤：
首先，如图1所示，在基板10上沉积介质层20，并在介质层20中形成第二通孔312；
接着，如图2所示，在第二通孔312及介质层20表面依次形成第一介质层321及第一导电结构3311；
接着，如图3所示，通过CMP工艺将第一介质层321及第一导电结构3311多余的部分去除，从而形成第一导电层331；
接着，如图4所示，在介质层20表面沉积刻蚀停止层21及隔离层30；
接着，如图5所示，刻蚀隔离层30及刻蚀停止层21，形成第一通孔311；
接着，如图6所示，在第一通孔311及隔离层30表面依次形成第二介质层322及第二导电结构3321；
接着，如图7所示，通过CMP工艺将第二介质层322及第二导电结构3321多余的部分去除，从而形成第二导电层332；
上述现有的工艺流程中，由于对第一介质层321及第二介质层322多余部分的去除必须使用CMP工艺，因此共使用了两次CMP工艺，但是CMP设备维护费用高，耗材更换速率快，导致其使用成本较高，应设法缩减CMP工艺的次数。此外，对于刻蚀停止层21，其仅是作为控制刻蚀深度的一种参照，对器件结构来说并非必需，也应设法省去。
因此，需要提出一种新的方法形成上述互连结构，以缩短制造时间，降低成本。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种半导体互连结构的制作方法，所述制作方法包括如下步骤：
提供基板，并在所述基板的表面依次形成介质层、隔离层；
刻蚀所述介质层及隔离层，形成贯穿所述介质层及隔离层的互连通孔，所述互连通孔包括上下连通的第一通孔及第二通孔；
于所述互连通孔的底部、侧壁及所述隔离层的上表面形成第一阻挡层，并在形成有所述第一阻挡层的互连通孔内及所述第一阻挡层的上表面形成第一导电结构；
通过刻蚀工艺去除位于所述隔离层上方的第一导电结构，并去除位于所述第一通孔中的第一导电结构，形成位于所述第二通孔中的第一导电层，所述第一导电层的上表面与位于所述第一通孔底部的第一阻挡层的上表面齐平。
可选地，所述制作方法还包括如下步骤：
于位于所述第二通孔以外区域的第一阻挡层的表面及所述第一导电层的上表面形成第二阻挡层，并在形成有所述第二阻挡层的第二通孔内及所述第二阻挡层的上表面形成第二导电结构；
通过CMP工艺将所述第二导电结构的位于所述互连通孔以外的部分去除，形成第二导电层，并去除位于所述隔离层上表面的第一阻挡层及第二阻挡层。
可选地，所述第一阻挡层包括依次沉积的钛层及氮化钛层，所述第二阻挡层包括依次沉积的钽层及氮化钽层。
可选地，所述第一导电层的材料包括钨，所述第二导电层的材料包括铜。
可选地，形成所述第二导电结构的方法包括先形成金属籽晶层，再采用电镀法制备所述第二导电结构。
可选地，形成所述互连通孔的步骤具体包括：
刻蚀所述隔离层及介质层的上层区域，形成所述第一通孔；
对所述第一通孔下方的所述介质层进行刻蚀，形成第二通孔；
所述第二通孔的宽度小于所述第一通孔的宽度。
本发明还提供一种半导体互连结构，所述半导体互连结构包括：
基板；
从下而上依次位于所述基板表面的介质层及隔离层；
贯穿所述介质层及隔离层的互连通孔，所述互连通孔包括上下连通的第一通孔及第二通孔；
第一阻挡层，所述第一阻挡层覆盖于所述互连通孔的底部及侧壁；
第一导电层，所述第一导电层位于形成有所述第一阻挡层的第二通孔中，且所述第一导电层的上表面与位于所述第一通孔底部的第一阻挡层的上表面齐平。
可选地，所述半导体互连结构还包括：
第二阻挡层，所述第二阻挡层覆盖于所述第一通孔中的第一阻挡层的表面及所述第一导电层的上表面；
第二导电层，第二导电层位于所述形成有所述第二阻挡层的第一通孔中，所述第二导电层的上表面与所述隔离层的上表面齐平。
可选地，所述第一导电层的材料包括钨，所述第二导电层的材料包括铜。
可选地，所述第一阻挡层包括依次沉积的钛层及氮化钛层，所述第二阻挡层包括依次沉积的钽层及氮化钽层。
如上所述，本发明提供一种半导体互连结构及制作方法，该制作方法包括：提供基板，在基板表面依次形成介质层、隔离层；刻蚀介质层及隔离层形成互连通孔；在互连通孔中依次形成第一阻挡层、第一导电层、第二阻挡层及第二导电层。本发明通过优化工艺流程，将现有技术中对第一导电结构的CMP工艺转变为刻蚀工艺，仅使用了一次CMP就实现了对第一阻挡层及第二阻挡层多余部分的同步去除，降低了生产成本；同时通过两次连续的刻蚀工艺形成第一通孔及第二通孔，缩短了制造时间；此外，还省去了刻蚀停止层的沉积步骤，进一步降低了生产成本。本发明的半导体互连结构及制作方法，具有较广泛的应用，除适用于CMOS器件外，同时也适用于其他半导体器件，如BCD，Logic，Memory等。
附图说明
图1-图7显示为现有技术中形成半导体互连结构过程的各步骤的器件截面示意图。
图8-图16显示为本发明中形成半导体互连结构过程的各步骤的器件截面示意图。
元件标号说明
10 基板
20 介质层
21 刻蚀停止层
30 隔离层
311 第一通孔
312 第二通孔
321 第一阻挡层
322 第二阻挡层
331 第一导电层
332 第二导电层
3311 第一导电结构
3321 第二导电结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
本实施例提供一种半导体互连结构的制作方法，所述制作方法包括如下步骤：
S1：提供基板10，并在所述基板10的表面依次形成介质层20、隔离层30，如图8所示；
具体地，所述基板10可以是为硅衬底、蓝宝石衬底、碳化硅衬底、氮化镓衬底等材料，所述介质层20包括正硅酸乙酯层(TEOS)，TEOS能够对整个结构进行保护以避免机械应力的损伤，所述隔离层30包括等离子体增强无掺杂硅酸盐玻璃层(USG)。
接着，进行步骤S2：刻蚀所述介质层20及隔离层30，形成贯穿所述介质层20及隔离层30的互连通孔，如图10所示；
具体地，所述互连通孔包括上下连通的第一通孔311及第二通孔312，所述第二通孔312的宽度小于所述第一通孔311的宽度，且所述第一通孔311贯穿所述隔离层30及所述介质层20的上层区域，形成所述互连通孔的步骤具体包括：
S2-1：刻蚀所述隔离层30及介质层20的上层区域，形成所述第一通孔311，如图9所示；
S2-2：对所述第一通孔311下方的所述介质层20进行刻蚀，形成第二通孔312，如图10所示。
接着，进行步骤S3：于所述互连通孔的底部、侧壁及所述隔离层30的上表面形成第一阻挡层321，如图11所示；
具体地，所述第一阻挡层321包括依次沉积的金属层及金属氮化物层，所述第一阻挡层321用于增强步骤S4中第一导电结构3311在所述互连通孔中的粘附性，同时还能够防止所述第一导电结构3311向所述介质层20中扩散。优选地，所述第一阻挡层321包括依次沉积的钛层(Ti)及氮化钛层(TiN)。形成所述第一阻挡层321的工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、溅射工艺等。
接着，进行步骤S4：于形成有所述第一阻挡层321的互连通孔内及所述第一阻挡层321的上表面形成第一导电结构3311，如图12所示；
具体地，所述第一导电结构3311可以是金属材料，例如，铜(Cu)、铝(Al)、镍(Ni)中的一种或任意种；也可以是透明导电材料，如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂的氧化锌透明导电玻璃(AZO)等材料；本实施例中所述第一导电结构3311的材料优选为钨(W)。此外，在步骤S3与步骤S4之间，还包括退火的工艺过程。
接着，进行步骤S5：去除位于所述隔离层30上方的第一导电结构3311，并去除位于所述第一通孔311中的第一导电结构3311，形成位于所述第二通孔312中的第一导电层331，所述第一导电层331的上表面与位于所述第一通孔311底部的第一阻挡层321的上表面齐平，如图13所示；
具体地，在去除所述第一导电结构3311时采用刻蚀工艺，因为只需要对部分的第一导电结构3311进行去除，而不涉及第一阻挡层321的去除，无需用到CMP(化学机械抛光)工艺，大大节省了制造成本。因为现有技术中除了要对多余的第一导电结构3311去除外，还必须要对多余的第一阻挡层321也进行去除，以沉积阻挡层、隔离层，因此必须使用CMP工艺，耗费成本较高，无论从设备养护成本或是工艺耗时等方面考虑，刻蚀工艺均要优于CMP工艺。
接着，进行步骤S6：于位于第二通孔312以外区域的第一阻挡层321的表面及所述第一导电层331的上表面形成第二阻挡层322，如图14所示；
具体地，所述第二阻挡层322与所述第一阻挡层321类似，也包括依次沉积的金属层及金属氮化物层，所述第二阻挡层321用于增强步骤S8中第二导电结构3321在所述互连通孔中的粘附性，同时还能够防止所述第二导电结构3321的扩散。优选地，所述第二阻挡层322包括依次沉积的钽(Ta)及氮化钽(TaN)。形成所述第二阻挡层322的工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、溅射工艺等。
接着，进行步骤S7：于形成有所述第二阻挡层322的第二通孔312内及所述第二阻挡层322的上表面形成第二导电结构3321，如图15所示；
具体地，与所述第一导电结构3311类似，所述第二导电结构3321可以是金属材料，例如，铜(Cu)、铝(Al)、镍(Ni)中的一种或任意种；也可以是透明导电材料，如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂的氧化锌透明导电玻璃(AZO)等材料；本实施例中所述第二导电结构3321的材料优选为铜(Cu)。此外，形成所述第二导电结构3321之前，还包括在所述第二阻挡层322的表面沉积铜籽晶层的过程，以增强所述第二导电结构3321的附着性，所述第二导电结构3321采用电镀的方法沉积。
接着，进行步骤S8：将第二导电结构3321的位于所述互连通孔以外的部分去除，形成第二导电层332，并去除位于所述隔离层30上表面的第一阻挡层321及第二阻挡层322，形成所述半导体互连结构，如图16所示。
具体地，步骤S8中通过CMP工艺对第二导电结构3321、第一阻挡层321及第二阻挡层322多余的部分进行去除，通过步骤S8中的一次CMP工艺，同时完成对第一阻挡层321及第二阻挡层322的多余部分的去除，简化了工艺过程，降低了生产成本。
本实施例还提供一种半导体互连结构，所述半导体互连结构可以由上述制作方法制成，但不限于上述制作方法，如图16所示并结合图10-图15，所述半导体互连结构包括：
基板10；
从下而上依次位于所述基板10表面的介质层20及隔离层30。
具体地，所述基板10可以是为硅衬底、蓝宝石衬底、碳化硅衬底、氮化镓衬底等材料，所述介质层20包括正硅酸乙酯层(TEOS)，TEOS能够对整个结构进行保护以避免机械应力的损伤，所述隔离层30包括等离子体增强无掺杂硅酸盐玻璃层(USG)。
进一步地，所述半导体互连结构还包括：
贯穿所述介质层20及隔离层30的互连通孔；
第一阻挡层321，所述第一阻挡层321覆盖于所述互连通孔的底部及侧壁；
第一导电层331，所述第一导电层331位于形成有所述第一阻挡层321的第二通孔312中，且所述第一导电层331的上表面与位于所述第一通孔311底部的第一阻挡层321的上表面齐平。
具体地，所述互连通孔包括上下连通的第一通孔311及第二通孔312，所述第二通孔312的宽度小于所述第一通孔311的宽度，且所述第一通孔311贯穿所述隔离层30及所述介质层20的上层区域，所述第二通孔312位于所述第一通孔311的下方。
所述第一阻挡层321包括依次沉积的金属层及金属氮化物层，所述第一阻挡层321用于增强所述第一导电层331在所述互连通孔中的粘附性，同时还能够防止所述第一导电层331向所述介质层20中扩散。优选地，所述第一阻挡层321包括依次沉积的钛(Ti)及氮化钛(TiN)。形成所述第一阻挡层321的工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、溅射工艺等。
所述第一导电层331可以是金属材料，例如，铜(Cu)、铝(Al)、镍(Ni)中的一种或任意种；也可以是透明导电材料，如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂的氧化锌透明导电玻璃(AZO)等材料；本实施例中所述第一导电层331的材料优选为钨(W)。
进一步地，所述半导体互连结构还包括：
第二阻挡层322，所述第二阻挡层322覆盖于所述第一通孔311中的第一阻挡层321的表面及所述第一导电层331的上表面；
第二导电层332，第二导电层332位于所述形成有所述第二阻挡层322的第一通孔311中，所述第二导电层332的上表面与所述隔离层30的上表面齐平。
具体地，所述第二阻挡层322与所述第一阻挡层321类似，也包括依次沉积的金属层及金属氮化物层，所述第二阻挡层321用于增强所述第二导电层332在所述互连通孔中的粘附性，同时还能够防止所述所述第二导电层332的扩散。优选地，所述第二阻挡层322包括依次沉积的钽(Ta)及氮化钽(TaN)。
所述第二导电层332可以是金属材料，例如，铜(Cu)、铝(Al)、镍(Ni)中的一种或任意种；也可以是透明导电材料，如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂的氧化锌透明导电玻璃(AZO)等材料；本实施例中所述第二导电层332的材料优选为铜(Cu)。此外，在所述第二阻挡层321与所述第二导电层332之间，还沉积有铜籽晶层，以增强所述第二导电层332的附着性，所述第二导电层332采用电镀的方法沉积。
综上所述，本发明提供一种半导体互连结构及制作方法，该制作方法包括：提供基板，在基板表面依次形成介质层、隔离层；刻蚀介质层及隔离层形成互连通孔；在互连通孔中依次形成第一阻挡层、第一导电层、第二阻挡层及第二导电层。本发明通过优化工艺流程，将现有技术中对第一导电结构的CMP工艺转变为刻蚀工艺，仅使用了一次CMP就实现了对第一阻挡层及第二阻挡层多余部分的同步去除，降低了生产成本；同时通过两次连续的刻蚀工艺形成第一通孔及第二通孔，缩短了制造时间；此外，还省去了刻蚀停止层的沉积步骤，进一步降低了生产成本。本发明的半导体互连结构及制作方法，具有较广泛的应用，除适用于CMOS器件外，同时也适用于其他半导体器件，如BCD，Logic，Memory等。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体互连结构的制作方法，其特征在于，所述制作方法包括如下步骤：
提供基板，并在所述基板的表面依次形成介质层、隔离层；
刻蚀所述介质层及隔离层，形成贯穿所述介质层及隔离层的互连通孔，所述互连通孔包括上下连通的第一通孔及第二通孔；
于所述互连通孔的底部、侧壁及所述隔离层的上表面形成第一阻挡层，并在形成有所述第一阻挡层的互连通孔内及所述第一阻挡层的上表面形成第一导电结构；
通过刻蚀工艺去除位于所述隔离层上方的第一导电结构，并去除位于所述第一通孔中的第一导电结构，形成位于所述第二通孔中的第一导电层，所述第一导电层的上表面与位于所述第一通孔底部的第一阻挡层的上表面齐平。
2.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括如下步骤：
于位于所述第二通孔以外区域的第一阻挡层的表面及所述第一导电层的上表面形成第二阻挡层，并在形成有所述第二阻挡层的第二通孔内及所述第二阻挡层的上表面形成第二导电结构；
通过CMP工艺将所述第二导电结构的位于所述互连通孔以外的部分去除，形成第二导电层，并去除位于所述隔离层上表面的第一阻挡层及第二阻挡层。
3.根据权利要求2所述的制作方法，其特征在于，所述第一阻挡层包括依次沉积的钛层及氮化钛层，所述第二阻挡层包括依次沉积的钽层及氮化钽层。
4.根据权利要求2所述的制作方法，其特征在于，所述第一导电层的材料包括钨，所述第二导电层的材料包括铜。
5.根据权利要求2所述的制作方法，其特征在于，形成所述第二导电结构的方法包括先形成金属籽晶层，再采用电镀法制备所述第二导电结构。
6.根据权利要求1所述的制作方法，其特征在于，形成所述互连通孔的步骤具体包括：
刻蚀所述隔离层及介质层的上层区域，形成所述第一通孔；
对所述第一通孔下方的所述介质层进行刻蚀，形成第二通孔；
所述第二通孔的宽度小于所述第一通孔的宽度。
7.一种半导体互连结构，其特征在于，所述半导体互连结构包括：
基板；
从下而上依次位于所述基板表面的介质层及隔离层；
贯穿所述介质层及隔离层的互连通孔，所述互连通孔包括上下连通的第一通孔及第二通孔；
第一阻挡层，所述第一阻挡层覆盖于所述互连通孔的底部及侧壁；
第一导电层，所述第一导电层位于形成有所述第一阻挡层的第二通孔中，且所述第一导电层的上表面与位于所述第一通孔底部的第一阻挡层的上表面齐平。
8.根据权利要求7所述的半导体互连结构，其特征在于，所述半导体互连结构还包括：
第二阻挡层，所述第二阻挡层覆盖于所述第一通孔中的第一阻挡层的表面及所述第一导电层的上表面；
第二导电层，第二导电层位于所述形成有所述第二阻挡层的第一通孔中，所述第二导电层的上表面与所述隔离层的上表面齐平。
9.根据权利要求8所述的半导体互连结构，其特征在于，所述第一导电层的材料包括钨，所述第二导电层的材料包括铜。
10.根据权利要求8所述的半导体互连结构，其特征在于，所述第一阻挡层包括依次沉积的钛层及氮化钛层，所述第二阻挡层包括依次沉积的钽层及氮化钽层。
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