CN116699890A - 阵列基板及其制造方法、液晶面板 - Google Patents

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BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
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Abstract

本申请公开了一种阵列基板及其制造方法、液晶面板，属于显示技术领域。列基板包括：衬底，以及位于衬底上的多个层叠设置的图案化的膜层结构。由于图案化的膜层结构中位于第一拼接显示区内的部分是基于掩膜板的第一掩膜和第二掩膜形成的，且基于这个掩膜板中的第一掩膜还能够形成图案化的膜层结构中位于正常显示区内的部分，基于这个掩膜板中的第二掩膜还能够形成图案化的膜层结构中位于非显示区内的部分。因此，在形成这个阵列中的图案化的膜层结构的过程中，无需使用额外的掩膜板单独对第一拼接显示区内的光刻胶进行曝光，有效的减少了曝光次数，进而简化了后续基于这个阵列基板所制备出的大尺寸的显示面板的制造工艺。

Description

阵列基板及其制造方法、液晶面板
技术领域
本申请涉及显示技术领域，特别涉及一种阵列基板及其制造方法、液晶面板。
背景技术
为了满足人们对大尺寸画面的观看需求，需要在显示装置中装配大尺寸的显示面板。
目前，在制备大尺寸的显示面板时，显示面板中的图案化的膜层结构往往需要借助拼接曝光工艺形成。例如，在需要制作大尺寸的显示面板中的一个图案化的膜层结构时，首先，需要在基板上形成整层设置的膜层结构并涂覆光刻胶；之后，采用同一个掩膜板对光刻胶中的不同的分区分别进行一次曝光；然后，对曝光后的光刻胶进行显影，并刻蚀基板上形成的整层设置的膜层结构；最后，将基板上的光刻胶进行剥离，即可在基板上形成图案化的膜层结构。
然而，目前在对基板上的光刻胶薄膜进行曝光时，需要在两个分区之间的拼接区内设置挡板，且在对不同分区均进行曝光后，单独再对拼接区进行曝光，如此，在制作大尺寸的显示面板中的图案化的膜层结构时，需要进行多次曝光，导致大尺寸的显示面板的制造工艺较为复杂。
发明内容
本申请实施例提供了一种阵列基板及其制造方法、液晶面板。可以解决现有技术的大尺寸的显示面板的制造工艺较为复杂的问题，所述技术方案如下：
一方面，提供了一种阵列基板，所述阵列基板具有显示区，以及位于所述显示区外围的非显示区；所述阵列基板包括：
衬底，以及位于所述衬底上的多个层叠设置的图案化的膜层结构；
其中，多个所述图案化的膜层结构用于组成多个子像素，所述多个子像素包括：位于所述显示区内的多个第一子像素，以及位于所述非显示区内的多个虚拟子像素；
所述虚拟子像素中的像素电极在所述衬底上的正投影的面积，大于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
可选的，所述显示区包括：阵列排布的多个正常显示区，以及位于相邻的两个所述正常显示区之间的第一拼接显示区；所述正常显示区内分布有多个所述第一子像素，所述多个子像素还包括：位于所述第一拼接显示区内的多个第二子像素；
其中，所述第二子像素中的像素电极在所述衬底上的正投影的面积，小于或等于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
可选的，所述多个子像素还包括：多个第三子像素，所述第三子像素中的一部分位于所述正常显示区内，另一部分位于所述第一拼接显示区内；
在平行于所述第一拼接显示区的长度方向上，所述第三子像素中位于所述第一拼接显示区内的部分的宽度，小于或等于所述第三子像素中位于所述正常显示区内的部分的宽度。
可选的，所述显示区还包括：位于沿行方向排布的两个第一拼接显示区和沿列方向排布的两个第一拼接显示区之间的第二拼接显示区，所述多个子像素还包括：位于所述第二拼接显示区内的第四子像素；
其中，所述第四子像素中的像素电极在所述衬底上的正投影的面积，小于或等于所述第二子像素中的像素电极在所述衬底上的正投影的面积。
可选的，所述正常显示区具有多个对位区域；
多个所述图案化的膜层结构中最靠近所述衬底的膜层结构为第一导电层，所述第一导电层包括：位于所述对位区域内的多个第一对位结构；
多个所述图案化的膜层结构中除所述第一导电层之外的膜层结构均包括：位于所述对位区域内的一个第二对位结构，各个所述膜层结构中的第二对位结构在所述衬底上的正投影各不重合；
同一个所述对位区域内的多个第一对位结构与多个第二对位结构一一对应，所述第一对位结构在所述衬底上的正投影与对应的第二对位结构在所述衬底上的正投影之间的位置关系满足预设位置关系。
可选的，各个所第一对位结构在所述衬底上的正投影位于不同的第一子像素在所述衬底上的正投影内，且所述第一对位结构与对应的第二对位结构在所述衬底上的正投影位于同一个第一子像素在所述衬底上的正投影内。
可选的，所述第一对位结构包括：至少一个第一条形结构和至少一个第二条形结构，所述第一条形结构的长度方向与所述第二条形结构的长度方向相交；
与所述第一对位结构对应的第二对位结构包括：至少一个第三条形结构和至少一个第四条形结构；
其中，所述第三条形结构的长度方向平行于所述第一条形结构的长度方向，且所述第三条形结构在所述衬底上的正投影，与所述第一条形结构在所述衬底上的正投影之间的距离在第一预设值范围内；
所述第四条形结构的长度方向平行于所述第二条形结构的长度方向，且所述第四条形结构在所述衬底上的正投影，与所述第二条形结构在所述衬底上的正投影之间的距离在第二预设范围内。
可选的，所述第一条形结构和所述第二条形结构的个数均为一个，所述第二对位结构中的第三条形结构和第四条形结构的个数均为两个；
所述第一条形结构位于两个所述第三条形结构之间，且两个所述第三条形结构在所述衬底上的正投影，与所述第一条形结构在所述衬底上的正投影之间的距离之差小于第一预设阈值；
所述第二条形结构位于两个所述第四条形结构之间，且两个所述第四条形结构在所述衬底上的正投影，与所述第二条形结构在所述衬底上的正投影之间的距离之差小于第二预设阈值。
可选的，所述第一对位结构为电极块，所述第一条形结构和所述第二条形结构均为位于所述电极块内的条形凹槽，所述第二对位结构在所述衬底上的正投影位于对应的第一对位结构在所述衬底上的正投影内。
可选的，多个所述图案化的膜层结构中除所述第一导电层之外的膜层结构分别为：有源层图案、第二导电层、平坦层和像素电极层，所述有源层图案、所述第二导电层、所述平坦层和所述像素界定层依次沿垂直且远离所述衬底的方向层叠设置；
所述阵列基板还包括：位于所述有源层图案和所述第一导电层之间的整层设置的栅极绝缘层；
所述有源层图案、所述第二导电层和像素电极层中的第三条形结构和第四条形结构均为条形凸起；所述平坦层中的第三条形结构和第四条形结构均为条形凹槽。
可选的，所述第一导电层还包括：所述子像素中的薄膜晶体管的栅极，以及与所述栅极电连接的栅线；
所述有源层图案还包括：所述子像素中的薄膜晶体管的有源层；
所述第二导电层还包括：所述子像素中的薄膜晶体的第一极和第二极，以及与所述第一极电连接的数据线；
所述平坦层还具有连接过孔；
所述像素电极层还包括：所述子像素中的像素电极，所述像素电极通过所述连接过孔与所述第二极电连接。
可选的，在所述衬底上正投影与所述像素电极层中的第二对位结构交叠的第一子像素内未设置像素电极；
或者，在所述衬底上正投影与所述像素电极层中的第二对位结构交叠的第一子像素内的像素电极具有镂空结构，所述像素电极层中的第二对位结构以及对应的第一对位结构在所述衬底上的正投影，均位于所述镂空结构在所述衬底上的正投影内。
可选的，所述第一导电层还包括：辅助信号线，所述辅助信号线在所述衬底上的正投影与至少部分子像素中的像素电极在所述衬底上的正投影存在交叠区域，且与所述第一对位结构在所述衬底上的正投影不重合。
可选的，所述辅助信号线包括：辅助信号线本体，以及与所述辅助信号线本体电连接的弯折绕线，所述第一对位结构中的至少部分位于所述弯折绕线所围成的区域内。
可选的，所述第一导电层还包括：位于所述对位区域内的多个辅助对位结构，所述多个辅助对位结构与所述多个第一对位结构一一对应，所述辅助对位结构和对应的第一对位结构在所述衬底上的正投影位于同一个第一子像素在所述衬底上的正投影内。
可选的，所述正常显示区中的所述多个对位区域均匀分布在所述正常显示区的边缘位置处。
另一方面，提供了一种阵列基板的制造方法，所述阵列基板具有显示区，以及位于所述显示区外围的非显示区；所述方法包括：
在衬底上依次形成多个层叠设置的图案化的膜层结构；
其中，多个所述图案化的膜层结构用于组成多个子像素，所述多个子像素包括：位于所述显示区内的多个第一子像素，以及位于所述非显示区内的多个虚拟子像素；
所述虚拟子像素中的像素电极在所述衬底上的正投影的面积，大于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
可选的，所述显示区包括：阵列排布的多个正常显示区，以及位于相邻的两个所述正常显示区之间的第一拼接显示区；形成每个所述图案化的膜层结构，包括：
在所述衬底上形成整层设置的膜层结构；
在所述膜层结构上形成光刻胶薄膜，并采用掩膜板依次对所述光刻薄膜中位于所述多个正常显示区内的部分执行曝光操作；
对曝光后的所述光刻胶薄膜进行显影处理，并对所述整层设置的膜层结构进行刻蚀处理，以在所述衬底上形成图案化的膜层结构；
其中，对所述光刻胶薄膜中位于一个正常显示区内的部分执行的曝光操作，包括：
采用所述掩膜板中的第一掩膜在第一正常显示区和目标拼接显示区内形成第一曝光区，且采用所述掩膜板中的第二掩膜在所述非显示区和所述目标第一拼接显示区内形成第二曝光区；
沿朝向第二正常显示区的方向移动所述掩膜板，直至所述第一掩膜能够覆盖所述第二正常显示区以及位于所述目标拼接显示区内的第二曝光区，且所述第二掩膜能够覆盖位于所述目标拼接显示区内的第一曝光区；
所述第一正常显示区为所述多个正常显示区中的任一正常显示区，所述第二正常显示区为与所述第一正常显示区相邻的正常显示区，所述目标拼接显示区为位于所述第一正常显示区与所述第二正常显示区之间的第一拼接显示区。
可选的，所述第一曝光区的单面面积小于所述第二曝光区的单位面积。
又一方面，提供了一种液晶面板，包括：相对设置的阵列基板和彩膜基板，以及位于所述阵列基板和所述彩膜基板之间的液晶层，所述阵列基板为上述任意的阵列基板。
本申请实施例提供的技术方案带来的有益效果至少包括：
一种阵列基板包括：衬底，以及位于衬底上的多个层叠设置的图案化的膜层结构。由于图案化的膜层结构中位于第一拼接显示区内的部分是基于掩膜板的第一掩膜和第二掩膜形成的，且基于这个掩膜板中的第一掩膜还能够形成图案化的膜层结构中位于正常显示区内的部分，基于这个掩膜板中的第二掩膜还能够形成图案化的膜层结构中位于非显示区内的部分。因此，在形成这个阵列中的图案化的膜层结构的过程中，无需使用额外的掩膜板单独对第一拼接显示区内的光刻胶进行曝光，有效的减少了曝光次数，进而简化了后续基于这个阵列基板所制备出的大尺寸的显示面板的制造工艺。并且，在形成第一拼接显示区内的膜层结构的过程中，需要进行两次曝光，而在两次曝光的过程中均同时采用了掩膜板中的第一掩膜和第二掩膜，且在两次曝光后并对光刻胶薄膜进行显影后，均仅会保留了基于第一掩膜形成第一曝光区内的光刻胶。因此，在阵列基板中基于同一个掩膜板形成的图案化的膜层结构中，位于第一拼接显示区内的部分图案的单位面积近似等于位于正常显示区内的部分图案的单位面积。如此，本申请实施例中的阵列基板内的各个图案化的膜层结构的均匀性较好，使得后续基于这个阵列基板形成的显示面板的显示效果较好。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种阵列基板的俯视图；
图2是图1示出的阵列基板在A-A’处的膜层结构示意图；
图3是图1示出的阵列基板在B处的局部放大图；
图4是图1示出的阵列基板在C处的局部放大图；
图5是本申请实施例提供的一种对目标第一拼接显示区进行两次曝光的示意图；
图6是本申请实施例提供的一种掩膜板的结构示意图；
图7是本申请实施例提供的另一种对目标第一拼接显示区进行两次曝光的示意图；
图8是是本申请实施例提供的另一种阵列基板的俯视图；
图9是图8示出的阵列基板在A-A’处的膜层结构示意图；
图10是本申请实施例提供的阵列基板中的一种第一子像素的俯视图；
图11是本申请实施例提供的阵列基板中的另一种第一子像素的俯视图；
图12是本申请实施例提供的阵列基板中的又一种第一子像素的俯视图；
图13是本申请实施例提供的阵列基板中的再一种第一子像素的俯视图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
请参考图1，图1是本申请实施例提供的一种阵列基板的俯视图。阵列基板000具有显示区001，以及位于显示区001外围的非显示区002。为了更清楚的看出阵列基板000的膜层结构，请参考图2，图2是图1示出的阵列基板在A-A’处的膜层结构示意图。阵列基板000可以包括：衬底100，以及位于衬底100上的多个层叠设置的图案化的膜层结构100a。
其中，多个图案化的膜层结构100a用于组成多个子像素。为了更清楚的看出该多个子像素的结构，请参考图3，图3是图1示出的阵列基板在B处的局部放大图。由多个图案化的膜层结构100a组成的多个子像素可以包括：位于显示区001内的第一子像素100a1，以及位于非显示区002内的虚拟子像素100a3。在本申请中，虚拟子像素100a3中的像素电极在衬底100上的正投影，大于第一子像素100a1中的像素电极在衬底100上的正投影的面积。
需要说明的是，本申请实施例中的子像素的像素电极在衬底上的正投影的面积是指：这个像素电极在衬底上的正投影的外轮廓所围成的面积。还需要说明的是，本申请实施例是以非显示区内排布的各个虚拟子像素中的像素电极在衬底上的正投影，均大于第一子像素中的像素电极在衬底上的正投影的面积为例进行示意性说明的。在其他可能的实现方式中，非显示区内排布的一部分虚拟子像素中的像素电极在衬底上的正投影，可以大于第一子像素中的像素电极在衬底上的正投影的面积，而另一部分虚拟子像素中的像素电极在衬底上的正投影，可以等于第一子像素中的像素电极在衬底上的正投影的面积。本申请实施例对此不做限定。
在本申请实施例中，如图1所示，显示区001可以包括：阵列排布的多个正常显示区001a，以及位于相邻的两个正常显示区001a之间的第一拼接显示区001b。这里，显示区001内的多个正常显示区001a可以阵列排布为至少一行和/或至少一列。图1是以显示区001内的多个正常显示区001a阵列排布为两行和两列为例进行示意性说明的。
如图3和图4，图4是图1示出的阵列基板在C处的局部放大图。阵列基板000的正常显示区001a内分布有多个第一子像素100a1。由多个图案化的膜层结构100a组成的多个子像素还可以包括：位于第一拼接显示区001b内的多个第二子像素100a2。这里，虚拟子像素100a3中的像素电极在衬底100上的正投影，也大于第二子像素100a2中的像素电极在衬底100上的正投影的面积。
在本申请实施例中，在阵列基板000中的每个图案化的膜层结构100a中，位于正常显示区001a内的部分是基于掩膜板的第一掩膜形成的，位于非显示区002内的部分是基于掩膜板的第二掩膜形成的，位于第一拼接显示区001b内的部分是基于第一掩膜和第二掩膜形成的。这里，第一掩膜和第二掩膜为同一个掩膜板中不同区域内的掩膜。
需要说明的是，阵列基板000中的各个图案化的膜层结构100a均是基于掩膜板中的掩膜形成的。示例的，当需要形成阵列基板000中的某个图案化的膜层结构时，首先，可以在衬底100上形成整层设置的膜层结构并涂覆光刻胶薄膜；之后，采用同一个掩膜板对光刻胶薄膜中位于多个正常显示区001a内的部分执行曝光操作；然后，对曝光后的光刻胶薄膜进行显影处理，并对整层设置的膜层结构进行刻蚀处理；最后，将基板上的光刻胶进行剥离，即可在衬底100上形成图案化的膜层结构。
其中，在对光刻胶薄膜中位于一个正常显示区内的部分执行的曝光操作，可以包括：采用掩膜板中的第一掩膜在第一正常显示区和和目标拼接显示区内形成第一曝光区，且采用掩膜板中的第二掩膜在非显示区和目标拼接显示区内形成第二曝光区；沿朝向第二正常显示区的方向移动掩膜板，直至第一掩膜能够覆盖第二正常显示区以及位于目标拼接显示区内的第二曝光区，且第二掩膜能够覆盖位于目标第一拼接显示区内的第一曝光区。这里，第一正常显示区为多个正常显示区001a中的任一正常显示区，第二正常显示区为与第一正常显示区相邻的正常显示区，目标拼接显示区为位于第一正常显示区与第二正常显示区之间的第一拼接显示区。
需要说明的是，采用掩膜板中的掩膜对光刻胶薄膜进行曝光后，可以在光刻胶薄膜中形成曝光区。后续，在对曝光后的光刻胶薄膜进行显影处理后，光刻胶薄膜中位于曝光区外的光刻胶会被去除，而位于曝光区内的光刻胶会被保留下来，以得到光刻胶图案。为此，在阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于正常显示区001a内的部分是基于这个掩膜板的第一掩膜形成的，位于非显示区002内的部分是基于这个掩膜板的第二掩膜形成的，位于第一拼接显示区001b内的部分是基于这个掩膜板中的第一掩膜和第二掩膜形成的。
还需要说明的是，掩膜板中的第一掩膜与第二掩膜的形状相似，但采用掩膜板中的第二掩膜对光刻胶薄膜进行曝光所形成的第二曝光区的单位面积，大于采用掩膜板中的第一掩膜对光刻胶薄膜进行曝光所形成的第一曝光区的单位面积。这样，在阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于非显示区002内的部分图案的单位面积大于位于正常显示区001a内的部分图案的单位面积。如此，位于非显示区002内的虚拟子像素100a3在衬底100上的正投影，大于位于正常显示区001a内的第一子像素100a1在衬底100上的正投影的面积。这里，需要指出说明的是，本申请实施例中的图案的单面面积是指：这个图案在同一个区域内的面积，例如，这个区域可以指阵列基板000中的子像素区域。
在本申请实施例中，对于光刻胶薄膜中位于第一拼接显示区内的部分，这部分光刻胶会被曝光两次。例如，如图5所示，图5是本申请实施例提供的一种对目标第一拼接显示区进行两次曝光的示意图。在掩膜板中的第一掩膜对光刻胶薄膜中的位于第一正常显示区AA1内的部分进行曝光的过程中，可以采用这个掩膜板中的第一掩膜和第二掩膜对目标拼接显示区AA2内的光刻胶进行第一次曝光，以在光刻胶薄膜中位于目标拼接显示区AA2内的部分中形成第一曝光区B11和第二曝光区B12。在掩膜板中的第一掩膜对光刻胶薄膜中位于第二正常显示区AA3内的部分进行曝光的过程中，可以采用这个掩膜板中的第一掩膜和第二掩膜对目标拼接显示区AA2内的光刻胶进行第二次曝光，以在光刻胶薄膜中位于目标拼接显示区AA2内的部分中形成第一曝光区B21和第二曝光区B22。
这里，在光刻胶薄膜中位于目标拼接显示区AA2内的部分中，第一次曝光时形成的第一曝光区B11的中心点与第二次曝光时形成的第二曝光区B22的中心点重合，第一次曝光时形成的第二曝光区B12的中心点与第二次曝光时形成的第一曝光区B21的中心点重合。又由于第一曝光区的单位面积小于第二曝光区的单位面积。因此，在对光刻胶薄膜中位于目标拼接显示区AA2内的部分进行两次曝光，且对光刻胶薄膜进行显影后，仅会保留单位面积较小的第一曝光区内的光刻胶，也即是，仅会保留第一曝光时形成的第一曝光区B11和第二次曝光时形成的第一曝光区B12内的光刻胶。需要说明的是，在图5中，点状填充物的图案代表第一次曝光时形成的曝光区，白色图案代表第二次曝光时形成的曝光区。且图5中的第一排曝光区代表仅考虑第一次曝光时形成的曝光区，第二排曝光区代表仅考虑第二次曝光时形成的曝光区，第三排曝光区为同时考虑两次曝光时形成的第一次曝光时形成的曝光区。
这样，在阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于第一拼接显示区001b内的部分图案的单位面积小于位于非显示区002内的部分图案的单位面积。如此，位于第一拼接显示区001b内的第二子像素100a2在衬底100上的正投影的面积，小于位于非显示区002内的虚拟子像素100a3在衬底100上的正投影的面积。
在相关技术中，若采用两次曝光的方式形成第一拼接显示区内的膜层结构的过程中，这两次曝光的过程中均是采用掩膜板中的同一个掩膜进行曝光的。这样，最终在第一拼接显示区内形成的膜层结构的单位面积偏小，其会小于正常显示区内形成的膜层结构的单位面积。导致阵列基板中同一个图案化的膜层结构的均匀性较差，进而导致后续形成显示面板的显示效果较差。
而在本申请实施例中，在形成第一拼接显示区001b内的膜层结构的过程中，需要进行两次曝光，而在两次曝光的过程中均同时采用了掩膜板中的第一掩膜和第二掩膜，且在两次曝光后并对光刻胶薄膜进行显影后，均仅会保留了基于第一掩膜形成第一曝光区内的光刻胶。同时在形成正常显示区001a内的膜层结构的过程中，需要进行一次曝光，且在这一次曝光后并对光刻胶薄膜进行显影后，也仅会保留基于第一掩膜形成的第一曝光区内的光刻胶。因此，在阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于第一拼接显示区001b内的部分图案的单位面积近似等于位于正常显示区001a内的部分图案的单位面积。如此，本申请实施例中的阵列基板000内的各个图案化的膜层结构100a的均匀性较好，使得后续基于这个阵列基板000形成的显示面板的显示效果较好。
综上所述，本申请实施例提供的阵列基板，包括：衬底，以及位于衬底上的多个层叠设置的图案化的膜层结构。由于图案化的膜层结构中位于第一拼接显示区内的部分是基于掩膜板的第一掩膜和第二掩膜形成的，且基于这个掩膜板中的第一掩膜还能够形成图案化的膜层结构中位于正常显示区内的部分，基于这个掩膜板中的第二掩膜还能够形成图案化的膜层结构中位于非显示区内的部分。因此，在形成这个阵列中的图案化的膜层结构的过程中，无需使用额外的掩膜板单独对第一拼接显示区内的光刻胶进行曝光，有效的减少了曝光次数，进而简化了后续基于这个阵列基板所制备出的大尺寸的显示面板的制造工艺。并且，在形成第一拼接显示区内的膜层结构的过程中，需要进行两次曝光，而在两次曝光的过程中均同时采用了掩膜板中的第一掩膜和第二掩膜，且在两次曝光后并对光刻胶薄膜进行显影后，均仅会保留了基于第一掩膜形成第一曝光区内的光刻胶。因此，在阵列基板中基于同一个掩膜板形成的图案化的膜层结构中，位于第一拼接显示区内的部分图案的单位面积近似等于位于正常显示区内的部分图案的单位面积。如此，本申请实施例中的阵列基板内的各个图案化的膜层结构的均匀性较好，使得后续基于这个阵列基板形成的显示面板的显示效果较好。
在一种示例性的实现方式中，在对光刻胶薄膜中的同一个区域内进行两次曝光的过程中，通常会存在一定的曝光误差。因此，阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于第一拼接显示区001b内的部分图案的单位面积略小于位于正常显示显示区001a内的部分图案的单位面积。例如，当这个图案化的膜层结构100a包括信号线时，位于第一拼接显示区001b内的信号线的宽度比位于正常显示区001a内的信号线的宽度小0.1～2微米。如此，位于第一拼接显示区001b内的第二子像素100a2在衬底100上的正投影的面积，小于或等于位于正常显示区001a内的第一子像素100a1在衬底100上的正投影的面积。
可选的，如图1所示，阵列基板000的显示区001还可以包括：位于沿行方向排布的两个第一拼接显示区001b和沿列方向排布的两个第一拼接显示区001b之间的第二拼接显示区001d。由多个图案化的膜层结构100a组成的多个子像素还可以包括：位于第二拼接显示区001d内的多个第四子像素。在一种可能的实现方式中，由于在制备阵列基板000中的图案化的膜层结构100a的谷草中，需要在第二拼接显示区001d进行四次曝光过程。因此，阵列基板000中基于同一个掩膜板形成的图案化的膜层结构100a中，位于第二拼接显示区001d内的部分图案的单位面积略小于位于第一拼接显示区001b内的部分图案的单位面积。如此，位于第二拼接显示区001d内的第四子像素在衬底100上的正投影的面积，小于或等于位于第一拼接显示区001b内的第二子像素100a2在衬底100上的正投影的面积。
在本申请实施例中，如图4所示，由多个图案化的膜层结构100a组成的多个子像素还可以包括：多个第三子像素100a4。这里，第三子像素100a4中的一部分可以位于正常显示区001a内，另一个可以位于第一拼接显示区00a2内。在这种情况下，阵列基板000中的第一拼接显示区001b与正常显示区001a之间的交界线位于第三子像素100a4所在区域内。由于第三子像素100a1所在区域内的图案面积相对于两列相邻的子像素之间的区域内的图案面积大，因此，当第一拼接显示区001b与正常显示区001a之间的边界位于第三子像素100a4所在区域内时，可以保证第一拼接显示区001b内的图案化的膜层结构的排布较为均匀。
示例的，在平行于第一拼接显示区100a1的长度方向上，也即图4中的X方向，第三子像素100a4中位于第一拼接显示区内001b的部分的宽度，小于或等于第三子像素100a4中位于正常显示区001a的宽度。需要说明的是，在平行于第一拼接显示区100a1的长度方向上，第三子像素100a4中位于第一拼接显示区内001b的部分的宽度，可以等于第三子像素100a4中位于正常显示区001a的宽度。但在一些示例性的实现方式中，由于在进行两次曝光的过程中通常会存在一定的曝光误差，因此第三子像素100a4中位于第一拼接显示区内001b的部分的宽度，会略小于第三子像素100a4中位于正常显示区001a的宽度。
为了能够制备出上述实施例中的同时包含第一子像素、第二子像素、第三子像素和虚拟子像素的阵列基板，需要在采用掩膜板对光刻胶薄膜进行曝光的过程中，通过遮挡板对掩膜板中的部分第二掩膜进行遮挡。以下实施例将对此进行详细说明：
请参考图6，图6是本申请实施例提供的一种掩膜板的结构示意图。掩膜板111可以包括：第一掩膜111a，以及围绕第一掩膜111a分布的第二掩膜111b。其中，在形成阵列基板000中的图案化的膜层结构100a的过程中，在衬底上形成整层的光刻胶薄膜后，掩膜板111中的第一掩膜111a用于对光刻胶薄膜中的正常显示区001a和第一拼接显示区001b内的部分进行曝光，掩膜板111中的第二掩膜111b用于对光刻胶薄膜中的第一拼接显示区001b和非显示区002内的部分进行曝光。
请参考图7，图7是本申请实施例提供的另一种对目标第一拼接显示区进行两次曝光的示意图。为了能够在阵列基板中形成第三子像素100a4，需要在掩膜板111中的第一掩膜111a对光刻胶薄膜中的位于第一正常显示区AA1内的部分进行曝光的过程中，采用遮挡板222对掩膜板111的第二掩膜111b中靠近第二正常显示区AA3的部分进行遮挡。且需要在掩膜板111中的第一掩膜111a对光刻胶薄膜中位于第二正常显示区AA3内的部分进行曝光的过程中，采用遮挡板222对掩膜板111的第二掩膜111b中靠近第一正常显示区AA1的部分进行遮挡。
假设，基于掩膜板222中的第二掩膜111b能够形成两排子像素内的膜层结构。再假设，在掩膜板111中的第一掩膜111a对光刻胶薄膜中的位于第一正常显示区AA1内的部分进行曝光的同时，对目标拼接显示区AA2的曝光为第一次曝光；在掩膜板111中的第一掩膜111a对光刻胶薄膜中的位于第二正常显示区AA3内的部分进行曝光的同时，对目标拼接显示区AA2的曝光为第二次曝光。
则，在对目标拼接显示区AA2进行第一次曝光的过程中，需要采用掩膜板111的第一掩膜111a中用于形成一排半子像素的部分对目标第一拼接显示区AA2进行曝光，以在目标拼接显示区AA2内形成第一曝光区B11。且需要遮挡板222对掩膜板111的第二掩膜111b中用于形成一排半子像素的部分进行遮挡，使第二掩膜111b中未被遮挡的部分对目标拼接显示区AA2进行曝光，以在目标拼接显示区AA2内形成第二曝光区B12。其中，后续基于第一曝光区B11能够形成一排半子像素，后续基于第二曝光区B12能够形成半排子像素。
在对目标拼接显示区AA2进行第二次曝光的过程中，需要采用掩膜板111的第一掩膜111a中用于形成半排子像素的部分对目标拼接显示区AA2进行曝光，以在目标拼接显示区AA2内形成第一曝光区B12。且需要遮挡板222对掩膜板111的第二掩膜111b中用于形成半排子像素的部分进行遮挡，使第二掩膜111b中未被遮挡的部分对目标拼接显示区AA2进行曝光，以在目标拼接显示区AA2内形成第二曝光区B12。其中，若不考虑第一次曝光的影响，则后续基于第一曝光区B21能够形成半排子像素，后续基于第二曝光区B22能够形成一排半排子像素。
在这种情况下，在同时考虑两次曝光的影响时，在第一次曝光形成第一曝光区B11后，这个第一曝光区B11所在的区域与后续第二次曝光形成的第二曝光区B22所在的区域相同，且这个第一曝光区B11的面积比第二曝光区B22的面积小，因此，第二次曝光形成的第二曝光区B22并不影响第一次曝光形成第一曝光区B11的面积。同理，在第一次曝光形成第二曝光区B12后，这个第二曝光区B12所在的区域与后续第二次曝光形成的第一曝光区B21所在的区域相同，且这个第二曝光区B12的面积比第一曝光区B21面积大，因此，在进行第二次曝光后，可以将第一次曝光形成第二曝光区B12处理为第一曝光区B21。如此，可以保证在对光刻胶薄膜中位于目标拼接显示区AA2内的部分进行两次曝光，且对光刻胶薄膜进行显影后，仅会保留第一曝光时形成的第一曝光区B11和第二次曝光时形成的第一曝光区B12内的光刻胶。
这样，在形成阵列基板000内的图案化的膜层结构的过程中，若采用上述方式对光刻胶薄膜进行曝光，后续即可在阵列基板000内形成第三子像素100a4。
需要说明的是，上述实施例示出的第一正常显示区AA1和第二正常显示区AA3是以左右排布的两个正常显示区为例进行示意性说明的。对于上下排布的两个正常显示区以及位于二者之间的第一拼接显示区的曝光方式，与左右排布的正常显示区以及位于二者之间的第一拼接显示区的曝光方式相同，本申请实施例对此不再赘述。
可选的，请参考图8和图9，图8是是本申请实施例提供的另一种阵列基板的俯视图，图9是图8示出的阵列基板在A-A’处的膜层结构示意图。阵列基板000中的各个正常显示区001a均具有多个对位区域001c。
阵列基板000中的多个图案化的膜层结构100a中最靠近衬底100的膜层结构为第一导电层200。其中，第一导电层200可以包括：位于每个对位区域001c内的多个第一对位结构201(图8和图9中未标注，后续在图10中进行了标注)。各个第一对位结构201在衬底100上的正投影各不重合。
阵列基板000中的多个图案化的膜层结构100a中除第一导电层200之外的膜层结构均包括：位于对位区域内的一个第二对位结构(图8和图9中未标注)。各个图案化的膜层结构100a中的第二对位结构在衬底100上的正投影各不重合。
在本申请中，阵列基板000中的正常显示区001a中设置第一对位结构201和第二对位结构202的区域可以称为对位区域001c。其中，在同一个对位区域001c内，存在多个第一对位结构201和多个第二对位结构，且这多个第一对位结构201可以与多个第二对位结构一一对应。需要说明的是，由于同一个对位区域001c内，各个图案化的膜层结构100a均具有一个第二对位结构，因此，同一个对位区域001c内的第一对位结构201的个数和第二对位结构的个数，与多个图案化的膜层结构100a中除第一导电层200之外的膜层结构的层数相同。
例如，如图9所示，多个图案化的膜层结构100a中除第一导电层200之外的膜层结构的层数为4层，分别为：有源层图案300、第二导电层400、平坦层500和像素电极层600，其中有源层图案300、第二导电层400、平坦层500和像素电极层600可以沿垂直且远离衬底100的方向依次层叠设置。则，同一个对位区域001c内的第一对位结构201的个数和第二对位结构的个数均为4个。需要说明的是，阵列基板000中除了包含多个图案化的膜层结构100a，其还包括整层设置的膜层结构。例如，阵列基板000还可以包括：位于有源层图案300和第一导电层200之间的整层设置的栅极绝缘层700。这里，阵列基板000中的图案化的膜层结构是指需要基于掩膜板并进行构图工艺形成的膜层结构，阵列基板000中的整层设置的膜层结构是指无需进行构图工艺形成的膜层结构。
在本申请中，第一对位结构201在衬底100上的正投影与对应的第二对位结构在衬底100上的正投影之间的位置关系满足预设位置关系。这里，满足预设位置关系是指：第一对位结构201在衬底100上的正投影与对应的第二对位结构在衬底100上的正投影之间的距离在预设范围内，且第一对位结构201与第二对位结构202是平行分布的。
在本申请实施例中，为了保证后与基于阵列基板000形成的显示面板的显示效果较好，需要在形成多个层叠设置的图案化的膜层结构100a的过程中，保证各个层叠设置的图案化的膜层结构100a的位置不会发生偏移。为此，通过设计第一对位结构201以及第二对位结构，并让每个第一对位结构201在衬底100上的正投影与对应的第二对位结构在衬底100上的正投影之间的位置关系满足预设位置关系后，即可保证各个图案化的膜层结构100a均不会相对于第一导电层200发生偏移。
示例的，在制备阵列基板000的过程中，在衬底100上形成包含多个第一对位结构的第一导电层200后，需要在第一导电层上形成其他的图案化的膜层结构。在形成其他的图案化的膜层结构的过程中，在通过上述实施例记载的曝光方式对光刻胶薄膜进行曝光，且对曝光后的光刻胶薄膜进行显影后，即可得到与这个图案化的膜层结构的形状相同的光刻胶图案。因此，这个光刻胶图案包括：与图案化的膜层结构中的第二对位结构的形状相同的光刻胶对位结构。后续，在确定出这个光刻胶对位结构在衬底100上的正投影与相应的第一对位结构201在衬底201上的正投影的位置关系满足预设关系后，即可进行后续的刻蚀处理；否则，需要剥离这个光刻胶图案，并重新进行光刻胶涂覆、曝光和显影的过程。在这种情况下，在后续进行刻蚀处理以得到图案化的膜层结构的过程中，这个图案化膜层结构中的第二对位结构在衬底100上的正投影与对应的第一对位结构201在衬底201上的正投影的位置关系满足预设关系。
可选的，阵列基板000中的第一导电层200通常还包括与子像素电连接的信号线，而信号线一般位于子像素所在区域的外围。因此，为了让第一对位结构201不影响该信号线的位置分布，可以将第一对位结构201以及其对应的第二对位结构均设置的子像素所在区域内。也即是，第一对位结构201与对应的第二对位结构在衬底100上的正投影可以位于同一个第一子像素100a1在衬底100上的正投影内。且为了便于后续确定不同图案化的膜层结构中的第二对位结构与对应的第一对位结构的位置关系，可以将各个第一对位结构201与对应的第二对位结构设置在不同的子像素所在区域内。也即是，各个第一对位结构201在衬底100上的正投影位于不同的第一子像素100a1在衬底100上的正投影内。
在本申请实施例中，如图10、图11、图12和图13所示，图10是本申请实施例提供的阵列基板中的一种第一子像素的俯视图，图11是本申请实施例提供的阵列基板中的另一种第一子像素的俯视图，图12是本申请实施例提供的阵列基板中的又一种第一子像素的俯视图，图13是本申请实施例提供的阵列基板中的再一种第一子像素的俯视图。第一对位结构201可以包括：至少一个第一条形结构2011和至少一个第二条形结构2022。其中，第一条形结构2011的长度方向可以与第二条形结构2012的长度方向相交。例如，第一条形结构2011的长度方向可以与第二条形结构2012的长度垂直。
可选的，第一对位结构201可以为电极块，如此，第一条形结构2011和第二条形结构2012可以为位于这个电极块内的条形凹槽。在这种情况下，与这个第一对位结构201对应的对位结构401在衬底100上的正投影位于这个第一对位结构201在衬底100上的正投影内。在其他的可能的实现方式中，第一对位结构2011和第二对位结构2012也可以均为条形凸起，这样，第一对位结构可以为至少两个电极条。本申请实施例对此不做限定。
需要说明的是，图10示出的是第一对位结构201与有源层图案300中的第二对位结构302之间的位置关系，图11示出的是第一对位结构201与第二导电层400中的第二对位结构401之间的位置关系，图12示出的是第一对位结构201与平坦层500中的第二对位结构502之间的位置关系，图13示出的图11示出的是第一对位结构201与像素电极层600中的第二对位结构602之间的位置关系。以下实施例将以图11中的第二对位结构401与对应的第一对位结构201为例对二者之间的位置关系进行详细说明。
如图11所示，与第一对位结构201对应的第二对位结构401可以包括：至少一个第三条形结构4011和至少一个第四条形结构4012。
其中，在第一对位结构201以及与这个第一对位结构201对应的第二对位结构401中，第三条形结构4011的长度方向可以平行于第一条形结构2011的长度方向，且这个第三条形结构4011在衬底100上的正投影，与第一条形结构2011在衬底100上的正投影之间的距离在第一预设范围内；第四条形结构4012的长度方向可以平行于第二条形结构2012的长度方向，且这个第四条形结构4012在衬底100上的正投影，与第二条形结构2012在衬底100上的正投影之间的距离在第二预设范围内。如此，第一对位结构201与第二对位结构401在衬底上的正投影之间的位置关系满足预设关系，使得这个第二对位结构401所在的第二导电层400相对于第一导电层100在任何方向上均不会偏移。
示例的，第一对位结构201中的第一条形结构2011和第二条形结构2012的个数均为一个；第二对位结构401中的第三条形结构4011和第四条形结构4012的个数均为两个。在第一对位结构201以及与这个第一对位结构201对应的第二对位结构401中，第一条形结构2011可以位于两个第三条形结构4011之间，且这两个第三条形结构4011在衬底100上的正投影，与第一条形结构2012在衬底100上的正投影之间的距离之差小于第一预设阈值；第二条形结构2012可以位于两个第四条形结构4012之间，且这两个第四条形结构4012在衬底100上的正投影，与第二条形结构4012在衬底100上的正投影之间的距离之差小于第二预设阈值。这里，第一预设阈值可以等于第二预设阈值，且第一预设阈值与第二预设阈值的数值均可以为1.5微米。也即是，当两个第三条形结构4011在衬底100上的正投影，与第一条形结构2012在衬底100上的正投影之间的距离之差小于1.5微米，且两个第四条形结构4012在衬底100上的正投影，与第二条形结构4012在衬底100上的正投影之间的距离之差也小于1.5微米时，第一对位结构201与第二对位结构401在衬底上的正投影之间的位置关系满足预设关系。
需要说明的是，对于多个图案化的膜层结构中除第二导电层400之外的膜层结构内的第二对位结构与第一对位结构之间的位置关系，可以参考第二导电层400中的第二对位结构401与第一对位结构201之间的位置关系，本申请实施例对此不再赘述。
在本申请实施例中，对于阵列基板000中的有源层图案300、第二导电层400和像素电极层600，由于这些均属于图案化结构，因此，对于有源层图案300、第二导电层400和像素电极层400中的第三条形结构和第四条形结构均可以为条形凸起。对于阵列基板000中的平坦层500，由于平坦层500属于绝缘层，其内需要设置多个过孔，因此，对于平坦层500中的第三条形结构和第四条形结构均为条形凹槽。
可选的，每个正常显示区001a内的多个对位区域001c可以均匀排布的这个正常显示区001a的边缘位置处。由于在阵列基板000中的各个图案化的膜层结构100a中，若某个图案化的膜层结构相对于第一导电层200发生了偏移，则在边缘位置处出现膜层偏移的现象较为明显。因此，可以将对位区域001c设置在正常显示区001a内的边缘位置处。这样，在对位区域001c内的各个第一对位结构201与对应的第二对位结构在衬底100上正投影之间的位置满足预设位置关系后，可以保证这个第二对位结构所在的图案化的膜层结构与第一导电层200之间在各个位置处均不会发生偏移。
在本申请中，第一导电层200除了包括第一对位结构201，其还可以包括：子像素中的薄膜晶体管的栅极202，以及与栅极202电连接的栅线203。
有源层图案300除了包括第二对位结构，其还可以包括：子像素中的薄膜晶体管的有源层301。其中，薄膜晶体管的有源层301在衬底100上的正投影可以与薄膜晶体管的栅极202在衬底100上的正投影重合，且有源层301与栅极202之间可以通过栅极绝缘层700绝缘。
第二导电层400除了包括第二对位结构401，其还可以包括：子像素中的薄膜晶体管的第一极402和第二极403，以及与第一极402电连接的数据线404。
平坦层500除了具有第二对位结构，其还具有连接过孔501。
像素电极层600除了包括第二对位结构401，其还可以包括：子像素中的像素电极601。其中，像素电极601可以通过连接过孔501与薄膜晶体管的第二极403电连接。
在本申请中，阵列基板300中的栅线203和数据线404均为多条，多条栅线203平行排布，多条数据线404平行排布，且栅线203的长度方向可以与数据线404的长度方向垂直。这样，任意两条相邻的栅线203和任意两条相邻的数据线404可以围成一个子像素区域，一个子像素区域可以排布一个子像素。
可选的，如图13所示，由于子像素中的像素电极601通常呈块状，其像素电极601与栅线203之间的水平距离，与数据线404之间的水平距离较小。因此，为了能够在子像素区域内正常排布像素电极层600中的第二对位结构602，在衬底100上正投影与像素电极层600中的第二对位结构602交叠的第一子像素内的像素电极601中可以设置镂空结构6011，并保证像素电极层600中的第二对位结构602与对应的第一对位结构201在衬底100上的正投影，均位于这个镂空结构6011在衬底100上的正投影内。如此，子像素区域内排布的像素电极601并不会影响第二对位结构602的位置分布，使得在制备像素电极层600的过程中，能够基于第一对位结构202与第二对位结构602所对应的光刻胶对位结构之间的位置关系，确保像素电极层600不会相对于第一导电层200进行偏移。在其他可能的实现方式中，在衬底100上正投影与像素电极层600中的第二对位结构602交叠的第一子像素内的像素电极601中也可以不设置像素电极。
在本申请实施例中，第一导电层200还可以包括：辅助信号线204。辅助信号线204在衬底100上的正投影可以与至少部分子像素中的像素电极601在衬底100上的正投影存在交叠区域。其中，辅助信号线204与像素电极601交叠的部分能够构成存储电容Cst，通过存储电容Cst能够保持像素电极601上施加的像素电压，使得用于保持像素电极102的像素电压不会发生变化。在本申请中，由于第一对位结构201也排布在像素电极102所在的子像素区域内。因此，为了保证第一对位结构201不会对辅助信号线204造成影响，需要保证辅助信号线204在衬底100上的正投影与第一对位结构202在衬底100上的正投影不重合。需要说明的是，由于在衬底100上正投影与像素电极层600中的第二对位结构602交叠的第一子像素内可能未设置像素电极，也可能是这个第一子像素内的像素电极601中设置了镂空结构6011。因此，辅助信号线204在衬底100上的正投影可能与这个第一子像素在衬底100上的正投影不存在交叠区域，但辅助信号线204在衬底100上的正投影需要与其他的子像素中的像素电极601在衬底100上的正投影存在交叠区域。
示例的，辅助信号线204可以包括：辅助信号线本体2041，以及与辅助信号线本体2041电连接的弯折绕线2042。第一对位结构204中的至少部分位于弯折绕线2042所围成的区域内。如此，可以保证第一对位结构204在衬底101上的正投影与辅助信号线204在衬底上的正投影不重合。这里，辅助信号线本体2041的长度方向可以与栅线203的长度方向平行；弯折绕线2042是由两个沿数据线404的长度方向延伸的第一部分，以及位于这两个第一部分之间的第二部分组成的，弯折绕线2042的第二部分的长度方向可以与栅线203的长度方向平行。需要说明的是，本申请实施例中的弯折绕线2042所围成的区域并非是一个封闭的区域，而是开放式的区域。
在本申请实施例中，如图10和图11所示，第一导电层200还可以包括：位于对位区域001c内的多个辅助对位结构205。其中，多个辅助对位结构205与多个第一对位结构202一一对应，且每个辅助对位结构205和对应的第一对位结构202在衬底100上的正投影位于同一个第一子像素100a1在衬底100上的正投影内。这里，辅助对位结构205可以包括：电极块，以及位于电极块内的环形槽和位于环形槽内的十字形槽。
示例的，在形成阵列基板000中除第一导电层200之外的某个图案化的膜层结构的过程中，在形成了与这个图案化的膜层结构中的第二对位结构对应的光刻胶对位结构后，需要确定这个光刻胶对位结构和相应的第一对位结构201之间的位置关系是否满足预设位置关系。其中，在确定二者之间的位置关系是否满足预设位置关系的过程中，需要获取包含这个光刻胶对位结构和相应的第一对位结构100a1的图片，并对图片中的光刻胶对位结构和第一对位结构进行识别，以确定二者之间的位置关系是否满足预设位置关系。而由于阵列基板000内的图案结构较为复杂，且第一对位结构201中的第一条形结构2011和第二条形结构2012的宽度较小，第二对位结构中的第三条形结构和第四条形结构的宽度较小。因此，图片中的光刻胶对位结构和第一对位结构不易被识别出来。为了提高对图片中的光刻胶对位结构和第一对位结构进行识别效率，可以在第一导电层200内设置辅助对位结构205，图片中的辅助对位结构205相比于第一对位结构更容易被识别出来。如此，可以先对图片中的辅助对位结构205进行识别，然后在辅助对位结构205之间的周围的光刻胶对位结构和第一对位结构进行识别，可以有效的提高对图片中的光刻胶对位结构和第一对位结构进行识别的效率。
综上所述，本申请实施例提供的阵列基板，包括：衬底，以及位于衬底上的多个层叠设置的图案化的膜层结构。由于图案化的膜层结构中位于第一拼接显示区内的部分是基于掩膜板的第一掩膜和第二掩膜形成的，且基于这个掩膜板中的第一掩膜还能够形成图案化的膜层结构中位于正常显示区内的部分，基于这个掩膜板中的第二掩膜还能够形成图案化的膜层结构中位于非显示区内的部分。因此，在形成这个阵列中的图案化的膜层结构的过程中，无需使用额外的掩膜板单独对第一拼接显示区内的光刻胶进行曝光，有效的减少了曝光次数，进而简化了后续基于这个阵列基板所制备出的大尺寸的显示面板的制造工艺。并且，在形成第一拼接显示区内的膜层结构的过程中，需要进行两次曝光，而在两次曝光的过程中均同时采用了掩膜板中的第一掩膜和第二掩膜，且在两次曝光后并对光刻胶薄膜进行显影后，均仅会保留了基于第一掩膜形成第一曝光区内的光刻胶。因此，在阵列基板中基于同一个掩膜板形成的图案化的膜层结构中，位于第一拼接显示区内的部分图案的单位面积近似等于位于正常显示区内的部分图案的单位面积。如此，本申请实施例中的阵列基板内的各个图案化的膜层结构的均匀性较好，使得后续基于这个阵列基板形成的显示面板的显示效果较好。
本申请实施例还提供了一种阵列基板的制造方法，用于制造上述实施例中的阵列基板。该阵列基板具有显示区，以及位于显示区外围的非显示区；方法包括：在衬底上依次形成多个层叠设置的图案化的膜层结构。
其中，多个图案化的膜层结构用于组成多个子像素，多个子像素包括：位于显示区内的多个第一子像素，以及位于非显示区内的多个虚拟子像素；虚拟子像素中的像素电极在衬底上的正投影的面积，大于第一子像素中的像素电极在衬底上的正投影的面积。
可选的，显示区包括：阵列排布的多个正常显示区，以及位于相邻的两个正常显示区之间的第一拼接显示区；形成每个图案化的膜层结构，包括：
在衬底上形成整层设置的膜层结构；在膜层结构上形成光刻胶薄膜，并采用掩膜板依次对光刻薄膜中位于多个正常显示区内的部分执行曝光操作；对曝光后的光刻胶薄膜进行显影处理，并对整层设置的膜层结构进行刻蚀处理，以在衬底上形成图案化的膜层结构。
其中，对光刻胶薄膜中位于一个正常显示区内的部分执行的曝光操作，包括：采用掩膜板中的第一掩膜在第一正常显示区和目标拼接显示区内形成第一曝光区，且采用掩膜板中的第二掩膜在非显示区和目标第一拼接显示区内形成第二曝光区；沿朝向第二正常显示区的方向移动掩膜板，直至第一掩膜能够覆盖第二正常显示区以及位于目标拼接显示区内的第二曝光区，且第二掩膜能够覆盖位于目标拼接显示区内的第一曝光区。这里，第一正常显示区为多个正常显示区中的任一正常显示区，第二正常显示区为与第一正常显示区相邻的正常显示区，目标拼接显示区为位于第一正常显示区与第二正常显示区之间的第一拼接显示区。
可选的，第一曝光区的单面面积小于第二曝光区的单位面积。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的阵列基板的制造方法的具体过程及原理，可以参考前述阵列基板的结构的实施例中的对应内容，在此不再赘述。
综上所述，本申请实施例提供的阵列基板制造方法，包括：在衬底上形的多个层叠设置的图案化的膜层结构。由于图案化的膜层结构中位于第一拼接显示区内的部分是基于掩膜板的第一掩膜和第二掩膜形成的，且基于这个掩膜板中的第一掩膜还能够形成图案化的膜层结构中位于正常显示区内的部分，基于这个掩膜板中的第二掩膜还能够形成图案化的膜层结构中位于非显示区内的部分。因此，在形成这个阵列中的图案化的膜层结构的过程中，无需使用额外的掩膜板单独对第一拼接显示区内的光刻胶进行曝光，有效的减少了曝光次数，进而简化了后续基于这个阵列基板所制备出的大尺寸的显示面板的制造工艺。并且，在形成第一拼接显示区内的膜层结构的过程中，需要进行两次曝光，而在两次曝光的过程中均同时采用了掩膜板中的第一掩膜和第二掩膜，且在两次曝光后并对光刻胶薄膜进行显影后，均仅会保留了基于第一掩膜形成第一曝光区内的光刻胶。因此，在阵列基板中基于同一个掩膜板形成的图案化的膜层结构中，位于第一拼接显示区内的部分图案的单位面积近似等于位于正常显示区内的部分图案的单位面积。如此，本申请实施例中的阵列基板内的各个图案化的膜层结构的均匀性较好，使得后续基于这个阵列基板形成的显示面板的显示效果较好。
本申请实施例还提供了一种液晶面板。这个液晶面板可以集成在诸如电视或屏幕等任何具有显示功能的大尺寸的显示装置。其中，阵列基板可以包括：相对设置的阵列基板和彩膜基板，以及位于所述阵列基板和所述彩膜基板之间的液晶层。这个阵列基板可以为上述实施例示出的阵列基板。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
在本申请中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。
以上所述仅为本申请的可选的实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (20)

1.一种阵列基板，其特征在于，所述阵列基板具有显示区，以及位于所述显示区外围的非显示区；所述阵列基板包括：
衬底，以及位于所述衬底上的多个层叠设置的图案化的膜层结构；
其中，多个所述图案化的膜层结构用于组成多个子像素，所述多个子像素包括：位于所述显示区内的多个第一子像素，以及位于所述非显示区内的多个虚拟子像素；
所述虚拟子像素中的像素电极在所述衬底上的正投影的面积，大于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
2.根据权利要求1所述的阵列基板，其特征在于，所述显示区包括：阵列排布的多个正常显示区，以及位于相邻的两个所述正常显示区之间的第一拼接显示区；所述正常显示区内分布有多个所述第一子像素，所述多个子像素还包括：位于所述第一拼接显示区内的多个第二子像素；
其中，所述第二子像素中的像素电极在所述衬底上的正投影的面积，小于或等于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
3.根据权利要求2所述的阵列基板，其特征在于，所述多个子像素还包括：多个第三子像素，所述第三子像素中的一部分位于所述正常显示区内，另一部分位于所述第一拼接显示区内；
在平行于所述第一拼接显示区的长度方向上，所述第三子像素中位于所述第一拼接显示区内的部分的宽度，小于或等于所述第三子像素中位于所述正常显示区内的部分的宽度。
4.根据权利要求2所述的阵列基板，其特征在于，所述显示区还包括：位于沿行方向排布的两个第一拼接显示区和沿列方向排布的两个第一拼接显示区之间的第二拼接显示区，所述多个子像素还包括：位于所述第二拼接显示区内的第四子像素；
其中，所述第四子像素中的像素电极在所述衬底上的正投影的面积，小于或等于所述第二子像素中的像素电极在所述衬底上的正投影的面积。
5.根据权利要求1至4任一所述的阵列基板，其特征在于，所述正常显示区具有多个对位区域；
多个所述图案化的膜层结构中最靠近所述衬底的膜层结构为第一导电层，所述第一导电层包括：位于所述对位区域内的多个第一对位结构；
多个所述图案化的膜层结构中除所述第一导电层之外的膜层结构均包括：位于所述对位区域内的一个第二对位结构，各个所述膜层结构中的第二对位结构在所述衬底上的正投影各不重合；
同一个所述对位区域内的多个第一对位结构与多个第二对位结构一一对应，所述第一对位结构在所述衬底上的正投影与对应的第二对位结构在所述衬底上的正投影之间的位置关系满足预设位置关系。
6.根据权利要求5所述的阵列基板，其特征在于，各个所第一对位结构在所述衬底上的正投影位于不同的第一子像素在所述衬底上的正投影内，且所述第一对位结构与对应的第二对位结构在所述衬底上的正投影位于同一个第一子像素在所述衬底上的正投影内。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一对位结构包括：至少一个第一条形结构和至少一个第二条形结构，所述第一条形结构的长度方向与所述第二条形结构的长度方向相交；
与所述第一对位结构对应的第二对位结构包括：至少一个第三条形结构和至少一个第四条形结构；
其中，所述第三条形结构的长度方向平行于所述第一条形结构的长度方向，且所述第三条形结构在所述衬底上的正投影，与所述第一条形结构在所述衬底上的正投影之间的距离在第一预设值范围内；
所述第四条形结构的长度方向平行于所述第二条形结构的长度方向，且所述第四条形结构在所述衬底上的正投影，与所述第二条形结构在所述衬底上的正投影之间的距离在第二预设范围内。
8.根据权利要求7所述的阵列基板，其特征在于，所述第一条形结构和所述第二条形结构的个数均为一个，所述第二对位结构中的第三条形结构和第四条形结构的个数均为两个；
所述第一条形结构位于两个所述第三条形结构之间，且两个所述第三条形结构在所述衬底上的正投影，与所述第一条形结构在所述衬底上的正投影之间的距离之差小于第一预设阈值；
所述第二条形结构位于两个所述第四条形结构之间，且两个所述第四条形结构在所述衬底上的正投影，与所述第二条形结构在所述衬底上的正投影之间的距离之差小于第二预设阈值。
9.根据权利要求8所述的阵列基板，其特征在于，所述第一对位结构为电极块，所述第一条形结构和所述第二条形结构均为位于所述电极块内的条形凹槽，所述第二对位结构在所述衬底上的正投影位于对应的第一对位结构在所述衬底上的正投影内。
10.根据权利要求9所述的阵列基板，其特征在于，多个所述图案化的膜层结构中除所述第一导电层之外的膜层结构分别为：有源层图案、第二导电层、平坦层和像素电极层，所述有源层图案、所述第二导电层、所述平坦层和所述像素界定层依次沿垂直且远离所述衬底的方向层叠设置；
所述阵列基板还包括：位于所述有源层图案和所述第一导电层之间的整层设置的栅极绝缘层；
所述有源层图案、所述第二导电层和像素电极层中的第三条形结构和第四条形结构均为条形凸起；所述平坦层中的第三条形结构和第四条形结构均为条形凹槽。
11.根据权利要求10所述的阵列基板，其特征在于，所述第一导电层还包括：所述子像素中的薄膜晶体管的栅极，以及与所述栅极电连接的栅线；
所述有源层图案还包括：所述子像素中的薄膜晶体管的有源层；
所述第二导电层还包括：所述子像素中的薄膜晶体的第一极和第二极，以及与所述第一极电连接的数据线；
所述平坦层还具有连接过孔；
所述像素电极层还包括：所述子像素中的像素电极，所述像素电极通过所述连接过孔与所述第二极电连接。
12.根据权利要求11所述的阵列基板，其特征在于，在所述衬底上正投影与所述像素电极层中的第二对位结构交叠的第一子像素内未设置像素电极；
或者，在所述衬底上正投影与所述像素电极层中的第二对位结构交叠的第一子像素内的像素电极具有镂空结构，所述像素电极层中的第二对位结构以及对应的第一对位结构在所述衬底上的正投影，均位于所述镂空结构在所述衬底上的正投影内。
13.根据权利要求6至12任一所述的阵列基板，其特征在于，所述第一导电层还包括：辅助信号线，所述辅助信号线在所述衬底上的正投影与至少部分子像素中的像素电极在所述衬底上的正投影存在交叠区域，且与所述第一对位结构在所述衬底上的正投影不重合。
14.根据权利要求13所述的阵列基板，其特征在于，所述辅助信号线包括：辅助信号线本体，以及与所述辅助信号线本体电连接的弯折绕线，所述第一对位结构中的至少部分位于所述弯折绕线所围成的区域内。
15.根据权利要求14所述的阵列基板，其特征在于，所述第一导电层还包括：位于所述对位区域内的多个辅助对位结构，所述多个辅助对位结构与所述多个第一对位结构一一对应，所述辅助对位结构和对应的第一对位结构在所述衬底上的正投影位于同一个第一子像素在所述衬底上的正投影内。
16.根据权利要求6至12任一所述的阵列基板，其特征在于，所述正常显示区中的所述多个对位区域均匀分布在所述正常显示区的边缘位置处。
17.一种阵列基板的制造方法，其特征在于，所述阵列基板具有显示区，以及位于所述显示区外围的非显示区；所述方法包括：
在衬底上依次形成多个层叠设置的图案化的膜层结构；
其中，多个所述图案化的膜层结构用于组成多个子像素，所述多个子像素包括：位于所述显示区内的多个第一子像素，以及位于所述非显示区内的多个虚拟子像素；
所述虚拟子像素中的像素电极在所述衬底上的正投影的面积，大于所述第一子像素中的像素电极在所述衬底上的正投影的面积。
18.根据权利要求14所述的方法，其特征在于，所述显示区包括：阵列排布的多个正常显示区，以及位于相邻的两个所述正常显示区之间的第一拼接显示区；形成每个所述图案化的膜层结构，包括：
在所述衬底上形成整层设置的膜层结构；
在所述膜层结构上形成光刻胶薄膜，并采用掩膜板依次对所述光刻薄膜中位于所述多个正常显示区内的部分执行曝光操作；
对曝光后的所述光刻胶薄膜进行显影处理，并对所述整层设置的膜层结构进行刻蚀处理，以在所述衬底上形成图案化的膜层结构；
其中，对所述光刻胶薄膜中位于一个正常显示区内的部分执行的曝光操作，包括：
采用所述掩膜板中的第一掩膜在第一正常显示区和目标拼接显示区内形成第一曝光区，且采用所述掩膜板中的第二掩膜在所述非显示区和所述目标第一拼接显示区内形成第二曝光区；
沿朝向第二正常显示区的方向移动所述掩膜板，直至所述第一掩膜能够覆盖所述第二正常显示区以及位于所述目标拼接显示区内的第二曝光区，且所述第二掩膜能够覆盖位于所述目标拼接显示区内的第一曝光区；
所述第一正常显示区为所述多个正常显示区中的任一正常显示区，所述第二正常显示区为与所述第一正常显示区相邻的正常显示区，所述目标拼接显示区为位于所述第一正常显示区与所述第二正常显示区之间的第一拼接显示区。
19.根据权利要求18所述的方法，其特征在于，所述第一曝光区的单面面积小于所述第二曝光区的单位面积。
20.一种液晶面板，其特征在于，包括：相对设置的阵列基板和彩膜基板，以及位于所述阵列基板和所述彩膜基板之间的液晶层，所述阵列基板为权利要求1至16任一所述的阵列基板。
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