CN116680088A - 一种针对多寄存器存储的多模块同时访问系统及访问方法 - Google Patents

Abstract

本发明涉及寄存器数据处理技术领域，公开了一种针对多寄存器存储的多模块同时访问系统及访问方法，该系统通过接口转换模块和系统总线与CPU进行连接，包括数据发送模块、数据接收模块、数据发送流控制模块、数据接收流控制模块、仲裁模块、命令RAM、命令解析模块和寄存器RAM；本发明把访问的命令存储在命令RAM中，保证命令不会丢失。同时对这些命令进行仲裁，按照仲裁的顺序进行命令的执行。如果对实时性要求比较高的访问，设计了应答机制，当执行完这个命令的时候，给源发送模块发送应答信号，通知模块可以进行下一步骤操作。通过本发明的系统和方法可以解决多模块同时访问的问题，也可以提高访问的效率，不会出现命令的丢失。

Description

一种针对多寄存器存储的多模块同时访问系统及访问方法

技术领域

本发明涉及寄存器数据处理技术领域，特别涉及一种针对多寄存器存储的多模块同时访问系统及访问方法。

背景技术

寄存器存储的介质有很多种方式，如果寄存器较多，采用的介质一般是RAM块。RAM块是一种存储单元的集合，一般都只有一组读写接口，一次只允许一个模块访问。RAM中可以存储数据流或者控制流，不同的模块可以对这个RAM块读数据或者写数据，获得数据后，各个模块再把这些数据传送到CPU，或者在内部进行流程控制使用。

传统的寄存器访问的是利用触发器来实现，但是当寄存器非常多的时候，如果用触发器来实现，占用的资源会非常多。需要涉及的模块太多，读写起来也非常不方便。

此外，对于有的寄存器，当多模块同时读写访问的时候，现有的技术需要对多模块的访问顺序进行内部控制，对多模块的进程进行干预，以免出现多模块同时访问一个RAM，这样会造成数据流或者控制流的丢失，对整个系统的工作造成负面影响。

发明内容

为解决上述技术问题，本发明提供了一种针对多寄存器存储的多模块同时访问系统及访问方法，以达到解决多模块同时访问的问题，并且可以提高访问的效率，不会出现命令的丢失的目的。

为达到上述目的，本发明的技术方案如下：

一种针对多寄存器存储的多模块同时访问系统，该系统通过接口转换模块和系统总线与CPU进行连接，包括数据发送模块、数据接收模块、数据发送流控制模块、数据接收流控制模块、仲裁模块、命令RAM、命令解析模块和寄存器RAM；

所述数据发送模块：至少一个，用于接收CPU的读数据命令，并把从寄存器RAM读取的数据发送到CPU；

所述数据接收模块：至少一个，用于接收CPU发来的数据，并把数据写入寄存器RAM；

所述数据发送流控制模块：针对数据发送模块发送的命令和从寄存器RAM读的数据进行流控制；

所述数据接收流控制模块：针对数据接收模块发送的命令和写入到寄存器RAM的数据进行流控制；

所述仲裁模块：根据CPU对数据发送模块和数据接收模块的访问优先级设置，对数据发送模块和数据接收模块的读写命令做出仲裁并反馈；

所述命令RAM：用于存储数据发送模块和数据接收模块发出的命令；

所述命令解析模块：用于对命令RAM中的命令进行解析，并获得此命令的发出源，当对命令解析完毕以后，根据解析的命令对寄存器RAM进行读写操作；

所述寄存器RAM：用于接收写入的数据进行存储，或者把存储的数据读出。

上述方案中，所述CPU只能通过接口访问系统，包括写寄存器和读寄存器数据，以及对数据发送模块和数据接收模块进行配置。

进一步的技术方案中，所述接口转换模块用于完成协议转换，将接口信号转换为寄存器读写信号。

上述方案中，当数据发送模块发送读取的命令之前，先通过数据发送流控制模块对命令RAM和寄存器RAM的存储空间进行检测，当命令RAM有足够的空间来存储命令，且寄存器RAM有寄存器数据可读的时候，数据发送模块发送的命令才能发出，当命令RAM没有空间或者寄存器RAM没有数据的话，命令就不能发出，等待命令RAM和寄存器RAM满足条件后再发出命令；

数据发送模块发出命令后，当命令解析模块获得数据发送流控制模块发出的命令后，对此命令进行相应解析，根据解析的内容发出应答给数据发送流控制模块，表明数据可以从寄存器RAM读出，此时数据发送流控制模块会把对应的数据从寄存器RAM读出；当读取的数据进到数据发送流控制模块中，会首先对读进来的数据进行模块标示和数据地址匹配判定，如果不匹配的话，则把此数据丢弃，同时把命令RAM此项命令丢弃；如果匹配的话，就把此数据进行存储，方便下一步发送到CPU。

上述方案中，当数据接收模块发送写寄存器RAM的命令之前，先通过数据接收流控制模块对命令RAM和寄存器RAM的空间进行检测，当两个RAM有足够的空间来存储命令和数据的时候，数据接收模块发送的命令和数据才能发出，当命令RAM和寄存器RAM任何一个没有空间的话，命令和数据就不能发出；

当数据接收模块发出命令后，便向仲裁模块发出请求，当仲裁模块检测命令RAM总线处于空闲状态的情况下，便反馈给数据接收流控制模块可以发送命令到命令RAM，当检测处于非空闲状态的情况，便反馈给数据接收流控制模块进行等待；

当命令解析模块获得上面数据接收模块发送的命令后，进行相应解析，根据解析的内容发送应答给数据接收流控制模块，表明数据可以写进寄存器RAM，此时数据接收流控制模块会把对应的数据写到寄存器RAM。

上述方案中，所述命令RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；深度为16，宽度为32bit，存储的命令按照协议设置，包括模块标示、数据长度、读写RAM指示、目的地址和源地址。

上述方案中，所述寄存器RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；解析的命令为深度32，宽度64bi，高32bit，低32bit的数据。

一种针对多寄存器存储的多模块同时访问方法，采用如上所述的系统，包括如下步骤：

步骤一，CPU对数据发送模块和数据接收模块的优先级进行设置，以数据发送模块的优先级高于数据接收模块为例；

步骤二，数据发送模块和数据接收模块同时发出命令，对寄存器RAM进行读写；

步骤三，仲裁模块按照步骤一的设置，把数据发送模块的访问命令存到命令RAM，同时通知数据接收模块正在处理数据发送模块的命令，需要等待数据发送模块的命令存储完毕后，再存储数据接收模块的命令；

步骤四，命令解析模块检测到命令RAM处于非空的状态，就把处于首地址0的命令读取出来进行解析，根据解析的内容从寄存器RAM把数据读取出来，同时命令解析模块发出应答信号给数据发送流控制模块表明数据已经读出，需要准备好接收数据；同时命令解析模块继续判定命令RAM是不是非空，如果是非空，就把1地址的命令读出来，然后继续解析；

步骤五，根据解析的1地址的命令，命令解析模块发出应答给数据接收流控制模块，通知数据接收模块准备好写数据到寄存器RAM；此时，数据接收模块将准备好的写数据写入到寄存器RAM。

通过上述技术方案，本发明提供的一种针对多寄存器存储的多模块同时访问系统及访问方法具有如下有益效果：

本发明对寄存器的存储进行RAM设置，当多模块同时对寄存器RAM访问的时候，把访问的命令组成一种协议数据存储在命令RAM中，保证命令不会丢失。同时对这些命令进行仲裁，按照仲裁的顺序进行命令的执行。如果对实时性要求比较高的访问，设计了应答机制，当执行完这个命令的时候，给源发送模块发送应答信号，通知模块可以进行下一步骤操作。

本发明为了保证发送数据和返回数据主体是同一个模块，在读写过程中对数据中的标示符和地址进行校验，以保证数据的正确性。

通过本发明的系统和方法可以解决多模块同时访问的问题，也可以提高访问的效率，不会出现命令的丢失。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本发明实施例所公开的一种针对多寄存器存储的多模块同时访问系统示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

本发明提供了一种针对多寄存器存储的多模块同时访问系统，如图1所示，该系统通过接口转换模块和系统总线与CPU进行连接，包括数据发送模块、数据接收模块、数据发送流控制模块、数据接收流控制模块、仲裁模块、命令RAM、命令解析模块和寄存器RAM。

CPU：中央处理单元，只能通过接口访问系统，包括写寄存器和读寄存器数据，以及对数据发送模块和数据接收模块进行配置。

接口转换模块用于完成协议转换，将接口信号转换为寄存器读写信号。

数据发送模块：至少一个，用于接收CPU的读数据命令，并把从寄存器RAM读取的数据发送到CPU；

其发送属性是相对于CPU来说，可以把从寄存器RAM读取的数据发送到CPU；CPU也可以对此模块进行配置，譬如配置发送数据量和发送数据地址等。从权限上来说，此模块可以访问寄存器RAM和命令RAM。

数据接收模块：至少一个，用于接收CPU发来的数据，并把数据写入寄存器RAM；从权限上来说，此模块可以访问寄存器RAM和命令RAM。

数据发送流控制模块：针对数据发送模块发送的命令和从寄存器RAM读的数据进行流控制。

具体的，当数据发送模块发送读取的命令之前，先通过数据发送流控制模块对命令RAM和寄存器RAM的存储空间进行检测，当命令RAM有足够的空间来存储命令，且寄存器RAM有寄存器数据可读的时候，数据发送模块发送的命令才能发出，当命令RAM没有空间或者寄存器RAM没有数据的话，命令就不能发出，等待命令RAM和寄存器RAM满足条件后再发出命令；

数据发送模块发出命令后，当命令解析模块获得数据发送流控制模块发出的命令后，对此命令进行相应解析，根据解析的内容发出应答给数据发送流控制模块，表明数据可以从寄存器RAM读出，此时数据发送流控制模块会把对应的数据从寄存器RAM读出；当读取的数据进到数据发送流控制模块中，会首先对读进来的数据进行模块标示和数据地址匹配判定，如果不匹配的话，则把此数据丢弃，同时把命令RAM此项命令丢弃；如果匹配的话，就把此数据进行存储，方便下一步发送到CPU。

数据接收流控制模块：针对数据接收模块发送的命令和写入到寄存器RAM的数据进行流控制。

具体的，当数据接收模块发送写寄存器RAM的命令之前，先通过数据接收流控制模块对命令RAM和寄存器RAM的空间进行检测，当两个RAM有足够的空间来存储命令和数据的时候，数据接收模块发送的命令和数据才能发出，当命令RAM和寄存器RAM任何一个没有空间的话，命令和数据就不能发出；

当数据接收模块发出命令后，便向仲裁模块发出请求，当仲裁模块检测命令RAM总线处于空闲状态的情况下，便反馈给数据接收流控制模块可以发送命令到命令RAM，当检测处于非空闲状态的情况，便反馈给数据接收流控制模块进行等待；

当命令解析模块获得上面数据接收模块发送的命令后，进行相应解析，根据解析的内容发送应答给数据接收流控制模块，表明数据可以写进寄存器RAM，此时数据接收流控制模块会把对应的数据写到寄存器RAM。

仲裁模块：根据CPU对数据发送模块和数据接收模块的访问优先级设置，对数据发送模块和数据接收模块的读写命令做出仲裁并反馈；

具体的，仲裁模块接收CPU的访问优先级设置，并且根据这个规则来仲裁各个模块的优先级顺序，优先级的设置根据实际需求可以灵活设定，譬如当在系统中为了使RAM的数据不被覆盖，读数据总是优先于写数据；某种情况下，CPU写数据如果慢的话，会造成数据堵塞，此种情况下，写数据的优先级就高于读优先级。

假设数据发送模块优先级最高，数据接收模块优先级相对低。当同时接收到两个命令使能的时候，把总线的使用权交给数据发送流控制模块，把数据发送模块的命令存储到命令RAM中。同时仲裁模块通知数据接收流控制模块，此时RAM总线处于非空闲状态，不能存储它发出的命令。当存储完数据发送模块的命令到地址0后，再通知数据接收模块可以发出命令，把总线的使用权交给数据接收流控制模块，把数据接收模块发出的命令存储到命令RAM地址1中，直到所有模块发出的命令都存储到命令RAM中。

命令RAM：用于存储数据发送模块和数据接收模块发出的命令。

命令RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；深度为16，宽度为32bit，存储的命令按照协议设置，包括模块标示、数据长度、读写RAM指示、目的地址和源地址。

命令解析模块：用于对命令RAM中的命令进行解析，并获得此命令的发出源，读出数据后的目的地址，读取数据量，写数据的源地址，写数据量，读写寄存器RAM指示，以及模块标示。

当对命令解析完毕以后，根据解析的命令对寄存器RAM进行读写操作，把数据写到寄存器RAM或者把数据从寄存器RAM中读出，把总线的使用权交给不同的流控制模块

寄存器RAM：用于接收写入的数据进行存储，或者把存储的数据读出。

寄存器RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；解析的命令为深度32，宽度64bi，高32bit，低32bit的数据。

为使本发明的目的、技术方案和优点更加清楚明白，以下具体实施例对本设发明作进一步的详细说明，假设有数据发送模块1、数据接收模块1、数据发送模块2和数据接收模块2可以对命令RAM和寄存器RAM进行访问，数据发送模块1后有数据发送流控制模块1，数据接收模块1后有数据接收流控制模块1，数据发送模块2后有数据发送流控制模块2，数据接收模块2后有数据接收流控制模块2，可以按如下步骤实施：

步骤一，CPU对数据发送模块1、数据接收模块1、数据发送模块2和数据接收模块2进行优先级设置，按照实际需求，数据发送模块1、数据接收模块1、数据发送模块2和数据接收模块2优先级依次递减。

步骤二，四个模块同时发出命令，对寄存器RAM进行读写。

步骤三，仲裁模块按照步骤一的设置，把数据发送模块1的访问命令存到命令RAM，命令包含数据发送模块标示、数据长度、目的地址和源地址；同时通知数据接收模块1、数据发送模块2和数据接收模块2正在处理数据发送模块1的命令，命令RAM接口处于非空闲状态，需要等待数据发送模块1命令存储完毕后，再依次存储数据接收模块1和数据发送模块2和数据接收模块2的命令，需要注意的是，这四个模块在发出命令之前都需对命令RAM的空间和寄存器RAM的空间进行检测。当四个模块的命令存储完毕后，分别处于命令RAM地址的0、1、2和3。

步骤四，命令解析模块检测到命令RAM处于非空的状态，就把处于首地址0的命令读取出来进行解析，根据解析的内容从寄存器RAM把数据读取出来，同时命令解析模块发出应答信号给数据发送流控制模块1表明数据已经读出，数据发送模块1需要准备好接收数据。同时命令解析模块继续判定命令RAM是不是非空，如果是非空，就把1地址的命令读出来，然后继续解析。

步骤五，根据解析的1地址的命令，命令解析模块发送应答信号给数据接收流控制模块1，通知数据接收模块1准备好写数据到寄存器RAM；此时，数据接收模块1将准备好的写数据写入到寄存器RAM。

步骤六，命令解析模块继续检测命令RAM是不是非空的状态，如果是非空的状态，则把此命令读出来，继续进行解析，根据解析的内容，通知数据发送模块2准备对寄存器RAM读数据。

步骤七，命令解析模块继续检测命令RAM是不是非空的状态，如果是非空的状态，则把此命令读出来，继续进行解析，根据解析的内容，通知数据接收模块2准备对寄存器RAM写数据。

通过上述步骤可知，按照此设计操作，可以对模块的数量进行大量扩展，从数据发送模块1到数据发送模块N，从数据接收模块1到数据接收模块N，模块的发送和接收属性是相对CPU来说的，此种设计可以满足不同的需求，不但可以提高效率，也可提高系统数据传输准确度。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种针对多寄存器存储的多模块同时访问系统，该系统通过接口转换模块和系统总线与CPU进行连接，其特征在于，包括数据发送模块、数据接收模块、数据发送流控制模块、数据接收流控制模块、仲裁模块、命令RAM、命令解析模块和寄存器RAM；

所述数据发送模块：至少一个，用于接收CPU的读数据命令，并把从寄存器RAM读取的数据发送到CPU；

所述数据接收模块：至少一个，用于接收CPU发来的数据，并把数据写入寄存器RAM；

所述数据发送流控制模块：针对数据发送模块发送的命令和从寄存器RAM读的数据进行流控制；

所述数据接收流控制模块：针对数据接收模块发送的命令和写入到寄存器RAM的数据进行流控制；

所述仲裁模块：根据CPU对数据发送模块和数据接收模块的访问优先级设置，对数据发送模块和数据接收模块的读写命令做出仲裁并反馈；

所述命令RAM：用于存储数据发送模块和数据接收模块发出的命令；

所述命令解析模块：用于对命令RAM中的命令进行解析，并获得此命令的发出源，当对命令解析完毕以后，根据解析的命令对寄存器RAM进行读写操作；

所述寄存器RAM：用于接收写入的数据进行存储，或者把存储的数据读出。

2.根据权利要求1所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，所述CPU只能通过接口访问系统，包括写寄存器和读寄存器数据，以及对数据发送模块和数据接收模块进行配置。

3.根据权利要求2所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，所述接口转换模块用于完成协议转换，将接口信号转换为寄存器读写信号。

4.根据权利要求1所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，当数据发送模块发送读取的命令之前，先通过数据发送流控制模块对命令RAM和寄存器RAM的存储空间进行检测，当命令RAM有足够的空间来存储命令，且寄存器RAM有寄存器数据可读的时候，数据发送模块发送的命令才能发出，当命令RAM没有空间或者寄存器RAM没有数据的话，命令就不能发出，等待命令RAM和寄存器RAM满足条件后再发出命令；

数据发送模块发出命令后，当命令解析模块获得数据发送流控制模块发出的命令后，对此命令进行相应解析，根据解析的内容发出应答给数据发送流控制模块，表明数据可以从寄存器RAM读出，此时数据发送流控制模块会把对应的数据从寄存器RAM读出；当读取的数据进到数据发送流控制模块中，会首先对读进来的数据进行模块标示和数据地址匹配判定，如果不匹配的话，则把此数据丢弃，同时把命令RAM此项命令丢弃；如果匹配的话，就把此数据进行存储，方便下一步发送到CPU。

5.根据权利要求1所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，当数据接收模块发送写寄存器RAM的命令之前，先通过数据接收流控制模块对命令RAM和寄存器RAM的空间进行检测，当两个RAM有足够的空间来存储命令和数据的时候，数据接收模块发送的命令和数据才能发出，当命令RAM和寄存器RAM任何一个没有空间的话，命令和数据就不能发出；

当数据接收模块发出命令后，便向仲裁模块发出请求，当仲裁模块检测命令RAM总线处于空闲状态的情况下，便反馈给数据接收流控制模块可以发送命令到命令RAM，当检测处于非空闲状态的情况，便反馈给数据接收流控制模块进行等待；

当命令解析模块获得上面数据接收模块发送的命令后，进行相应解析，根据解析的内容发送应答给数据接收流控制模块，表明数据可以写进寄存器RAM，此时数据接收流控制模块会把对应的数据写到寄存器RAM。

6.根据权利要求1所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，所述命令RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；深度为16，宽度为32bit，存储的命令按照协议设置，包括模块标示、数据长度、读写RAM指示、目的地址和源地址。

7.根据权利要求1所述的一种针对多寄存器存储的多模块同时访问系统，其特征在于，所述寄存器RAM为单口RAM，其接口包括时钟、复位、读写使能、读写片选、读写地址、数据输入和输出；解析的命令为深度32，宽度64bi，高32bit，低32bit的数据。

8.一种针对多寄存器存储的多模块同时访问方法，采用如权利要求1-7任一所述的系统，其特征在于，包括如下步骤：

步骤一，CPU对数据发送模块和数据接收模块的优先级进行设置，以数据发送模块的优先级高于数据接收模块为例；

步骤二，数据发送模块和数据接收模块同时发出命令，对寄存器RAM进行读写；

步骤三，仲裁模块按照步骤一的设置，把数据发送模块的访问命令存到命令RAM，同时通知数据接收模块正在处理数据发送模块的命令，需要等待数据发送模块的命令存储完毕后，再存储数据接收模块的命令；

步骤四，命令解析模块检测到命令RAM处于非空的状态，就把处于首地址0的命令读取出来进行解析，根据解析的内容从寄存器RAM把数据读取出来，同时命令解析模块发出应答信号给数据发送流控制模块表明数据已经读出，需要准备好接收数据；同时命令解析模块继续判定命令RAM是不是非空，如果是非空，就把1地址的命令读出来，然后继续解析；

步骤五，根据解析的1地址的命令，命令解析模块发出应答给数据接收流控制模块，通知数据接收模块准备好写数据到寄存器RAM；此时，数据接收模块将准备好的写数据写入到寄存器RAM。